DE10227342B4 - Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung - Google Patents
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Abstract
Verfahren
zur Verbindung einer integrierten Schaltung (1) mit einem Substrat
(20), welches folgende Schritte aufweist:
Versehen einer Hauptfläche (HF1) der integrierten Schaltung (1), welche einen elektrischen Kontaktierungsbereich (2) aufweist, mit einer mechanischen Stützstruktur (3a, 3b; 33a, 33b, 33c; 43a, 43b, 43c), die einen lötbaren Oberflächenbereich (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) aufweist;
Vorsehen eines lötbaren Anschlussbereichs (10; 5, 30; 40, 50) auf der Hauptfläche (HF1) der integrierten Schaltung (1), welcher elektrisch mit dem elektrischen Kontaktierungsbereich (2) verbunden ist;
Versehen einer Hauptfläche (HF2) des Substrats (20) mit einem ersten Lötbereich (22', 23'; 22', 23', 22'', 23''), der mit dem lötbaren Oberflächenbereich (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) ausrichtbar ist, und mit einem zweiten Lötbereich (22, 23), der mit dem lötbaren Anschlussbereich (10; 5, 30; 40, 50) ausrichtbar ist; und
gleichzeitiges Verlöten des Oberflächenbereichs (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) mit dem...
Versehen einer Hauptfläche (HF1) der integrierten Schaltung (1), welche einen elektrischen Kontaktierungsbereich (2) aufweist, mit einer mechanischen Stützstruktur (3a, 3b; 33a, 33b, 33c; 43a, 43b, 43c), die einen lötbaren Oberflächenbereich (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) aufweist;
Vorsehen eines lötbaren Anschlussbereichs (10; 5, 30; 40, 50) auf der Hauptfläche (HF1) der integrierten Schaltung (1), welcher elektrisch mit dem elektrischen Kontaktierungsbereich (2) verbunden ist;
Versehen einer Hauptfläche (HF2) des Substrats (20) mit einem ersten Lötbereich (22', 23'; 22', 23', 22'', 23''), der mit dem lötbaren Oberflächenbereich (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) ausrichtbar ist, und mit einem zweiten Lötbereich (22, 23), der mit dem lötbaren Anschlussbereich (10; 5, 30; 40, 50) ausrichtbar ist; und
gleichzeitiges Verlöten des Oberflächenbereichs (5a, 5b; 35a, 35b, 35c; 60a, 60b, 60c) mit dem...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat gemäß dem Oberbegriff des Anspruchs 1 und eine entsprechende Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 11, wie jeweils aus der
US 5,400,950 bekannt. - Aus der
US 5,633,535 ist es bekannt, eine Stützstruktur aus einem Polymer in Form eines nicht-leitfähigen Fotolacks vorzusehen, welche Lotverbindungen zur Verbindung einer integrierten Schaltung mit einem Substrat abstützt. Es ist dabei ein Hard-Bake-Prozessschritt vorgesehen und danach ein Reflow-Prozessschritt. - Aus der
US 5,056,215 ist es bekannt, eine Stützstruktur zum Abstützten von Lotverbindungen zwischen einer integrierten Schaltung und einem Schaltungssubstrat aus unterschiedlichen, in der restlichen Schaltungsanordnung verwendeten Materialdichten aufzubauen. Hier ist jedoch die Stützstruktur nicht durch eine Lötverbindung mit der integrierten Schaltung verbunden, sondern dient lediglich als Auflagestützstruktur. - Die
US 5,448,114 lehrt eine umlaufende Stützstruktur in Form eines Lotrandes. - Die
US 5,796,169 beschreibt eine Halbleiterverpackung mit einem strukturell verstärkten ball-grid-array. - Die
DE 197 02 186 C2 beschreibt ein Verfahren zur Gehäusung von integrierten Schaltungen. - Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf Chips mit integrierten Schaltungen in Silizium-Technologie erläutert.
- Übliche Lösungen zur Verbindung einer integrierten Schaltung mit einem Substrat sind die Verwendung von Lotkügelchen von Ball-Grid-Arrays zur mechanischen Verbindung und die zusätzliche Verwendung einer Unterfüllung, um die Stabilität zu erhöhen. Die Unterfüllung besteht zumeist aus einem Epoxyharz, welches in den Spalt zwischen dem Chip und dem Substrat eingefüllt wird. Die Unterfüllung dient zur Erhöhung der Haftung des Chips auf dem Substrat und zur Erhöhung der Stabilität in x-, y- und z-Richtung. Eine weitere Funktion der Unterfüllung liegt in der Reduzierung der während Temperaturwechseln auftretenden Spannungen, die von der thermischen Fehlanpassung des Chipmaterials und des Substratmaterials herrühren.
- Bei den üblichen Lösungen hat sich jedoch als nachteilig herausgestellt, dass die Verbindung mit den Lotkügelchen zwischen dem Chip und dem Substrat zu wenig mechanische Stabilität aufweist. Daher wird zusätzlich eine Unterfüllung verwendet, um die mechanische Stabilität des Systems zu erhöhen. Das Einbringen des Unterfüllmaterials wird üblicherweise auf Modulebene durchgeführt, und zwar nach dem Aufschmelzlöten der Komponenten.
- Dieser Unterfüllprozess weist folgende Nachteile auf.
- Er ist ein serieller Prozess, bei dem die Kanten jedes einzelnen gelöteten Chips mit einem Tropfen Unterfüllmaterial beträufelt werden müssen. Es ist nicht möglich, den Prozess als Parallelprozess zu gestalten. Der Prozess ist zudem ein langsamer Prozess, da das Aufbringen jedes einzelnen Tropfens von Unterfüllmaterial viel Zeit benötigt. Der Prozess ist nicht sehr gut reproduzierbar, da oft Blasen und Hohlräume zwischen Chip und Substrat zurückbleiben. Weiterhin ermöglicht er nicht die Erzeugung von abgegrenzten Haftungsbereichen und Bereichen, die frei von Unterfüllmaterial sind. Schließlich ist der Prozess nicht für eine Nachbesserung montierter Schaltungsanordnungen geeignet.
- Als Resultat der oben erwähnten Nachteile sind die Prozesskosten hoch und ist der Prozess aufwändig.
- Eine Aufgabe der vorliegenden Erfindung liegt darin, ein stabileres Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und eine entsprechende Schaltungsanordnung zu schaffen.
- Erfindungsgemäß wird diese Aufgabe durch das Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat nach Anspruch 1 und die entsprechende Schaltungsanordnung nach Anspruch 11 gelöst.
- Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass eine Hauptfläche der integrierten Schaltung mit einem mechanischen Stützbereich versehen wird, der einen lötbaren Oberflächenbereich aufweist, und außerdem mit einem lötbaren elektrischen Anschlussbereich versehen wird. Die Hauptfläche des Substrats wird mit einem ersten Lötbereich, der mit dem lötbaren Oberflächenbereich ausrichtbar ist, und mit einem zweiten Lötbereich, der mit dem lötbaren Anschlussbereich ausrichtbar ist, versehen. Dann erfolgt ein simulta nes Verlöten des Oberflächenbereichs mit dem ersten Lötbereich und des Anschlussbereichs mit dem zweiten Lötbereich.
- Ein Vorteil des erfindungsgemäßen Verfahrens bzw. der entsprechenden Schaltungsanordnung liegt in der hohen mechanischen Stabilität in x-, y- und z-Richtung der montierten Schaltungen ohne die Notwendigkeit einer üblichen Unterfüllung. Das erfindungsgemäße Verfahren kann auf Waferebene durchgeführt werden. Somit können Tausende von Chips in einem Schritt parallel verarbeitet werden. Dies erhöht die Kosteneffizienz und die Geschwindigkeit drastisch.
- Der erfindungsgemäße Prozess ermöglicht die Lötverbindung simultan zur Verbindung durchzuführen, welche die mechanische Stabilität erhöht. Daher sind keine zusätzlichen Prozessschritte bei der Modulverarbeitung notwendig. Weiterhin kann der erfindungsgemäße Prozess an jeder üblichen Verpackungslinie durchgeführt werden und ermöglicht zudem eine einfache Nachbesserung fehlerhaft montierter Chips.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
- Gemäß einer bevorzugten Weiterbildung weist die mechanische Stützstruktur eine Mehrzahl von diskreten Stützen auf.
- Gemäß einer weiteren bevorzugten Weiterbildung weist die mechanische Stützstruktur einen kontinuierlichen Stützring auf.
- Gemäß einer weiteren bevorzugten Weiterbildung wird das Metallisieren gleichzeitig mit dem Vorsehen einer Umverdrahtungs-Metallisierung durchgeführt.
- Gemäß einer weiteren bevorzugten Weiterbildung wird das Metallisieren durchgeführt, indem ein zumindest teilweise leitfähiges Klebemittel auf die mechanische Stützstruktur aufgebracht wird.
- Gemäß einer weiteren bevorzugten Weiterbildung wird das Metallisieren durchgeführt, indem eine aus einem nicht-ausgehärteten Polymer bestehende mechanische Stützstruktur in dem Oberflächenbereich mit Metallpulver bestäubt wird und anschließend das Polymer ausgehärtet wird.
- Gemäß einer weiteren bevorzugten Weiterbildung weist der Anschlussbereich Lotkügelchen auf, die auf einer Umverdrahtungs-Metallisierung aufgebracht werden.
- Gemäß einer weiteren bevorzugten Weiterbildung weist der Anschlussbereichs elastische Erhebungen auf, auf denen eine Umverdrahtungs-Metallisierung aufgebracht wird.
- Gemäß einer weiteren bevorzugten Weiterbildung weisen der erste Lötbereich und/oder zweite Lötbereich metallische Kontaktflächen auf, welche mit Lotpaste bedeckt werden.
- Gemäß einer weiteren bevorzugten Weiterbildung werden die Schritte vor dem Verlöten auf Waferebene durchgeführt, wobei dann ein Vereinzeln in Chips stattfindet und schließlich das Verlöten auf Chipebene durchgeführt wird.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1a -e schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäss einer ersten Ausführungsform der vorliegenden Erfindung; -
2a -d schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäss einer zweiten Ausführungsform der vorliegenden Erfindung; und -
3a -e schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäss einer dritten Ausführungsform der vorliegenden Erfindung. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
- Obwohl bei den nachstehenden Beispielen jeweils nur ein Chip illustriert ist, sei ausdrücklich erwähnt, dass das Aufbringen der mechanischen Stützstruktur und das Verlöten vorzugsweise auch auf höherer Ebene, z.B. Wafer-Ebene, durchgeführt werden können.
-
1a -e sind schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäss einer ersten Ausführungsform der vorliegenden Erfindung. - In
1a bezeichnet Bezugszeichen1 einen Chip mit einer nicht näher illustrierten integrierten Schaltung, der eine Hauptfläche HF1 aufweist, auf der ein elektrischer Kontaktierungsbereich2 zum externen Kontaktieren der integrierten Schaltung vorgesehen ist. - In einem ersten Schritt des Verfahrens gemäß der ersten Ausführungsform wird eine mechanische Stützstruktur
3a ,3b in Form von einzelnen, an der Chipperipherie vorgesehenen erhabenen Stützbereichen3a ,3b auf die erste Hauptfläche HF1 des Chips1 aufgebracht. Obwohl beim vorliegenden Beispiel die mechanische Stützstruktur aus einzelnen diskreten Stützen besteht, ist es selbstverständlich auch möglich, eine z.B. ringförmig geschlossene bzw. teilweise geschlossene Stützstruktur vorzusehen. - Bei dieser Ausführungsform besteht die mechanische Stützstruktur
3a ,3b aus einem harten, unelastischen Epoxyharz, könnte aber u.U. auch ein elastisches Epoxyharz aufweisen. Die Aufbringung der mechanischen Stützstruktur3a ,3b erfolgt mit einem üblichen Verfahren, wie z.B. einem Druckverfahren oder einem Dispensierverfahren. - Mit Bezug auf
1b wird in einem anschließenden Prozessschritt eine Umverdrahtungsmetallisierung5 auf der ersten Hauptfläche HF1 des Chips1 vorgesehen, welche elektrisch mit dem elektrischen Kontaktierungsbereich2 verbunden ist. Insbesondere erstreckt sich die Umverdrahtungsmetallisierung in den Abschnitten5a ,5b auch auf die Oberseite der mechanischen Stützstruktur3a ,3b . In diesem Zusammenhang sei bereits jetzt erwähnt, dass für den späteren Montageschritt des Chips1 auf ein Substrat die Oberfläche der mechanischen Stützstruktur3a ,3b lötbar sein muss. Wie später gezeigt werden wird, ist es auch möglich, die Metallisierung der Oberseite der mechanischen Stützstruktur3a ,3b in einem separaten Prozessschritt aufzubringen, doch am einfachsten ist die Aufbringung zusammen mit der Umverdrahtungsmetallisierung5 . - Die Aufbringung der Umverdrahtungsmetallisierung erfolgt im folgenden Beispiel gemäß einem Standardverfahren, wie z.B. einem Sputter-Verfahren oder einem Plattierungsverfahren, indem Titan und/oder Kupfer und/oder Nickel und/oder Gold abge schieden wird, wobei entweder im Voraus eine Maskierung vorgesehen wird oder in einem späteren Schritt eine Ätzmaske und eine anschließende Ätzung vorgesehen werden.
- Mit Bezug auf
1c werden dann in bekannter Art und Weise, z.B. durch Lotstrahldrucken, Lotkügelchen10 auf vorbestimmte Bereiche der Umverdrahtungsmetallisierung5 aufgebracht, über die später die elektrische Verbindung der integrierten Schaltung zum Substrat bewerkstelligt werden soll. - Spätestens nach diesem Prozessschritt wird der Wafer, falls die vorherigen Prozessschritte auf Wafer-Ebene durchgeführt worden sind, in einzelne Chips zerteilt.
- Gemäß
1d wird dann ein Substrat20 mit einer Hauptfläche HF2 bereitgestellt, auf der Anschlussbereiche22 ,22' sowie darauf befindliche Lotpaste23 ,23' vorgesehen sind. Dabei dienen die Anschlussbereiche22 zur elektrischen Verbindung mit den Lotkügelchen10 , wohingegen die Anschlussbereiche22' lediglich zur mechanischen Anbindung der mechanischen Stützstruktur3a ,3b dienen. Im darauf folgenden Prozessschritt wird dann der Chip1 zum Substrat20 ausgerichtet und derart darauf aufgesetzt, dass die Lotkügelchen10 die Anschlussbereiche22 mit der Lotpaste23 kontaktieren und die Oberflächenmetallisierung5a ,5b der mechanischen Stützstruktur3a ,3b die Anschlussbereiche22' mit der darauf befindlichen Lotpaste23' kontaktiert. In einem darauf folgenden Prozessschritt wird die derart gestaltete Struktur aus Substrat20 und darauf aufgesetztem Chip1 in einen Lötofen gestellt und durch Aufschmelzlöten fest verlötet. - Wie in
1e dargestellt, sind bei der fest verlöteten Struktur neben den Lotverbindungen über die Lotkügelchen10 mechanische Stabilisierungsbereiche50a ,50b vorgesehen, in denen der Chip1 über die mechanische Stützstruktur3a ,3b , die Oberflächenmetallisierungsbereiche5a ,5b , die Lotpaste23' mit den Anschlussbereichen22' des Substrats fest verbun den ist. Diese zusätzlichen mechanischen Stützbereiche50a ,50b führen zu einer erniedrigten Empfindlichkeit gegenüber Scherspannungen in x- und y-Richtung (also in der Ebene der Hauptflächen) und gegenüber Zug- und Druckkräften in der z-Richtung (also senkrecht zu den Hauptflächen HF1, HF2). -
2a -d sind schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäss einer zweiten Ausführungsform der vorliegenden Erfindung. - Bei der zweiten Ausführungsform wird gemäß
2a zunächst auf der Hauptfläche HF1 des Chips1 eine Anordnung von elastischen Erhebungen30 vorgesehen, auf die die Umverdrahtungsmetallisierung5 gemäß dem im Zusammenhang mit dem ersten Ausführungsbeispiel beschriebenen Verfahren geführt wird. Die elastischen Erhebungen30 bestehen zweckmäßigerweise aus einem Polymer mit der gewünschten Elastizität. - In einem darauf folgenden Prozessschritt, welcher in
2b illustriert ist, wird dann eine mechanische Stützstruktur33a ,33b ,33c in Form von diskreten Stützen auf der Hauptfläche HF1 des Chips1 vorgesehen. Wie beim ersten Ausführungsbeispiel bestehen diese Stützbereiche aus einem Polymer geeigneter Härte bzw. Elastizität, welches beispielsweise mittels einer Drucktechnik auf die Hauptfläche HF1 aufgebracht wird. Im Unterschied zur ersten Ausführungsform ist bei dieser zweiten Ausführungsform auch ein zentraler mechanischer Stützbereich33b zusätzlich zu den peripheren Stützbereichen33a ,33c vorgesehen. Durch ein an sich bekanntes Aufbringungsverfahren wird dann ein anisotrop leitendes (teilweise leitendes) lötbares Haftmittel35a ,35b ,35c auf die mechanische Stützstruktur33a ,33b ,33c aufgebracht. - Weiter mit Bezug auf
2c erfolgt die Bereitstellung des Substrats20 , auf dessen Hauptfläche HF1 die Anschlussbereiche22 mit der Lotpaste23 zur elektrischen Verbindung mit der Umverdrahtungsmetallisierung sowie die Anschlussbereiche22' ,22'' mit der Lotpaste23' ,23'' zur mechanischen Verbindung mit der Stützstruktur33a ,33b ,33c über die lötbaren Oberflächenbereiche35a ,35b ,35c vorgesehen sind. - Mit Bezug auf
2d wird dann wie beim ersten Ausführungsbeispiel der Chip1 zum Substrat20 ausgerichtet und entsprechend darauf aufgesetzt, so dass die jeweiligen Lötbereiche aufeinander liegen. Abschließend erfolgt, wie oben bereits beschrieben, das Aufschmelzlöten zum Schaffen einer festen Verbindung zwischen Chip1 und Substrat20 . -
3a -e sind schematische Darstellungen eines Verfahrens zur Verbindung einer integrierten Schaltung mit einem Substrat gemäß einer dritten Ausführungsform der vorliegenden Erfindung. - Bei der dritten Ausführungsform wird gemäß
3a zunächst ein isotrop leitendes Haftmittel40 in Form von Erhebungen40 auf die Hauptfläche HF1 des Chips1 aufgebracht. Dies geschieht beispielsweise mittels eines üblichen Druckverfahrens. - Gemäß
3b erfolgt dann die Abscheidung und Strukturierung der Umverdrahtungsmetallisierung5 derart, dass kappenförmige Oberflächenbereiche der Erhebungen40 davon bedeckt sind. - In einem darauf folgenden Prozessschritt gemäß
3c werden dann mechanische Stützbereiche43a ,43b ,43c wie bei der zweiten Ausführungsform in der Peripherie und der Mitte des Chips1 vorgesehen, die aus einem nicht leitenden Haftmittel bestehen, und werden im nicht ausgehärteten Zustand belassen. - Gemäß
3d wird dann der Chip1 bzw. der Wafer mit den Chips1 in ein Metallpulver (beispielsweise Kupfer, Silber, Nickel, Blei/Zinn, ...) getaucht, so dass Metallpulverpartikel60a ,60b ,60c auf der Oberfläche der mechanischen Stütz struktur43a ,43b ,43c haften bleiben und so lötfähige Bereiche auf der Oberseite der mechanischen Stützstruktur43a ,43b ,43c bilden. - Im darauf folgenden Prozessschritt erfolgt ein Aushärten des Haftmittels, aus dem die mechanische Stützstruktur
43a ,43b ,43c besteht, so dass die Metallpartikelbereiche60a ,60b ,60c fixiert werden. - Im darauf folgenden Prozessschritt, welcher in
3e illustriert ist, erfolgt dann wiederum das Ausrichten von Chip1 und entsprechend vorbereitetem Substrat20 , wie bei der oben erläuterten zweiten Ausführungsform, und das Aufschmelzlöten, um eine feste Verbindung zwischen dem Chip1 und dem Substrat20 über die Lötbereiche vorzusehen. - Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
- Die vorliegende Erfindung ist somit insbesondere auch auf Wafer-Level-Packages (WLP) oder Ball-Grid-Array-Packages (BGA) oder auch für Hybride, Wafer oder sonstige integrierte Schaltungen anwendbar.
-
- 1
- Chip
- HF1
- Hauptfläche
- 2
- Kontaktierungsbereich
- 3a, 3b; 33a, 33b, 33c; 43a, 43b, 43c
- mechanische Stützstruktur
- 5a, 5b
- Oberflächenmetallisierung
- 20
- Substrat
- HF2
- Hauptfläche
- 50a, 50b
- mechanische Stützbereiche
- 22, 22', 22''
- Anschlussbereiche
von
20 - 23, 23', 23''
- Lotpaste
- 10
- Lotkügelchen
- 30
- elastische Erhebungen
- 5
- Umverdrahtungsmetallisierung
- 35a, 35b, 35c
- Oberflächenmetallisierung
- 40
- isotrop leitendes Haftmittel
- 50
- Kappenbereich
von
5 auf40 - 60a, 60b, 60c
- Metallpulverpartikel
Claims (16)
- Verfahren zur Verbindung einer integrierten Schaltung (
1 ) mit einem Substrat (20 ), welches folgende Schritte aufweist: Versehen einer Hauptfläche (HF1) der integrierten Schaltung (1 ), welche einen elektrischen Kontaktierungsbereich (2 ) aufweist, mit einer mechanischen Stützstruktur (3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ), die einen lötbaren Oberflächenbereich (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) aufweist; Vorsehen eines lötbaren Anschlussbereichs (10 ;5 ,30 ;40 ,50 ) auf der Hauptfläche (HF1) der integrierten Schaltung (1 ), welcher elektrisch mit dem elektrischen Kontaktierungsbereich (2 ) verbunden ist; Versehen einer Hauptfläche (HF2) des Substrats (20 ) mit einem ersten Lötbereich (22' ,23' ;22' ,23' ,22'' ,23'' ), der mit dem lötbaren Oberflächenbereich (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) ausrichtbar ist, und mit einem zweiten Lötbereich (22 ,23 ), der mit dem lötbaren Anschlussbereich (10 ;5 ,30 ;40 ,50 ) ausrichtbar ist; und gleichzeitiges Verlöten des Oberflächenbereichs (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) mit dem ersten Lötbereich (22' ,23' ;22' ,23' ,22'' ,23'' ) und des Anschlussbereichs (10 ;5 ,30 ;40 ,50 ) mit dem zweiten Lötbereich (22 ,23 ); dadurch gekennzeichnet, dass die mechanischen Stützstruktur (3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) aus einem vorzugsweise nicht-leitfähigen Polymer hergestellt wird; und in einem vom sonstigen Aufbau der mechanischen Stützstruktur (3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) separaten Schritt zum Vorsehen des lötbaren Oberflächenbereichs (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) metallisiert wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die mechanische Stützstruktur (
3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) eine Mehrzahl von diskreten Stützen aufweist. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mechanische Stützstruktur (
3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) einen kontinuierlichen Stützring aufweist. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Metallisieren gleichzeitig mit dem Vorsehen einer Umverdrahtungs-Metallisierung (
5 ) durchgeführt wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Metallisieren durchgeführt wird, indem ein zumindest teilweise leitfähiges Klebemittel (
35a ,35b ,35c ) auf die mechanische Stützstruktur (33a ,33b ,33c ) aufgebracht wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Metallisieren durchgeführt wird, indem eine aus einem nicht-ausgehärteten Polymer bestehende mechanische Stützstruktur (
43a ,43b ,43c ) in dem Oberflächenbereich (60a ,60b ,60c ) mit Metallpulver bestäubt wird und anschließend das Polymer ausgehärtet wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Anschlussbereich (
10 ;5 ,30 ;40 ,50 ) Lotkügelchen (10 ) aufweist, die auf einer Umverdrahtungs-Metallisierung (5 ) aufgebracht werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Anschlussbereichs (
10 ;5 ,30 ;40 ,50 ) elastische Erhebungen (30 ,40 ) aufweist, auf denen eine Umverdrahtungs-Metallisierung (5 ) aufgebracht wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Lötbereich (
22' ,23' ;22' ,23' ,22'' ,23'' ) und/oder zweite Lötbereich (22 ,23 ) metallische Kontaktflächen aufweisen, welche mit Lotpaste bedeckt werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schritte vor dem Verlöten auf Waferebene durchgeführt werden, dann ein Vereinzeln in Chips stattfindet und schließlich das Verlöten auf Chipebene durchgeführt wird.
- Schaltungsanordnung, die eine Verbindung einer integrierten Schaltung (
1 ) mit einem Substrat (20 ) aufweist, wobei: eine Hauptfläche (HF1) der integrierten Schaltung (1 ), welche einen elektrischen Kontaktierungsbereich (2 ) aufweist, mit einer mechanischen Stützstruktur (3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) mit einem lötbaren Oberflächenbereich (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) versehen ist; ein lötbarer Anschlussbereichs (10 ;5 ,30 ;40 ,50 ) auf der Hauptfläche (HF1) der integrierten Schaltung (1 ) vorgesehen ist, welcher elektrisch mit dem elektrischen Kontaktierungsbereich (2 ) verbunden ist; und eine Hauptfläche (HF2) des Substrats (20 ) einen ersten Lötbereich (22' ,23' ;22' ,23' ,22'' ,23'' ) aufweist, der mit dem lötbaren Oberflächenbereich (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) verlötet ist, und einen zweiten Lötbereich (22 ,23 ) auf weist, der mit dem lötbaren Anschlussbereich (10 ;5 ,30 ;40 ,50 ) verlötet ist; dadurch gekennzeichnet, dass die mechanischen Stützstruktur (3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) aus einem vorzugsweise nicht-leitfähigen Polymer hergestellt ist, die zum Vorsehen des lötbaren Oberflächenbereichs (5a ,5b ;35a ,35b ,35c ;60a ,60b ,60c ) metallisiert ist. - Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die mechanische Stützstruktur (
3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) eine Mehrzahl von diskreten Stützen aufweist. - Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die mechanische Stützstruktur (
3a ,3b ;33a ,33b ,33c ;43a ,43b ,43c ) einen kontinuierlichen Stützring aufweist. - Schaltungsanordnung nach einem der vorhergehenden Ansprüche 11 bis 13, dadurch gekennzeichnet, dass der Anschlussbereich (
10 ;5 ,30 ;40 ,50 ) Lotkügelchen (10 ) aufweist, die auf einer Umverdrahtungs-Metallisierung (5 ) aufgebracht sind. - Schaltungsanordnung nach einem der vorhergehenden Ansprüche 11 bis 13, dadurch gekennzeichnet, dass der Anschlussbereich (
10 ;5 ,30 ;40 ,50 ) elastische Erhebungen (30 ,40 ) aufweist, auf denen eine Umverdrahtungs-Metallisierung (5 ) aufgebracht ist. - Schaltungsanordnung nach einem der vorhergehenden Ansprüche 11 bis 15, dadurch gekennzeichnet, dass der erste Lötbereich (
22' ,23' ;22' ,23' ,22'' ,23'' ) und/oder zweite Lötbereich (22 ,23 ) metallische Kontaktflächen aufweisen, welche mit Lotpaste bedeckt sind.
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TW092109816A TWI234829B (en) | 2002-06-19 | 2003-04-25 | Method of connecting an integrated circuit to a substrate and corresponding circuit arrangement |
KR1020030032129A KR100541200B1 (ko) | 2002-06-19 | 2003-05-21 | 집적회로와 부재간의 연결 방법 및 이에 의한 회로장치 |
US10/464,429 US6916185B2 (en) | 2002-06-19 | 2003-06-18 | Connection of integrated circuit to a substrate |
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Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4428640B2 (ja) * | 2004-04-27 | 2010-03-10 | アスモ株式会社 | ブラシホルダ及びブラシホルダへの半田付け方法 |
DE102005007486B4 (de) * | 2005-02-17 | 2011-07-14 | Infineon Technologies AG, 81669 | Halbleiterbauteil mit oberflächenmontierbarem Gehäuse, Montageanordnung und Verfahren zur Herstellung desselben |
US20070069378A1 (en) * | 2005-04-15 | 2007-03-29 | Chang-Yong Park | Semiconductor module and method of forming a semiconductor module |
KR100702969B1 (ko) | 2005-04-19 | 2007-04-03 | 삼성전자주식회사 | 더미 솔더 볼을 갖는 bga형 반도체 칩 패키지의 기판 실장 구조 |
DE102005041886B3 (de) * | 2005-09-02 | 2007-03-22 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
CN2833920Y (zh) * | 2005-09-06 | 2006-11-01 | 番禺得意精密电子工业有限公司 | 电连接器 |
JP4650269B2 (ja) * | 2006-01-05 | 2011-03-16 | 日立電線株式会社 | 積層型半導体装置の製造方法 |
TWI346826B (en) * | 2006-10-26 | 2011-08-11 | Taiwan Tft Lcd Ass | Bonding structure and method of fabricating the same |
US20080113531A1 (en) * | 2006-11-15 | 2008-05-15 | Lotes Co., Ltd. | Electrical connector |
TWI341224B (en) * | 2008-04-03 | 2011-05-01 | Chimei Innolux Corp | Solder bonding structure and solder bonding method thereof |
US8531040B1 (en) * | 2012-03-14 | 2013-09-10 | Honeywell International Inc. | Controlled area solder bonding for dies |
US9111793B2 (en) * | 2013-08-29 | 2015-08-18 | International Business Machines Corporation | Joining a chip to a substrate with solder alloys having different reflow temperatures |
DE102015204404A1 (de) * | 2015-03-11 | 2016-09-15 | Continental Automotive Gmbh | Anordnung mit einer Trägerplatte und einem elektrischen Bauteil, elektrisches Bauteil und Trägerplatte |
US10950568B2 (en) * | 2017-05-23 | 2021-03-16 | Micron Technology, Inc. | Semiconductor device assembly with surface-mount die support structures |
US10923447B2 (en) * | 2017-05-23 | 2021-02-16 | Micron Technology, Inc. | Semiconductor device assembly with die support structures |
CN109587944B (zh) * | 2018-11-21 | 2020-12-18 | 惠科股份有限公司 | 一种电路板以及电路板的制作方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5056215A (en) * | 1990-12-10 | 1991-10-15 | Delco Electronics Corporation | Method of providing standoff pillars |
US5400950A (en) * | 1994-02-22 | 1995-03-28 | Delco Electronics Corporation | Method for controlling solder bump height for flip chip integrated circuit devices |
US5448114A (en) * | 1992-07-15 | 1995-09-05 | Kabushiki Kaisha Toshiba | Semiconductor flipchip packaging having a perimeter wall |
US5633535A (en) * | 1995-01-27 | 1997-05-27 | Chao; Clinton C. | Spacing control in electronic device assemblies |
US5796169A (en) * | 1996-11-19 | 1998-08-18 | International Business Machines Corporation | Structurally reinforced ball grid array semiconductor package and systems |
DE19702186C2 (de) * | 1997-01-23 | 2002-06-27 | Fraunhofer Ges Forschung | Verfahren zur Gehäusung von integrierten Schaltkreisen |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5598036A (en) * | 1995-06-15 | 1997-01-28 | Industrial Technology Research Institute | Ball grid array having reduced mechanical stress |
-
2002
- 2002-06-19 DE DE10227342A patent/DE10227342B4/de not_active Expired - Fee Related
-
2003
- 2003-04-25 TW TW092109816A patent/TWI234829B/zh not_active IP Right Cessation
- 2003-05-21 KR KR1020030032129A patent/KR100541200B1/ko not_active IP Right Cessation
- 2003-06-18 US US10/464,429 patent/US6916185B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5056215A (en) * | 1990-12-10 | 1991-10-15 | Delco Electronics Corporation | Method of providing standoff pillars |
US5448114A (en) * | 1992-07-15 | 1995-09-05 | Kabushiki Kaisha Toshiba | Semiconductor flipchip packaging having a perimeter wall |
US5400950A (en) * | 1994-02-22 | 1995-03-28 | Delco Electronics Corporation | Method for controlling solder bump height for flip chip integrated circuit devices |
US5633535A (en) * | 1995-01-27 | 1997-05-27 | Chao; Clinton C. | Spacing control in electronic device assemblies |
US5796169A (en) * | 1996-11-19 | 1998-08-18 | International Business Machines Corporation | Structurally reinforced ball grid array semiconductor package and systems |
DE19702186C2 (de) * | 1997-01-23 | 2002-06-27 | Fraunhofer Ges Forschung | Verfahren zur Gehäusung von integrierten Schaltkreisen |
Also Published As
Publication number | Publication date |
---|---|
US6916185B2 (en) | 2005-07-12 |
KR100541200B1 (ko) | 2006-01-10 |
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DE10227342A1 (de) | 2004-01-15 |
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