DE19702186C2 - Verfahren zur Gehäusung von integrierten Schaltkreisen - Google Patents

Verfahren zur Gehäusung von integrierten Schaltkreisen

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Gehäusung von integrierten Schaltkreisen (ICs), das die Herstellung von gehäusten integrierten Schaltkreisen in Chipgröße (Chip Size Package) ermöglicht.
Integrierte Schaltkreise werden üblicherweise in Keramik- oder Plastikgehäusen auf den Markt gebracht. Dabei stellt sich der Flächenbedarf des Gehäuses im Verhältnis zur Chipgröße sehr ungünstig dar. Daher sind insbesondere bei hochpoligen ICs starke Bestrebungen vorhanden, die Gehäusegröße möglichst auf Chipgröße (Chip Size Package, Abkürzung: CSP) zu reduzieren.
Bisher werden in der Regel die fertig prozessierten Siliziumscheiben (Siliziumwafer) vor dem Gehäusen in einem ersten Schritt mit einer Säge in einzelne Chips zerteilt und dann chipweise weiter verarbeitet. Je nach Gehäusungsart unterscheiden sich die weiteren Arbeitsschritte. Beim Verpressen in Plastikgehäuse (Transfermolden) folgt das Befestigen der Chips auf einem Trägerrahmen (Lead Frame) mit einem Kleber. Die elektrischen Verbindungen vom Chip zum Trägerrahmen werden durch Drahtbonden hergestellt. Anschließend erhalten die Teile in einer Einspritzpresse eine Kunststoffumhüllung. Die letzten Schritte sind das Entgraten, Ausstanzen und Zurechtbiegen der Anschlußbeinchen, sowie das Beschriften.
Bei Verwendung von Keramikgehäusen ist das Gehäuse bereits vorgefertigt. Die Chips werden in einer dafür vorgesehenen Aussparung in der Regel eingeklebt. Die elektrische Kontaktierung erfolgt wiederum durch Drahtbonden. Als letzter Schritt wird ein Gehäusedeckel aufgelötet. Damit ist eine hermetisch dichte Gehäusung erreicht.
Ein weiteres, hermetisch dichtes Gehäuse stellt das Metallgehäuse dar. Die Arbeitsschritte sind ähnlich dem Verfahren für das Keramikgehäuse. Der Gehäusedeckel wird allerdings beim Metallgehäuse üblicherweise aufgeschweißt.
Aus der US-A-5 535 101 ist ein Verfahren zum Verbinden eines einzelnen Chips mit einem Träger bekannt. Vorzugsweise handelt es sich hierbei um einen Träger, der größer als der Chip ist. Das so beschriebene Verfahren zeichnet sich dadurch aus, dass einzelne Chips mit dem Träger verbunden werden, also keine Full-Wafer-Verbindungstechnik angewendet wird.
Desweiteren wird auch in der Druckschrift US-A-5 578 874 ein Verfahren zum Verbinden eines einzelnen Chips mit einem Träger beschrieben und auch hier werden Träger verwendet, die wesentlich größer als die Chips sind.
Die EP 0 532 297 A1 offenbart eine Flip-Chip-Verbindungstechnik, bei der eine Vielzahl von sogenannten Spacer-Bumps am Rand eines Halbleiterchips gebildet wird. Diese werden bereitgestellt, um einen vorbestimmten Abstand zwischen dem Halbleiterchip und der Leiterplatte bereitzustellen. Nach Verbinden des Halbleiterchips mit der Leiterplatte wird der äußere Randbereich des Halbleiterchips weggebrochen, um diese Spacer- Bumps zu entfernen.
Aus der DE 34 14 961 C2 geht ein Verfahren hervor, bei dem ein Kleber in einer dünnen Schicht auf die gesamte Oberfläche eines Wafers aufgebracht und anschließend der Wafer in einzelne LSI-Chips vereinzelt wird. Anschließend wird ein vereinzelter LSI-Chip auf einen Schaltungsträger aufgebracht. Damit erläutert diese Druckschrift lediglich die Möglichkeit, auf den ganzen Wafer Klebstoff aufzutragen und den Wafer vor der Verbindung mit einem Träger zu vereinzeln.
Aus der WO 96/02071 A1 ist ein Verfahren zur Gehäusung von integrierten Schaltkreisen bekannt, das den Flächenbedarf der Gehäusung annähernd auf Chipgröße reduziert. Bei dem Verfahren wird zunächst ein Siliziumsubstrat mit integrierten Schaltkreisen und Anschlußflächen mit der Vorderseite eines Trägersubstrats verbunden. Nach dem Verbinden werden an der Rückseite des Trägersubstrats Löthöcker angebracht und elektrische Verbindungen zwischen den Löthöckern und den elektrischen Anschlüssen der integrierten Schaltungen durch das Trägersubstrat hindurch hergestellt. Diese Verfahrensweise hat jedoch den Nachteil, daß weitere Verfahrensschritte, wie z. B. eine Phototechnik, nach dem Verbinden von Silizium und Trägersubstrat erforderlich werden, um die elektrischen Verbindungen herzustellen. Dies erhöht die Gefahr von Beschädigungen der ICs und kann daher zu einer geringeren Ausbeute führen.
Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Gehäusung von ICs in Chipgröße, wobei die Fläche des Gehäuses gleich der Chipfläche ist, bereitzustellen, das ohne die Gefahr einer Ausbeutereduzierung durchgeführt werden kann.
Die Aufgabe wird erfindungsgemäß mit dem Verfahren nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand der Unteransprüche. Beim erfindungsgemäßen Verfahren wird zunächst ein fertigprozessierter Halbleiterwafer mit einer Vielzahl von integrierten Schaltkreisen bereitgestellt. Dieser Halbleiterwafer weist auf einer vorderseitigen Hauptfläche elektrische Anschlußflächen auf. Als vorderseitige Hauptfläche ist die Seite des Halbleiterwafers zu verstehen, auf der sich die integrierten Schaltkreise befinden. Des weiteren wird ein Trägersubstrat bereitgestellt, das auf seiner vorder- und seiner rückseitigen Hauptfläche elektrische Anschlußflächen aufweist. Die elektrischen Anschlußflächen der Vorderseite sind mit den elektrischen Anschlußflächen der Rückseite bereits über Durchkontaktierungen elektrisch leitend verbunden. Mit Durchkontaktierungen wird vorliegend jede Art von elektrisch leitender Verbindung durch das Trägersubstrat hindurch bezeichnet. Die Durchkontaktierungen können daher direkt oder indirekt, z. B. über Metallisierungsebenen im Trägersubstrat, erfolgen. Die beiden bereitgestellten Substrate, Halbleiterwafer und Trägersubstrat, werden schließlich mit ihrer jeweiligen vorderseitigen Hauptfläche so zueinander justiert, daß sich die Anschlußflächen gegenüberliegen, die miteinander verbunden werden müssen. Die vorderseitigen Anschlußflächen des Halbleiterwafers und des Trägersubstrates werden daher in der Regel spiegelbildlich zueinander passen. Nach der Justierung werden die beiden vorderseitigen Hauptflächen miteinander verbunden, sodaß sowohl eine mechanische Verbindung zwischen Halbleiterwafer und Trägersubstrat, als auch eine elektrisch leitende Verbindung zwischen den aufeinander justierten Anschlußflächen vorliegt. Schließlich wird der mit dem Trägersubstrat verbundene Halbleiterwafer in gehäuste Chips vereinzelt.
Mit dem erfindungsgemäßen Verfahren läßt sich eine Gehäusegröße realisieren, die gleich der Chipgröße ist. Da die Verbindung von Halbleiterwafer und Trägersubstrat erfolgt, nachdem beide Substrate unabhängig voneinander fertigprozessiert wurden, sind keine weiteren Prozeßschritte nach der Verbindung mehr notwendig, die die Ausbeute reduzieren könnten. Die Verbindung zwischen Halbleiterwafer und Trägersubstrat, d. h. die mechanische Befestigung und die elektrische Verbindung, kann zudem, wie weiter unten beschrieben wird, in einem einzigen Arbeitsschritt erfolgen.
Das Verfahren wird auf Waferebene durchgeführt. Da im Waferverbund gleichzeitig eine Vielzahl von Chips gehäust und die Prozeßschritte vereinfacht werden können, ermöglicht dies eine drastische Kostensenkung. Das Verfahren kann mit einem Halbleiterwafer durchgeführt werden, dessen elektrische Anschlußflächen auf aktive Bereiche gelegt wurden, so daß eine weitere Flächenein­ sparung (d. h. mehr ICs pro Wafer) und damit Kostenreduzierung erreicht wird. Als weiterer Vorteil stellt sich dar, daß aufgrund der Freiheiten bei der Herstellung des Trägersubstrats unterschiedliche Anschlußraster und Anschlußbelegungen auf Vorder- und Rückseite des Trägersubstrates realisierbar sind.
Das erfindungsgemäße Verfahren wird im folgenden anhand von Ausführungsbeispielen und den Zeichnungen näher erläutert.
Dabei zeigen schematisch:
Fig. 1 ein Beispiel für die Seitenansicht einer nach dem erfindungsgemäßen Verfahren hergestellten Einheit aus Halbleiterwafer und Trägersubstrat;
Fig. 2 die Seitenansicht eines Bereichs einer Einheit gemäß Fig. 1, bei der Halbleiterwa­ fer und Trägersubstrat über beidseitige metallische Höcker und einen nichtleiten­ den Kleber verbunden sind;
Fig. 3 die Seitenansicht eines Bereichs einer Einheit gemäß Fig. 1, bei der Halbleiterwa­ fer und Trägersubstrat durch einen anisotropen Kleber miteinander verbunden sind;
Fig. 4a die Seitenansicht eines Bereichs einer Einheit gemäß Fig. 1, bei der Halbleiterwa­ fer und Trägersubstrat über Löthöcker und Lötrahmen verbunden sind;
Fig. 4b eine Draufsicht auf einen vereinzelten Chip aus Fig. 4a;
Fig. 5 ein Beispiel für die Seitenansicht eines Bereichs eines Trägersubstrats, wie es im er­ findungsgemäßen Verfahren eingesetzt wird.
In den folgenden Ausführungsbeispielen wird als Halbleiterwafer (1) ein Siliziumsubstrat einge­ setzt. Die weiteren Verfahrensschritte werden auf Waferebene durchgeführt. Nach Beendigung der halbleiterspezifischen Verfahrensschritte (Fertigstellung der integrierten Schaltungen und der Metallisierung des Halbleiterwafers, Fertigstellung der Metallisierung des Trägersubstrats, usw.) er­ folgt über ein Verbindungsmittel eine ganzflächige Verbindung vom Wafer (1) mit dem Träger (4). Dies ist in Fig. 1 gezeigt. Hierbei werden die vorderseitige Hauptfläche (2) des Halbleiterwafers (1) und die vorderseitige Hauptfläche (5) des Trägersubstrates (4) mit den jeweiligen Anschlußflä­ chen (3, 7), zueinander justiert und miteinander verbunden. Die Anschlußmuster, die durch die Anordnung der elektrischen Anschlußflächen (3, 7) auf den vorderseitigen Hauptflächen (2, 5) gebildet werden, passen spiegelbildlich zueinander. Bei der Verbindung werden gleichzeitig in einem Arbeitsschritt die mechanische Befestigung und die Herstellung der elektrischen Verbin­ dungen vom Wafer zum Träger erreicht. Für die Gestaltung des Verbindungsmittels bieten sich die folgenden Möglichkeiten.
  • a) Wie in Fig. 2 dargestellt, sind sowohl auf Wafer- (2) als auch auf Trägerseite (5) die elek­ trischen Anschlußflächen (Trägermetallisierung 7, Chipmetallisierung 3) durch elektrisch leitfähige, in der Regel metallische Höcker (Bumps 11) verstärkt. Ein elektrisch nichtleiten­ der Kleber (12) wird ganzflächig (z. B. durch Aufschleudern oder Siebdrucken) auf einen oder beide Fügepartner aufgetragen. Anschließend werden Wafer und Träger zueinander justiert und unter Einwirkung von Druck und Temperatur so miteinander verklebt, daß zwischen den entsprechenden Bumps (11) von Wafer und Träger ein fixierter Druckkon­ takt entsteht.
  • b) Bei einer weiteren Gestaltungsmöglichkeit gemäß Fig. 3 wird zur Verbindung ein anisotrop leitfähiger Kleber (13) verwendet. Anisotrop leitfähige Kleber sind mit Metall oder metallisierten Kunststoffkugeln so gefüllt, daß beim Kleben unter Druck nur in der Richtung senkrecht zur Fügefläche eine elektrisch leitfähige Verbindung (14) entsteht. Auch dieser Kleber wird ganzflächig auf einen oder beide Fügepartner aufgetragen. Neben den unter a) genannten Verfahren kann dies auch in Form einer auflaminierten Klebefolie geschehen. Anschließend werden Wafer und Träger zueinander justiert und unter Einwir­ kung von Druck und Temperatur miteinander verklebt. Auch in diesem Fall können zusätz­ lich ein- oder beidseitig Bumps (11) auf den Anschlußflächen (3, 7) vorhanden sein.
  • c) Zur Verbindung von Wafer und Träger können auch die aus der Flip Chip Technik bekann­ ten Verfahren zur Herstellung von Lötbumps und dazu passender Metallisierungen ver­ wendet werden. Die Justierung und der Lötprozeß erfolgen hier ebenfalls auf Waferebene. Um beim anschließenden Vereinzeln zu Chips, das in der Regel auf der Säge erfolgt, das Eindringen von Wasser oder Sägestaub zwischen Chip und Träger zu verhindern, ist eine Unterfüllung auf Kunststoffbasis (underfill) vorzusehen. Hierbei wird auf Waferebene bei­ spielsweise ein sehr dünnflüssiges Epoxidharz verwendet, der durch Kapillarkräfte in die Zwischenräume zwischen Wafer und Träger gezogen wird. Diese Unterfüllung dient wei­ terhin dem Ausgleich von mechanischen Spannungen zwischen Wafer und Träger. Solche Spannungen entstehen insbesondere bei Verwendung von Trägermaterialien, die nicht an den thermischen Ausdehnungskoeffizienten des Siliziumwafers angepaßt sind (z. B. Leiter­ platten oder Flexmaterialien).
  • d) Eine weitere, sehr vorteilhafte Gestaltung des Verbindungsmittels ist in den Fig. 4a und b dargestellt. Auch hier werden die aus der Flip Chip Technik bekannten Verfahren zur Herstellung von Lötbumps und dazu passender Metallisierungen verwendet. Die Lötbumps (15) können (wie bei c)) auf den Anschlußflächen (3, 7) auf einer oder beiden vorderseiti­ gen Hauptflächen (2, 5) aufgebracht sein. Weiterhin werden Löthöcker (15), die sich nach dem späteren Vereinzeln auf einem gemeinsamen Chip (10) befinden, von einem Lötrah­ men (16) umschlossen. Der Lötrahmen hat dabei in etwa die Umrisse des Chips. Die Form kann jedoch variieren, solange der Zweck des Lötrahmens, das Eindringen von Wasser oder Sägestaub zwischen Chip und Träger zu verhindern, erfüllt ist. Fig. 4b zeigt eine Draufsicht auf einen vereinzelten Chip (10) mit Löthöckern (15) und Lötrahmen (16). Die Sägeschnitte (18) zum Vereinzeln der Chips (10) aus dem Wafer (1) sind in Fig. 4a darge­ stellt. Die Herstellung der Lötrahmen kann bei der Prozessierung des Trägersubstrates oder des Siliziumwafers im gleichen Verfahrensschritt wie das Aufbringen der Lötbumps (z. B. durch Siebdruck oder Galvanik) erfolgen. Es ist lediglich eine andere Layout-Konfiguration erforderlich. Die Verbindung von Wafer und Träger erfolgt auch hier (wie bei c) durch ge­ genseitige Justierung und anschließenden Lötprozeß auf Waferebene.
    Die Verwendung von Halbleiterwafern oder Trägersubstraten mit Lötrahmen hat den be­ sonderen Vorteil, daß damit eine hermetisch dichte Gehäusung erreicht wird, wie dies mit Klebstoffen nicht möglich ist.
Die vorgenannten Verfahren ermöglichen in vorteilhafter Weise die mechanische Befestigung zwi­ schen Wafer und Träger sowie die elektrische Verbindung der Anschlußflächen in einem einzigen Arbeitsschritt.
Die elektrische Verbindung von der Vorder- (5) zur Rückseite (6) des Trägers ist über Durchkon­ taktierungen (9), die bereits vor der Verbindung mit dem Siliziumwafer erzeugt wurden, realisiert. Dabei können diese entweder direkt die Anschlußflächen (7, 8) auf Vorder- und Rückseite ver­ binden, oder seitlich dazu geringfügig versetzt sein (vgl. z. B. Fig. 5). Die Anschlußflächen sollten insbesondere im fall d) zur gleichmäßigeren Verteilung der mechanischen Spannungen über die jeweiligen Hauptflächen verteilt sein. Da heutige ICs fast ausschließlich eine Anordnung der An­ schlüsse an den Rändern haben, müssen diese vorher flächig umverteilt werden. In den Fällen a) und b) kann dies auch auf der Trägerseite realisiert werden, da dort mechanische Spannungen be­ reits durch den Kleber aufgefangen werden. Die Anschlußmuster auf den beiden Trägerseiten können, müssen jedoch nicht identisch sein. Für eine eindeutige Zuordnung der Anschlüsse bzw. eine seitenrichtige Verwendung des Trägers ist eine gewisse Unsymmetrie im Anschlußmuster von Vorteil, wie dies beipielsweise in Fig. 4b angedeutet ist.
Der Wafer mit dem verbundenen Trägersubstrat wird schließlich zu Chips vereinzelt, sodaß eine Gehäusung in Chipgröße erreicht ist. Dies kann durch Sägen erfolgen, wie es bereits mit den Sä­ geschnitten (18) in den Fig. 1 bis 4 angedeutet ist.
Zur weiteren Befestigung und zum elektrischen Anschluß des fertigen Chips auf einem Systemträ­ ger oder zum Einstecken in einen Sockel sind die Anschlußflächen (8) des Trägers auf seiner Un­ terseite (6) mit µ-balls (17) versehen. Unter µ-balls sind metallische Höcker mit deutlich kleineren Abmessungen als bei Bali Grid Arrays zu verstehen. Durch geeignete Wahl der µ-ball-Metallisie­ rung kann SMD-Fähigkeit sichergestellt werden (µ-ball grid array). Die Metallisierung kann bei­ spielsweise aus einem Sn/Pb-Lot (als Löthöcker) oder aus einer Cu/Ni/Au-Legierung (als harter Steckkontakt) ausgeführt sein.
In Fig. 5 ist beispielhaft die Ausführung eines Trägersubstrates (4) skizziert. Der Träger kann bei­ spielsweise aus Materialien, wie Si, Glas, Keramik, Leiterplattenmaterialien (z. B. FR4) oder Flexma­ terialien, bestehen. Für die Bereitstellung eines derartigen Trägers werden im Träger zunächst die Öffnungen für die Durchkontaktierungen (9) erzeugt. Dies kann, je nach Trägermaterial, mit un­ terschiedlichen Verfahren, wie z. B. Standardbohren, Laserbohren, Ultraschallbohren oder Ätzen erfolgen. Im Fall von leitfähigen Trägermaterialien, wie z. B. Si, müssen die Oberflächen und Bohr­ wandungen isoliert werden. Die Metallisierungen werden in Standardverfahren wie stromlose Ab­ scheidung, Galvanik, Sputtern, Aufdampfen oder Dickschichttechnik aufgebracht. Dies betrifft sämtliche zu metallisierenden Teile, also die Verbindung von den Bumps (15) bzw. µ-balls (17) zu den Durchkontaktierungen (9), die Durchkontaktierungen (9) und die Lötbumps (15) für die Ver­ bindung zum Si-Chip (1) sowie die µ-balls (17) für die Verbindung zum Systemträger. Die Durch­ kontaktierungen sollten vollständig gefüllt sein. Entweder werden hierzu die Bohrungen so klein gewählt, daß sie bei der Metallisierung vollständig aufgefüllt werden können, oder sie müssen nachträglich, z. B. mit einem Kunstharztropfen, geschlossen werden. Im skizzierten Ausführungs­ beispiel sind die Durchkontaktierungen (9) neben den beidseitigen Anschlüssen (15, 17) plaziert. Es ist aber auch denkbar, beide oder einen der beiden Anschlüsse (15, 17) auf die Durchkontak­ tierungen (9) zu setzen. Des weiteren ist es möglich, bei Verwendung eines mehrlagigen Trägers mit einer Innenverdrahtungsebene (Multilayer-Leiterplatte oder Keramik) eine völlige Umverteilung der Chipanschlüsse (15) gegenüber den Außenanschlüssen (17) des Gehäuses vorzunehmen.
Da Silizium ein sprödes Material ist, kann bei Bedarf der fertiggehäuste Chip zum mechanischen Schutz mit einem Kunststoffilm abgedeckt werden. Dies kann entweder vor der weiteren Montage auf Bauteilebene, oder nach der Montage ähnlich einem "globe-top" (z. B. Kunstharz­ tropfen über dem Chip) bei der Chip-on-Board-Technik geschehen. Gleichzeitig wird mit dieser Maßnahme in den Fällen a, b und c ein besserer Schutz vor eindringender Feuchte in die Füge­ stelle zwischen Si-Chip und Träger erreicht.

Claims (17)

1. Verfahren zur Gehäusung von integrierten Schaltkreisen mit folgenden Verfahrensschritten:
  • - Bereitstellen eines Halbleiterwafers (1) mit einer Vielzahl von integrierten Schalt­ kreisen, der auf einer vorderseitigen Hauptfläche (2) elektrische Anschlußflächen (3) aufweist;
  • - Bereitstellen eines Trägersubstrates (4) mit einer vorder- (5) und einer rückseitigen Hauptfläche (6), die elektrische Anschlußflächen (7, 8) aufweisen, wobei elektrische Anschlußflächen (7) der vorderseitigen Hauptfläche (5) mit elektrischen Anschlußflächen (8) der rückseitigen Hauptfläche (6) über Durchkontaktierungen (9) elektrisch leitend verbunden sind;
  • - Justieren der vorderseitigen Hauptfläche (2) des ganzen Halbleiterwafers (1) zur vorderseitigen Hauptfläche (5) des Trägersubstrates (4), sodaß sich zu verbindende Anschlußflächen (3, 7) gegenüberliegen;
  • - Verbinden der beiden vorderseitigen Hauptflächen (2, 5), sodaß gleichzeitig eine mechanische Verbindung zwischen Halbleiterwafer (1) und Trägersubstrat (4) und eine elektrisch leitende Verbindung zwischen den zu verbindenden Anschlußflächen (3, 7) vorliegt; und
  • - Vereinzeln des mit dem Trägersubstrat verbundenen Halbleiterwafers in gehäuste Chips (10).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrischen Anschlußflächen (3, 7) der vorderseitigen Hauptflächen (2, 5) elektrisch leitfähige Höcker (11) aufweisen, und daß das Verbinden der beiden vorderseitigen Hauptflächen folgende Verfahrensschritte beinhaltet:
  • - Aufbringen eines elektrisch nicht leitenden Klebers (12) auf eine oder beide Hauptflächen (2, 5);
  • - Zusammenführen der vorderseitigen Hauptflächen (2, 5) unter Anwendung von Druck und Erhöhung der Temperatur, sodaß zwischen den elektrisch leitfähigen Höckern (11) ein fixierter Druckkontakt entsteht.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Verbinden der beiden vorderseitigen Hauptflächen (2, 5) folgende Verfahrensschritte beinhaltet:
  • - Aufbringen eines anisotrop leitfähigen Klebers (13) auf eine oder beide vorderseitigen Hauptflächen (2, 5);
  • - Zusammenführen der vorderseitigen Hauptflächen (2, 5) unter Anwendung von Druck und Erhöhung der Temperatur.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Aufbringen des Klebers (13) durch Auflaminieren einer Klebefolie erfolgt.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die elektrischen Anschlußflächen (3, 7) der vorderseitigen Hauptfläche (2) des Halbleiterwafers (1) und/oder der vorderseitigen Hauptfläche (5) des Trägersubstrates (4) elektrisch leitfähige Höcker aufweisen.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrischen Anschlußflächen (3, 7) der vorderseitigen Hauptfläche (2) des Halbleiterwafers (1) und/oder der vorderseitigen Hauptfläche (5) des Trägersubstrates (4) Löthöcker (15) aufweisen, und daß das Verbinden der beiden vorderseitigen Hauptflächen folgende Verfahrensschritte beinhaltet:
  • - Zusammenführen der vorderseitigen Hauptflächen (2, 5) unter Erhöhung der Temperatur;
  • - Unterfüllung der Zwischenräume zwischen Halbleiterwafer (1) und Trägersubstrat (4) mit einem Kunststoffmaterial.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrischen Anschlußflächen (3, 7) der vorderseitigen Hauptfläche (2) des Halbleiterwafers (1) und/oder der vorderseitigen Hauptfläche (7) des Trägersubstrates (4) Löthöcker (15) aufweisen, daß die Löthöcker (15), die jeweils einem Chip (10) zugeordnet sind, von einem Lötrahmen umschlossen sind, und daß das Verbinden der beiden vorderseitigen Hauptflächen (2, 5) durch Zusammenführen unter Erhöhung der Temperatur erfolgt.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Anschlußflächen (3, 7, 8) auf dem Halbleiterwafer (1) und dem Trägersubstrat (4) in Form von Anschlußmustern über die jeweilige gesamte Hauptfläche (2, 5, 6) verteilt sind.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Anschlußmuster auf der vorderseitigen (5) und der rückseitigen Hauptfläche (6) des Trägersubstrates seitlich zueinander versetzt sind.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Anschlußmuster der vorderseitigen (5) und der rückseitigen Hauptfläche (6) des Trägersubstrates nicht identisch sind.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Anschlußmuster des Trägersubstrates (4) unsymmetrisch aufgebaut sind.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Trägersubstrat (4) zumindest eine Innenverdrahtungsebene aufweist, über die die Durchkontaktierungen (9) erfolgen.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Anschlußflächen (8) auf der rückseitigen Hauptfläche (6) des Trägersubstrates µ-balls (17) tragen.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die µ-balls (17) eine Metallisierung aufweisen, die für die SMD-Technik geeignet ist.
15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß als Halbleiterwafer (1) ein Si-Substrat eingesetzt wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß ein Halbleiterwafer (1) eingesetzt wird, dessen elektrische Anschlußflächen (3) auf aktive Bereiche gelegt sind.
17. Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß als Trägermaterial Si, Glas, Keramik, Leiterplattenmaterialien oder Flexmaterialien eingesetzt werden.
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