DE10301512A1 - Verkleinertes Chippaket und Verfahren zu seiner Herstellung - Google Patents

Verkleinertes Chippaket und Verfahren zu seiner Herstellung

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reduced chip
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Joon Ho Yoon
Yong Chil Choi
Suk Su Bae
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Samsung Electro Mechanics Co Ltd
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Abstract

Es wird ein verkleinertes Chippaket und ein Verfahren zur Herstellung des verkleinerten Chippakets offenbart. Das verkleinerte Chippaket umfasst eine auf der oberen Fläche eines Chips ausgebildete Isolierschicht, die mit einer Mehrzahl von Anschlüssen an einer ihrer Seiten versehen ist, eine Mehrzahl von leitfähigen Schichten ist auf der Isolierschicht ausgebildet und voneinander in einem bestimmten Abstand beabstandet, so dass sie mit jedem der mehreren Anschlüsse verbunden werden können, und eine Mehrzahl von Elektrodenflächen ist auf allen oberen Flächen der mehreren leitfähigen Schichten ausgebildet. Das verkleinerte Chippaket ist hinsichtlich der Gesamtpackungsgröße miniaturisiert. Darüber hinaus erfordert das Verfahren zur Herstellung des verkleinerten Chippakets keinen Drahtbondingschritt oder das Ausbilden eines Durchgangslochs, wodurch der Herstellungsprozess des verkleinerten Chippakets vereinfacht und die Zuverlässigkeit des verkleinerten Chippakets verbessert wird.

Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein verkleinertes Chippaket und insbesondere ein miniaturisiertes Chippaket, das ein Chipbauteil mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen umfasst, und ein Verfahren zur Herstellung des verkleinerten Chippakets.
  • Beschreibung des Standes der Technik
  • Im Allgemeinen sind Halbleiterbauteile wie Transistoren gepackt und diese gepackten Bauteile werden dann auf einer gedruckten Leiterplatte oder Platine befestigt. Der Aufbau ist dabei derart, dass das Paket die Anschlüsse des Halbleiterbauteils einfach mit entsprechenden Leitungsanschlüssen der gedruckten Leiterplatte verbindet und es dient dazu, das Halbleiterbauteil vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Chippakets verbessert wird.
  • Um dem in jüngster Zeit aufgekommenen Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, sind auch Halbleiterchippakete miniaturisiert worden. Daher wurde ein verkleinertes Chippaket bzw. ein Chippaket in einem verringerten Maßstab eingeführt, das in dieser Anmeldung auch einfach als Chippaket bezeichnet wird.
  • Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Bei der Struktur des verkleinerten Chippakets 10 von Fig. 1 wird ein keramisches Substrat 1 verwendet, dabei handelt es sich um ein Diodenpaket mit zwei Anschlüssen.
  • Bezug nehmend auf Fig. 1 sind auf dem keramischen Substrat 1 zwei Durchgangslöcher, nämlich ein erstes Durchgangsloch 2a und ein zweites Durchgangsloch 2b ausgebildet. Die ersten und zweiten Durchgangslöcher 2a und 2b sind mit einem leitenden bzw. leitfähigen Material gefüllt, sodass sie die obere Fläche des Substrats 1 elektrisch mit der unteren Fläche des Substrats 1 verbinden. Eine erste und eine zweite obere leitende Fläche 3a und 3b sind auf den oberen Flächen der ersten bzw. zweiten Durchgangslöcher 2a und 2b ausgebildet. Eine erste und eine zweite untere leitende Fläche 4a und 4b sind auf den unteren Flächen der ersten bzw. zweiten Durchgangslöcher 2a und 2b ausgebildet. Die zweite obere leitende Fläche 3b ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche der Diode 5 ausgebildet ist, dabei handelt es sich um eine Befestigungsfläche der Diode 5 auf einer gedruckten Leiterplatte, und die erste obere leitende Fläche 3a ist durch einen Draht 7 mit dem anderen Anschluss verbunden, der auf der oberen Fläche der Diode 5 ausgebildet ist. Ein Formteil 9, bei dem ein herkömmliches Harz benutzt worden ist, wird auf der oberen Fläche des keramischen Substrats 1 einschließlich der Diode 5 ausgebildet, um die Diode 5 vor äußeren Spannungen zu schützen. Dadurch wird die Herstellung des Chippakets 10 abgeschlossen.
  • Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt ist.
  • Wie in Fig. 2 gezeigt ist, ist das hergestellte Diodenpaket 10 auf der gedruckten Leiterplatte 20 durch Aufschmelzlöten befestigt. Das heißt, das Diodenpaket 10 wird auf der gedruckten Leiterplatte 20 befestigt durch Platzieren der unteren leitenden Flächen 4a und 4b des Pakets 10 auf den entsprechenden Leiterbahnanschlüssen der gedruckten Leiterplatte 20 und indem die unteren leitenden Flächen 4a und 4b mit den Leitungsanschlüssen der gedruckten Leiterplatte 20 anschließend mit Lötzinn 15 verbunden werden.
  • Da der Chip üblicherweise auf jeder seiner beiden gegenüber liegenden Seiten einen Anschluss hat, wie in den Fig. 1 und 2 gezeigt ist, müssen diese Anschlüsse mit Drähten verbunden werden. Diese Drähte erfordern jedoch einen großen Raum auf der Oberfläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entsprechend der Anzahl der Anschlüsse der Diode wenigstens zwei Durchgangslöcher auf dem keramischen Substrat ausgebildet werden müssen, ist eine Fläche erforderlich, die so groß ist wie der Gesamtdurchmesser der Durchgangslöcher. Darüber hinaus müssen die leitenden Flächen voneinander in einem Mindestabstand beabstandet werden, um zu verhindern, dass die leitenden Flächen, die auf den oberen und den unteren Flächen der Durchgangslöcher ausgebildet sind, miteinander in Kontakt kommen. Daher ist das Substrat groß, um die vorgenannten Bedingungen zu erfüllen und die Größe des Substrats stellt eine Begrenzung bei der Miniaturisierung des Chippakets dar.
  • Die oben beschriebene Diode hat zwei Anschlüsse, die jeweils auf den oberen und den unteren Flächen ausgebildet sind. Ein Chip mit einem integrierten Schaltkreis (IC) mit einer Mehrzahl von Anschlüssen auf einer seiner Seiten erfordert jedoch darüber hinaus den Verfahrensschritt des Draht-Bondings oder es wird ein passender Führungsrahmen benutzt, um die Anschlüsse miteinander zu verbinden. Das bedeutet, dass Bauteile wie IC-Chips eine Mehrzahl von Anschlüssen haben, wodurch Schwierigkeiten bei der Miniaturisierung des Chippakets einschließlich des Bauteils entstehen und wodurch der Herstellungsprozess des Chippakets komplizierter wird.
  • Das Substrat, das bei dem oben beschriebenen Chippaket verwendet wird, ist ein Führungsrahmen, eine gedruckte Leiterplatte oder ein keramisches Substrat. Diese Substrate sind hochpreisig, wodurch die Herstellungskosten des Chippakets erhöht werden. Darüber hinaus erfordert das herkömmliche Herstellungsverfahren des Chippakets einen Draht-Bonding-Schritt und einen Form-Bonding-Schritt (Die- Bonding), wodurch es sehr kompliziert ist.
  • Dementsprechend besteht Bedarf nach einer Packtechnik, die die Größe des Chippakets minimieren und seinen Herstellungsprozess vereinfachen kann.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde im Hinblick auf die oben erwähnten Probleme gemacht, und es ist ein Ziel der vorliegenden Erfindung, ein verkleinertes Chippaket zu schaffen, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden einer Isolierschicht auf der oberen Fläche eines Chips, abgesehen von Anschlussflächen, durch Ausbilden von leitfähigen Schichten auf der Isolierschicht, und durch Ausbilden von Elektrodenflächen auf der leitfähigen Schicht, sodass sie mit entsprechenden Anschlussflächen einer gedruckten Leiterplatte verbunden werden können, wodurch die Zuverlässigkeit des Chippakets verbessert wird.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Chippaketanordnung mit einem innovativen Befestigungsverfahren gemäß der Struktur des verkleinerten Chippakets zu schaffen.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung des verkleinerten Chippakets zu schaffen.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung können die oben genannten und weitere Ziele erreicht werden durch die Schaffung eines verkleinerten Chippakets, das einen Chip mit einer Mehrzahl von Anschlüssen auf einer seiner Seiten umfasst, eine Isolierschicht, die auf der Oberfläche des Chips ausgebildet ist, abgesehen von einer Mehrzahl von Anschlussflächen, einer Mehrzahl von leitfähigen Schichten, die auf der Isolierschicht ausgebildet sind und um einen bestimmten Abstand voneinander beabstandet sind, sodass sie mit jedem der mehreren Anschlüsse verbunden werden können, und eine Mehrzahl von Elektrodenflächen, die auf allen oberen Flächen der mehreren leitfähigen Schichten ausgebildet sind.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine verkleinerte Chippaketanordnung geschaffen, umfassend ein verkleinertes Chippaket und eine gedruckte Leiterplatte. Das verkleinerte Chippaket umfasst einen Chip mit einer Mehrzahl vom Anschlüssen auf einer seiner Flächen, eine Isolierschicht, die auf der Oberfläche des Chips ausgebildet ist, abgesehen von der Mehrzahl von Anschlussflächen, eine Mehrzahl von leitfähigen Schichten, die auf der Isolierschicht ausgebildet und voneinander um einen bestimmten Abstand beabstandet sind, sodass sie mit den mehreren Anschlüssen verbindbar sind, und eine Mehrzahl von Elektrodenflächen, die auf allen oberen Flächen der mehreren leitfähigen Schichten ausgebildet sind. Die gedruckte Leiterplatte umfasst eine Mehrzahl von Anschlussflächen zur Verbindung mit allen Elektrodenflächen des verkleinerten Chippakets und Leiterbahnen für Schaltkreise, die mit allen Anschlussflächen verbunden sind.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines verkleinerten Chippakets geschaffen, umfassend die Schritte des Herstellens eines Wafers, der eine Mehrzahl von Chips umfasst, jeder Chip umfasst eine Mehrzahl von Anschlüssen auf einer seiner Flächen, Ausbilden einer Isolierschicht auf der oberen Fläche des Wafers, abgesehen von Flächen zum Ausbilden der Anschlüsse, Ausbilden einer leitfähigen Schicht auf der oberen Fläche der Isolierschicht, sodass sie mit der Mehrzahl der Anschlüsse verbindbar sind, Ausbilden einer Elektrodenfläche auf der oberen Fläche der leitfähigen Schicht, Zerteilen der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist, in zwei Teile, sodass sie mit den mehreren Anschlüssen verbindbar sind und Zerschneiden des Wafers in eine Mehrzahl von würfelförmige Paketeinheiten.
    • Kurze Beschreibung der Zeichnungen
  • Die obigen und weitere Ziele und Vorteile der vorliegenden Erfindung werden durch die nachfolgende detaillierte Beschreibung unter Bezugnahme auf die Figuren näher erläutert, in denen:
  • Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets;
  • Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist;
  • Fig. 3a und 3b zeigen eine perspektivische Ansicht und eine geschnittene Ansicht eines verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung, bei der ein verkleinertes Chippaket auf einer gedruckten Leiterplatte befestigt ist gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • Fig. 5a bis 5f sind perspektivische Ansichten und zeigen jeden Teilschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
    • Beschreibung der bevorzugten Ausführungsbeispiele
  • Im Folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung im Detail unter Bezugnahme auf die zugehörigen Figuren beschrieben.
  • Bezug nehmend auf Fig. 3a umfasst ein verkleinertes Chippaket 30 einen Chip 35 mit vier Anschlüssen (nicht gezeigt) auf einer seiner Flächen. Das verkleinerte Chippaket 30 umfasst ferner eine auf dem Chip 35 ausgebildete Isolierschicht 37, vier leitfähige Schichten 31a, 31b, 31c und 31d, die auf der oberen Fläche der Isolierschicht 33 ausgebildet und mit vier Anschlüssen verbunden sind, und vier Elektrodenflächen 33a, 33b, 33c und 33d, die auf allen oberen Flächen der leitfähigen Schichten 31a, 31b, 31c und 31d ausgebildet sind. In Fig. 3a ist nicht gezeigt, dass auf der oberen Fläche des Chips 35 des bevorzugten Ausführungsbeispiels der Erfindung vier Anschlüsse ausgebildet sind. Die Anzahl der Anschlüsse des Chips ist jedoch nicht darauf beschränkt. Die Anzahl der Anschlüsse des Chips kann nämlich verändert werden. Der vorgenannte Chip 35 kann ein herkömmlicher integrierter Schaltkreischip mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen sein.
  • Fig. 3b beschreibt die Struktur des verkleinerten Chippakets 30 der vorliegenden Erfindung detaillierter. Bezugnehmend auf die Fig. 3a und 3b umfasst der Chip 35 vier Anschlüsse A, B, C und D. Die Isolierschicht 37 ist auf der oberen Seite des Chips 35 ausgebildet, abgesehen von Flächen für vier Anschlüsse A, B, C und D. In Allgemeinen werden die Anschlussflächen durch Abdecken eines Maskenmusters 36 mit einer Mehrzahl von Fenstern auf der Oberfläche des Chips 35 ausgebildet, wie in Fig. 3b gezeigt ist, und durch Aufbringen von metallischem Material auf freiliegende Anschlussflächen des Chips 35 durch die Fenster des Maskenmusters 36. Deshalb wird die Isolierschicht 37 auf dem Maskenmuster 36 ausgebildet.
  • Vier leitfähige Schichten, nämlich die erste, zweite, dritte und die vierte leitfähige Schicht 31a, 31b, 31c und 31d sind auf der oberen Fläche der Isolierschicht 37 ausgebildet. Die erste, zweite, dritte und die vierte leitfähige Schicht 31a, 31b, 31c und 31d ist mit jedem der vier Anschlüsse A, B, C und D der oberen Fläche des Chips 35 verbunden. Die ersten, zweiten, dritten und die vierten leitfähigen Schichten 31a, 31b, 31c und 31d sind voneinander um einen bestimmten Abstand beabstandet. Vorzugsweise sind die ersten, zweiten, dritten und die vierten leitfähigen Schichten 31a, 31b, 31c und 31d aus Kupfer (Cu) hergestellte Metallschichten, sie sind jedoch nicht darauf beschränkt. Um die ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d mit den vier Anschlüssen A, B, C und D zu verbinden, werden Löcher oder Hohlräume der Isolierschicht 37 vorzugsweise mit einem galvanischen Verfahren ausgefüllt. Es wird jedoch eher bevorzugt, dass eine dünne Galvanikschicht durch ein galvanisches Verfahren ausgebildet wird und wenigstens eine Kupferschicht auf der Galvanikschicht aufgebracht wird, wodurch die gewünschte Dicke erzeugt wird.
  • Die ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c und 33d werden auf allen oberen Flächen der ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d ausgebildet. Die ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c und 33d dienen dazu, elektrisch und mechanisch mit entsprechenden Anschlussflächen einer gedruckten Leiterplatte verbunden zu werden. Daher sind die ersten, zweiten, dritten und vierten Elektrodenflächen Elektrodenflächen 33a, 33b, 33c und 33d vorzugsweise Gold (Au) enthaltende Metallschichten mit einer hervorragenden elektrischen Leitfähigkeit, anschließend findet das Verlöten der ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c und 33d mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte statt.
  • Die ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c und 33d sind Befestigungsflächen auf der gedruckten Leiterplatte. Das vorgenannte verkleinerte Chippaket 30 wird um einen Winkel von 180° gedreht und das gedrehte verkleinerte Chippaket 30 wird anschließend auf der gedruckten Leiterplatte befestigt, sodass die ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c, und 33d mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden werden.
  • Eine Oxidschicht kann auf den freiliegenden Flächen der ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d durch natürliche Oxidation ausgebildet werden. Dabei sind die freiliegenden Flächen die Seitenflächen der ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d. In einigen Fällen können die freiliegenden Flächen Teile der oberen Flächen der ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d sein, auf denen die Elektrodenflächen nicht ausgebildet sind. Diese Oxidschichten dienen als Schutzschichten für die ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d vor Oxidation, wodurch die Zuverlässigkeit der ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d sichergestellt wird. Um die ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d vor ernsthafter Oxidation zu schützen, kann eine Passivierungsschicht 39 auf den ersten, zweiten, dritten und vierten leitfähigen Schichten 31a, 31b, 31c und 31d ausgebildet werden, abgesehen von den Flächen, die mit den ersten, zweiten, dritten und vierten Elektrodenflächen 33a, 33b, 33c und 33d versehen sind.
  • Vorzugsweise ist die Passivierungsschicht 39 ein Isolierfilm, der durch Auftragen eines Isolierharzes ausgebildet ist. Falls erforderlich kann die Passivierungsschicht 39 auf den freiliegenden Seitenflächen des Chips 35 ausgebildet werden.
  • Fig. 4 ist eine perspektivische Ansicht einer Chippaketanordnung 50, bei der ein verkleinertes Chippaket auf einer gedruckten Leiterplatte 51 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung befestigt ist.
  • Wie in Fig. 4 gezeigt ist, umfasst die Chippaketanordnung 50 das verkleinerte Chippaket 40 und die gedruckte Leiterplatte 51 zur Befestigung des verkleinerten Chippakets 40. Wie in den Fig. 3a und 3b gezeigt ist, ist auf dem verkleinerten Chippaket 40 eine Isolierschicht 47 auf der oberen Fläche des Chips 45 ausgebildet. Vier leitfähige Schichten, nämlich die ersten, zweiten und die dritten leitfähigen Schichten 41a, 41b und 41c (die vierte leitfähige Schicht ist nicht gezeigt) sind auf der oberen Fläche der Isolierschicht 47 ausgebildet. Die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c (die vierte leitfähige Schicht ist nicht gezeigt) sind mit allen Anschlüssen verbunden. Vier Elektrodenflächen, nämlich die ersten, zweiten und dritten Elektrodenflächen 43a, 43b und 43c (die vierte Elektrodenfläche ist nicht gezeigt) sind auf allen oberen Flächen der ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c (die vierte leitfähige Schicht ist nicht gezeigt) ausgebildet.
  • Das verkleinerte Chippaket 40 ist auf der gedruckten Leiterplatte befestigt durch Auflegen der ersten, zweiten und dritten Elektrodenfläche 43a, 43b und 43c (die vierte Elektrodenfläche ist nicht gezeigt) auf entsprechende Anschlussflächen 53a, 53b und 53c (der fehlende ist nicht gezeigt) der gedruckten Leiterplatte 51 und durch Verlöten der ersten, zweiten und dritten Elektrodenflächen 43a, 43b und 43c (die vierte Elektrodenfläche ist nicht gezeigt) mit den Anschlussflächen 53a, 53b und 53c (der fehlende ist nicht gezeigt), wodurch die Herstellung der Chippaketanordnung 50 von Fig. 4 abgeschlossen wird.
  • Bestimmte Schaltkreise oder Leiterbahnen (nicht gezeigt) die auf der gedruckten Leiterplatte 51 ausgebildet sind, sind elektrisch mit jedem Anschluss des Chips 45über die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c (die vierte leitfähige Schicht ist nicht gezeigt) verbunden, die mit den ersten, zweiten und dritten Elektrodenflächen 43a, 43b und 43c (die vierte Elektrodenfläche ist nicht gezeigt) versehen.
  • Ferner schafft die vorliegende Erfindung ein Verfahren zur Herstellung des vorgenannten verkleinerten Chippakets. Die Fig. 5a bis 5f sind perspektivische Ansichten und zeigen jeden Teilschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in Fig. 5a gezeigt ist, wird zunächst ein Wafer 101 mit einer Mehrzahl von Chips hergestellt. Dabei wird jeder Chip durch eine gestrichelte Linie auf der oberen Fläche des Wafers 101 geteilt. Anschlüsse 111 sind auf der oberen Fläche des Wafers 101 ausgebildet. Eine Isolierschicht 117 ist auf der oberen Fläche des Wafers 101 ausgebildet, abgesehen von Flächen zum Ausbilden der Anschlüsse 111. Wie oben beschrieben umfasst jeder Chip des Wafers 101 vier Anschlüsse auf seiner oberen Fläche. Fig. 5a zeigt den Wafer 101 teilweise. Die Gesamtstruktur des Wafers 101 mit der Mehrzahl der Chips und mit einem festgelegten Durchmesser ist für einen Fachmann dieses Gebiets jedoch offensichtlich.
  • Wie in Fig. 5b gezeigt ist, ist eine leitfähige Schicht 121 auf der oberen Fläche der Isolierschicht 117 des Wafers 101 ausgebildet. Dabei ist eine leitfähige Schicht 121 auf der oberen Fläche der Isolierschicht 117 ausgebildet, sodass die leitfähige Schicht 121 mit den freiliegenden vier Anschlüssen 111 verbunden wird. Dazu wird die leitfähige Schicht 121 vorzugsweise durch ein galvanisches Verfahren ausgebildet. Wie oben beschrieben wurde, wird es bevorzugt, dass die leitfähige Schicht 121 ausgebildet wird durch Aufbringen einer Galvanikschicht, um die Flächen ohne die Isolierschicht 117 auszufüllen und durch anschließendes Aufbringen wenigstens einer Kupferschicht auf die galvanische Schicht. Die leitfähige Schicht 121 kann aus Kupfer (Cu) hergestellt sein.
  • Anschließend wird, wie in Fig. 5c gezeigt ist, eine Elektrodenfläche 123 auf der oberen Fläche der leitfähigen Schicht 121 ausgebildet. Die Elektrodenfläche 123 ist eine vergleichsweise dünne aus Metall hergestellte Gold (Au) enthaltende Schicht mit einer hervorragenden elektrischen Leitfähigkeit, mit der anschließend der Lötvorgang durchgeführt wird. Die Elektrodenfläche 123 wird einfach durch ein galvanisches Verfahren ausgebildet. Nach dem Ausbilden der Elektrodenfläche 123 werden Teile der leitfähigen Schicht 121 entlang der Linien X1-X1', X2-X2', Y1-Y1' und Y2-Y2' von Fig. 5c entfernt, wodurch die leitfähige Schicht 121, die die Elektrodenfläche 123 aufweist, in mehrere Teile geteilt wird.
  • Die leitfähige Schicht 121 mit den Elektrodenflächen 123 wird wie in Fig. 5d gezeigt ist, in eine Mehrzahl von leitfähigen Einheiten 121' geteilt, die mit jedem der entsprechenden Anschlüsse verbunden sind. Die leitfähige Einheit 121' dient als Anschlussteil, das an jeden entsprechenden Anschluss angeschlossen ist. Die Zerteilung in mehrere leitfähige Einheiten 121 kann einfach in einem Zerteilungsschritt durchgeführt werden, bei dem die Schnitttiefe eines Sägeblatts gesteuert wird. Die Schnitttiefe wird so gewählt, dass sie größer als die Dicke der leitfähigen Schicht 121 ist, jedoch den Chip nicht erreicht. Dabei dient die Isolierschicht 117 unterhalb der leitfähigen Schicht 121 dazu, den Chip vor Beschädigungen bei der Teilung der leitfähigen Schicht 121 zu schützen.
  • Wie in Fig. 5d gezeigt ist, ist der Wafer 101 in eine Mehrzahl von Paketeinheiten geteilt durch Zerschneiden des Wafers 101 entlang der Linien A-A' und B-B', wodurch eine Mehrzahl von verkleinerten Chippaketen 130 erhalten wird, wie in Fig. 5e gezeigt ist. Der Schritt des Zerteilens des Wafers 101 in eine Mehrzahl der Pakete 130 kann gleichzeitig mit dem Schritt des Zerteilens der leitfähigen Schicht 121 durchgeführt werden durch Steuern der Schnitttiefe.
  • Wie in Fig. 5f gezeigt ist, kann eine Passivierungsschicht 139 ferner auf den freiliegenden Flächen der leitfähigen Schichten 121' ausgebildet werden, abgesehen von den Elektrodenflächen 123'. Die Passivierungsschicht 139 besteht aus einem Isolierfilm, der gebildet wird durch Auftragen eines Isolierharzes auf die leitfähige Schicht 121'. Die Passivierungsschicht 139 dient dazu, die leitfähige Schicht 121' vor Oxidation zu schützen, wodurch die Zuverlässigkeit des verkleinerten Chippakets 140 verbessert wird. Falls erforderlich kann die Passivierungsschicht 139 weggelassen werden unter Berücksichtigung der Betriebsbedingungen des verkleinerten Chippakets 140. Bei der vorliegenden Erfindung wird das miniaturisierte Chippaket durch eine Folge von Verarbeitungsschritten hergestellt, die auf der Fläche durchgeführt werden, die die mehreren Anschlüsse aufweist. Darüber hinaus kann das verkleinerte Chippaket der vorliegenden Erfindung innerhalb des Schutzbereichs der Erfindung unterschiedlich verändert werden. Das heißt, obwohl das zuvor erwähnte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung einen Chip mit vier Anschlüssen auf einer seiner Flächen offenbart, kann die Anzahl und die Anordnung der Anschlüsse des Chips in großem Umfang modifiziert oder verbessert werden, wenn die Anschlüsse auf einer Fläche des Chips ausgebildet sind.
  • Aus der obigen Beschreibung ist es daher offensichtlich, dass die vorliegende Erfindung ein verkleinertes Chippaket schafft, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden einer leitfähigen Schicht auf einer Fläche des Chips, so dass sie mit jedem der Anschlüsse der Oberfläche des Chips verbindbar ist und durch Ausbilden einer Elektrodenfläche auf der oberen Fläche der leitfähigen Schicht, wodurch die Zuverlässigkeit des Pakets erhöht wird. Darüber hinaus schafft die vorliegende Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets, bei dem der herkömmliche Drahtbondingschritt oder das Herstellen eines Durchgangslochs entfallen, wodurch das Herstellungsverfahren vereinfacht und die Herstellungskosten reduziert werden.
  • Obwohl bevorzugte Ausführungsbeispiele der vorliegenden Erfindung zur Erläuterung offenbart wurden, ist es für einen Fachmann klar, dass vielfältige Veränderungen, Ergänzungen und Ersetzungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen, der durch die zugehörigen Patentansprüche festgelegt wird.

Claims (26)

1. Verkleinertes Chippaket (30) umfassend:
einen Chip (35) mit einer Mehrzahl von Anschlüssen auf einer seiner Seiten;
eine auf der Oberfläche des Chips (35) ausgebildete Isolierschicht (37), abgesehen von mehreren Anschlussflächen;
eine Mehrzahl von leitfähigen Schichten (31a-d), die auf der Isolierschicht (37) ausgebildet und voneinander in einem bestimmten Abstand beabstandet sind, so dass sie mit der Mehrzahl der Anschlüsse verbindbar sind; und
eine Mehrzahl von Elektrodenflächen (33a-d), ausgebildet auf allen oberen Flächen der Mehrzahl der leitfähigen Schichten (31a-d).
2. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl der leitfähigen Schichten (31a-d) im Wesentlichen mit derselben Dicke ausgebildet ist und jede der leitfähigen Schichten (31a-d) eine flache obere Fläche aufweist.
3. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass es Passivierungsschichten (39) umfasst, die jeweils auf den freiliegenden Flächen der leitfähigen Schichten (31a-d) ausgebildet sind, abgesehen von den oberen Flächen, die die Elektrodenflächen (33a-d) aufweisen.
4. Verkleinertes Chippaket nach Anspruch 2, dadurch gekennzeichnet, dass die Passivierungsschichten (39) aus Isolierschichten (37) herstellbar sind, die durch Auftragen eines Isolierharzes ausgebildet sind.
5. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die leitfähigen Schichten (31a-d) Kupfer (Cu) enthaltende Metallschichten sind.
6. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Elektrodenflächen (33a-d) Gold (Au) enthaltende Metallschichten sind.
7. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass jede der leitfähigen Schichten (31a-d) eine erste aus einer Galvanikschicht hergestellte Schicht und eine zweite, aus wenigstens einer Kupferschicht hergestellte, auf der ersten Schicht aufgetragene Schicht umfasst.
8. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass der Chip (35) ein integrierter Schaltkreischip mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen ist.
9. Verkleinerte Chippaketanordnung (50), umfassend:
einen Chip (45) mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen;
eine auf der Fläche des Chips (45) ausgebildete Isolierschicht (47), abgesehen von einer Mehrzahl von Anschlussflächen;
eine Mehrzahl von leitfähigen Schichten (41a-c), die auf der Isolierschicht (47) ausgebildet und voneinander in einem bestimmten Abstand beabstandet sind, so dass sie mit den mehreren Anschlüssen verbindbar sind; und
eine Mehrzahl von Elektrodenflächen (43a-c) ausgebildet auf allen oberen Flächen der mehreren leitfähigen Schichten (41a-c); und eine gedruckte Leiterplatte (51) umfassend:
eine Mehrzahl von Anschlussflächen (53a-c), die mit allen Elektrodenflächen (43a-c) des verkleinerten Chippakets (40) verbindbar sind; und
Leiterbahnen, die mit allen Anschlussflächen (53a-c) verbunden sind.
10. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass eine Mehrzahl der leitfähigen Schichten (41a-c) im Wesentlichen mit derselben Dicke ausgebildet ist und jede der leitfähigen Schichten (41a-c) eine flache obere Fläche aufweist.
11. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass sie Passivierungsschichten aufweist, die jeweils auf den freiliegenden Flächen der leitfähigen Schichten (41a-c) ausgebildet sind, abgesehen von den oberen Flächen, die die Elektrodenflächen (43a-c) aufweisen.
12. Verkleinerte Chippaketanordnung nach Anspruch 9, wobei die Passivierungsschichten aus Isolierfilmen herstellbar sind, die durch Auftragen eines Isolierharzes ausgebildet werden können.
13. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die leitfähigen Schichten Kupfer (Cu) enthaltende Metallschichten sind.
14. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Elektrodenflächen (43a-c) Gold (Au) enthaltende Metallschichten sind.
15. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die leitfähigen Schichten (41a-c) eine erste aus einer Galvanikschicht hergestellte Schicht und eine zweite aus wenigstens einer Kupferschicht hergestellte, auf die erste Schicht aufgetragene Schicht umfasst.
16. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Chip (45) ein integrierter Schaltkreischip mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen ist.
17. Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte:
Herstellen eines Wafers mit einer Mehrzahl von Chips, jeder Chip umfasst eine Mehrzahl von Anschlüssen auf einer seiner Flächen;
Ausbilden einer Isolierschicht auf der oberen Fläche des Wafers, abgesehen von Flächen zum Ausbilden der Anschlüsse;
Ausbilden einer leitfähigen Schicht auf der oberen Fläche der Isolierschicht, so dass sie mit der Mehrzahl der Anschlüsse verbindbar ist;
Ausbilden einer Elektrodenfläche auf der oberen Fläche der leitfähigen Schicht;
Zerteilen der auf der Isolierschicht ausgebildeten oberen leitfähigen Schicht in zwei Teile, so dass sie mit der Mehrzahl der Anschlüsse verbindbar sind; und
Zerteilen des Wafers in eine Mehrzahl von Paketeinheiten.
18. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass es ferner die Verfahrensschritte der Herstellung von Passivierungsschichten umfasst, die jeweils auf den freiliegenden Flächen der leitfähigen Schichten ausgebildet werden, abgesehen von der Oberfläche, die die Elektrodenfläche aufweist.
19. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 18, dadurch gekennzeichnet, dass die Passivierungsschichten aus Isolierfilmen hergestellt werden, die durch Auftragen eines Isolierharzes ausgebildet werden.
20. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass der Schritt des Zerteilens der leitfähigen Schicht in mehrere Teile gleichzeitig mit dem Schritt des Zerteilen des Wafers in die Paketeinheiten durchgeführt wird durch Steuern der Schnitttiefe.
21. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass die leitfähige Schicht durch ein Galvanikverfahren ausgebildet wird.
22. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass als leitfähige Schicht eine Kupfer (Cu) enthaltende Metallschicht verwendet wird.
23. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass als Elektrodenfläche eine Gold (Au) enthaltende Metallschicht verwendet wird.
24. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass jede der leitfähigen Schichten ausgebildet wird durch Ausbilden einer Metallschicht durch Anwendung eines galvanischen Verfahrens und durch Auftragen wenigstens einer Kupferschicht auf der Metallschicht.
25. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass die Elektrodenfläche durch ein galvanisches Verfahren ausgebildet wird.
26. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, dadurch gekennzeichnet, dass ein integrierter Schaltkreischip mit einer Mehrzahl von Anschlüssen auf einer seiner Flächen als Chip verwendet wird.
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