DE19520700B4 - Halbleiterbausteinanordnung - Google Patents

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Abstract

Halbleiterbausteinanordnung (20) mit wenigstens einem Halbleiterbaustein, dessen Halbleiterchip (21) auf einer Oberfläche einer Chipkontaktstelle (23) eines Leiterrahmens montiert ist und der derart in eine Epoxydformmasse eingekapselt ist, daß die Unterseite der Chipkontaktstelle (23) einen an der Bodenseite des Halbleiterbausteins freiliegenden Abschnitt aufweist; mit einem Substrat (38), auf dem der Halbleiterbaustein montiert ist und das in einem Bereich, der der Chipkontaktstelle (23) entspricht, auf seiner Oberseite eine Leiterstruktur (32) aufweist sowie mit vom Halbleiterbaustein sich nach außen zum Substrat (38) erstreckenden Außenanschlüssen (27) unter Belassung eines Zwischenraums zwischen dem Halbleiterbaustein und der Leiterstruktur (32) des Substrats (38), wobei ein nichtleitender dünner Film (31) in dem Zwischenraum zwischen der Unterseite der Chipkontaktstelle (23) und der Leiterstruktur (32) als Isolator eines so gebildeten Kondensators angeordnet ist und wobei zwischen der Chipkontaktstelle (23) und der Leiterstruktur (32) eine Spannungsdifferenz erzeugbar ist.

Description

  • Die Erfindung betrifft eine Halbleiterbausteinanordnung nach dem Oberbegriff des Anspruchs 1 und 8. Es besteht ein Trend dahingehend, Module und oberflächenmontierte Bauelemente kompakt und dünn zu gestalten, um eine hochdichte Halbleiterbausteinanordnung zu liefern. In Übereinstimmung mit diesem Trend wurden kompakte und dünne Bauelemente wie TSOP's (Thin Small Outline Package) oder UTSOP's (Ultra Thin Small Outline Package) entwickelt und hauptsächlich für Hauptspeichereinrichtungen von Computern verwendet.
  • Die Integrationsdichte von IC's kann durch subtiles Bilden von Elementen, die den IC und Metallverdrahtungen bilden, die diese Elemente verbinden, oder durch Vergrößerung des Bereichs eines Halbleiterchips vergrößert werden. Jedoch ist die erste Methode aufgrund von Begrenzungen im Herstellungsprozeß schwierig in die Tat umzusetzen. Auf der anderen Seite weist die zweite Methode den Nachteil auf, daß die Vergrößerung des Bereichs des Chips zu einer Vergrößerung des Gewichts und der durch das Bauelement eingenommenen Fläche führt.
  • Um diese Probleme zu vermeiden, wurden Methoden zum Vergrößern der Integration durch Montieren eines hochdicht gepackten Moduls oder durch Stapeln von hochdichten Chips vorgeschlagen. Eine hochdichte Montierung von Chips auf einem Substrat wie einer gedruckten Leiterkarte kann durch Montieren einer Vielzahl von Oberflächenmontagechips or TAB (Tape Automated Bonding) Bauelementen auf dem Substrat vorgenommen werden.
  • Sehr hochgradig integrierte Schaltkreise (LSI) zeigen jedoch eine Tendenz zu größerer Komplexität, so daß es notwendig ist, gleichzeitig mehr Ausgangstreiberkreise gleichzeitig mit höherer Geschwindigkeit zu schalten, um die Leistung hiervon zu erhöhen. Diese Zunahme der Schaltgeschwindigkeit resultiert in einem Anstieg des elektrischen Rauschens, das hiermit verbunden ist. Daher wurden verschiedene Versuche unternommen, das mit der Zunahme der Schaltgeschwindigkeit verbundene Rauschen zu reduzieren oder zu minimieren.
  • Beispielsweise wird in der US 4 945 399 ein Halbleiterbaustein beschrieben, bei dem diskrete Kondensatoren als Entkopplungskondensatoren zwischen den zugehörigen Spannungsanschlußstiften verteilt sind.
  • 1 zeigt eine solche Packungsstruktur eines Halbleiterbausteins im Schnitt, bei der ein Flipchip-Trägerbauelement 10 einen Halbleiterchip 11 und ein Substrat 13, eine gedruckte Leiterkarte, umfaßt, auf der der Chip 11 montiert ist. Auf der Oberseite des Substrats 13 sind aufeinanderfolgend eine bodenseitige Metallschicht 14, ein dielektrischer dünner Film 15 und eine oberseitige Metallschicht 16 ausgebildet. Die Bondinsel (nicht dargestellt) des Chips 11 ist elektrisch mit der Kontaktierungsinsel 17a, 17b der oberseitigen Metallschicht 16 durch Lötkontakthügel 18a, 18c und mit der Kontaktierungsinsel 17b der bodenseitigen Metallschicht 14 durch Lötkontakthügel 18b, die durch Löcher in der oberseitigen Metallschicht 16 und dem dielektrischen dünnen Film 15 hindurchtreten, verbunden. Die beiden Metallschichten 16, 14 sind elektrisch mit Spannungsanschlußstiften 19b für Vcc und 19a für Vss verbunden, und der Chip 11 wird mit Signalen und Strom über die Inseln 17a, 17b und 17c versorgt.
  • Die Kondensatoren gemäß der US 4 945 399 sind elektrisch mit dem Chip durch eine Vielzahl von Verdrahtungsleitungen oder Hochlei verbunden. Die Verdrahtungsleitungen stellen ein repräsentatives Beispiel für Pfade mit hoher Induktanz dar. Wenn der Strom in Verdrahtungsleitungen ansteigt, vergrößert sich der Spannungsabfall, was wiederum in einem unerwünschten Leistungsverteilungsrauschen resultiert Wenn dementsprechend die Anordnung von Verdrahtungsleitungen, die zu Chips gehören, und die Größenbegrenzung des individuellen Kondensators in Betracht gezogen wird, ist es sehr schwierig, so Kondensatoren zu verteilen, daß nicht irgendein Leistungsabfall oder Rauschen auftritt. Da ferner die zum Reduzieren oder Minimieren des Rauschens verwendeten Kondensatoren Hochfrequenzkondensatoren mit niedriger Induktanz sind, sind sie teuer, wodurch ein unvermeidlicher Anstieg der Produktionskosten des integrierten Schaltkreises bewirkt wird. Um dieses Problem zu vermeiden, können die Kondensatoren in dem Raum unterhalb des Bauelements gebildet werden. Jedoch ist die Bildung von Kondensatoren unter dem Bauteil im Falle von dünnen oder ultradünnen Halbleiterbauteilen unmöglich.
  • Andererseits ist aus 2A, die einen Schnitt einer Pakkungsstruktur eines konventionellen TSOP oder SOJ (Small Outline J-bonded Package) zeigt, ein Baustein 20 ersichtlich, bei dem ein Halbleiterchip 21 an der Oberseite einer Chipkontaktstelle 23 eines Leiterrahmens mit einem Klebstoff 22 befestigt ist, während Bondinseln (nicht dargestellt) des Chips 21 elektrisch mit Innenanschlüssen 25 des Leiterrahmens über Bonddrähte 24 verbunden sind. Der Chip 21, die Chipkontaktstelle 23 und die Bonddrähte 24 sind durch eine Epoxydformmasse 26 eingekapselt, um einen Schutz gegen die äußere Umgebung zu liefern, und die Bodenfläche der Chipkontaktstelle 23 ist bezüglich der Formmasse 26 freiliegend. Die Außenanschlüsse 27 sind elektrisch mit Kontaktflecken 29, die auf der Oberseite einer gedruckten Leiterkarte 28 ausgebildet sind, verbunden, wobei letztere vier übereinander befindliche Leiterebenen zur Signal- und Stromversorgung der Außenanschlüsse aufweist.
  • Gemäß 2B ist der Chip 21 auf der Oberseite der Chipkontaktstelle 23 des Leiterrahmens befestigt, wobei Kontaktanschlüsse 23a, 23b in die Chipkontaktstelle 23 an deren beiden gegenüberliegenden Seiten integriert sind, während Bondinseln 21a, 21b an den Rändern des Chips 21 elektrisch mit den Innenanschlüssen 52a, 25b verbunden sind, die über die Bonddrähte 24 als Vcc bzw. Vss Spannungsanschlüsse dienen.
  • Gemäß 2C ist ein Muster aus einer Vielzahl von Kontaktflecken 29, auf denen die Außenanschlüsse 27 montiert sind, auf der Oberseite der gedruckten Leiterkarte 28 in Form von zwei parallelen Reihen, zwischen denen keine Kontaktflecken vorhanden sind, ausgebildet.
  • Bei dieser Packungsstruktur sind die Induktanz der Bonddrähte, der Wiederstand des Chips und die Induktanzen des Leiterrahmens und der Kontaktflecken in Reihe geschaltet. Dementsprechend ist die Gesamtresistanz und -induktanz der Anordnung beträchtlich hoch und das Rauschen steigt, wodurch sich ein Abfall der Betriebsgeschwindigkeit ergibt.
  • Wenn man beabsichtigt, Entkopplungskondensatoren zu bilden, um dieses Problem zu vermeiden, besteht die Notwendigkeit, einen Raum vorzusehen, wo die Kondensatoren gebildet werden können, was gegebenenfalls in einer Verringerung der Montagedichte resultiert.
  • Aus der JP-127563 A ist ein mit den Merkmalendes Anspruchs 1 bzw. des Anspruchs 8 Halbleiterbaustein bekannt auf ein Substrat montierter wobei der Chip des Halbleiterbausteins auf einer geerdeten Elektrode angeordnet ist, deren nach außen auf die Unterseite des Halbleiterbausteins geführte Schenkel über einen leitenden Klebstoff mit der Leiterstruktur des Substrats elektrisch leitend verbunden sind. Innerhalb des Halbleiterbausteins ist zwischen den Innenanschlüssen für die Stromversorgung und der geerdeten Elektrode ein isolierender Film angeordnet, so daß dort innerhalb des Halbleiterbausteins ein Kondensator zur Rauschunterdrückung gebildet wird. Durch die Ausbildung des Kondensators innerhalb des Halbleiterbausteins ergeben sich Nachteile in bezug auf Größe und Dicke des Halbleiterbausteins.
  • Entsprechendes gilt für den aus der EP 0 180 219 A2 bekannten Halbleiterbaustein, bei dem ein Kondensator zwischen einem Chip und einer Chipmontagestelle eines Leiterrahmens durch eine dielektrische Klebstoffschicht oder eine dielektrische Schicht, eine leitende Schicht und eine leitende Klebstoffschicht gebildet wird.
  • Bei dem aus der US 4 454 529 bekannten Halbleiterbaustein wird ein Kondensator zwischen einem Chip und einem Leiterrahmen und ein weiterer Kondensator zwischen Elektroden gebildet, wobei sich beide Kondensatoren im Halbleiterbaustein befinden.
  • Aus der US 5 157 480 ist eine Halbleiterbausteinanordnung bekannt, bei der ein Halbleiterbaustein auf einer Leiterplatte montiert und über seitliche Außenanschlüsse mit Leitern auf der Leiterplatte elektrisch verbunden ist. Im Halbleiterbaustein ist ein Halbleiterchip auf einem Leiterrahmen vorgesehen. Dabei liegen Abschnitte der Unterseite des Leiterrahmens an der Bodenseite des Halbleiterbausteins frei und sind über Bondhügel mit wärmeableitenden Durchkontaktierungen in der Leiterplatte verbunden. Ferner ist aus der US 5 157 480 eine Halbleiterbausteinanordnung bekannt, bei der mehrere Außenanschlüsse einerseits thermisch über ein elektrisch nicht leitfähiges Harz mit einem gemeinsamen, seitlich des Halbleiterbausteins angeordneten Kühlkörper und andererseits elektrisch über Bondhügel mit unter dem Halbleiterbaustein verlaufenden Leitern auf der Leiterplatte verbunden sind.
  • Aufgabe der Erfindung ist es daher, eine Halbleiterbausteinanordnung mit hoher Betriebsgeschwindigkeit, niedrigem Rauschen und ohne Verminderung der Montagedichte zu schaffen.
  • Diese Aufgabe wird mit den Merkmalendes Anspruchs 1 bzw. des Anspruchs 8 gelöst.
  • Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
    •
  • Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
  • 1 zeigt im Schnitt eine bekannte Packungsstruktur von Halbleiterbausteinen.
  • 2A zeigt im Schnitt eine weitere bekannte Packungsstruktur von Halbleiterbausteinen.
  • 2B und 2C zeigen eine Draufsicht auf die Packungsstruktur von 2A vor dem Umgießen bzw. ein Kontaktfleckenmuster auf einer gedruckten Leiterkarte der Packungsstruktur von 2A.
  • 3A zeigt einen Schnitt einer Packungsstruktur gemäß der Erfindung.
  • 3B und 3C zeigen eine Draufsicht auf die Packungsstruktur von 3A vor dem Umgießen bzw. ein Kontaktfleckenmuster auf einer gedruckten Leiterkarte der Packungsstruktur von 3A.
  • 4 zeigt einen Schnitt einer weiteren Pakkungsstruktur gemäß der Erfindung.
  • 5B und 5C zeigen eine Draufsicht auf die Packungsstruktur von 4 vor dem Umgießen bzw. ein Kontaktfleckenmuster auf einer gedruckten Leiterkarte der Packungsstruktur von 4.
  • 6A zeigt eine Draufsicht auf eine modifizierte Ausführungsform der Packungsstruktur von 4 vor dem Umgießen.
  • 6B zeigt eine Draufsicht auf ein Kontaktfleckenmuster auf einer gedruckten Leiterkarte der Packungsstruktur von 6A.
  • 7A und 7B zeigen eine Draufsicht auf eine alternative Ausführungsform zur Packungsstruktur von 4 vor dem Umgießen bzw.
  • ein Kontaktfleckenmuster auf einer gedruckten Leiterkarte der Packungsstruktur von 7A.
  • 8 und 9 sind Ersatzschaltkreisdiagramme der Packungsstrukturen von 3 bzw. 4.
  • Gemäß 3A bis 3C besitzt die Anordnung 20 die gleiche Struktur wie in 2A bis 2C gezeigt, außer daß erstere einen nichtleitenden dünnen Film 31, beispielsweise einen dielektrischen dünnen Film zur Bildung eines Entkopplungskondensators aufweist, wobei der Film 31 die freiliegende Fläche der Chipkontaktstelle 23 und die Leiterstruktur 32, die auf der Oberseite des Substrats 38, beispielsweise eine gedruckte Leiterkarte, ausgebildet ist, verbindet. Die Leiterstruktur 32 ist in dem Bereich entsprechend der freiliegenden Fläche der Chipkontaktstelle 23 ausgebildet. Wie aus 3B ersichtlich, ist, wenn der Kontaktanschluß 23b der Chipkontaktstelle 23 elektrisch mit dem Innenanschluß 25d, der als ein Vss dient, integriert ist, die Struktur 32 elektrisch mit der Vcc Kontaktfleckenstruktur 29 durch eine (nicht dargestellte) Leitungsstruktur, die auf der Oberfläche des Substrats 38 ausgebildet ist, verbunden.
  • Weiterhin kann auch, obwohl dies in 3A bis 3C nicht gezeigt ist, die Chipkontaktstelle 23 elektrisch mit den Vcc Innenan schlüssen integriert sein, während die Struktur 32 elektrisch mit der Vss Kontaktfleckenstruktur 29 verbunden sein kann.
  • Der dielektrische dünne Film 31 kann beispielsweise aus Polyimid- oder Epoxydharz oder Metalloxiden wie Barium-Titanoxid (BaTiO3) Tantaloxid (Ta2O), Siliciumoxid (SiO2) oder Siliciumnitrid (Si3N4) gebildet sein. Eine Vielzahl von dielektrischen dünnen Filmen 31 kann in Form von zwei parallelen Reihen zwischen der Chipkontaktstelle 23 und der Leiterstruktur 32 gebildet werden.
  • Die Spannungsdifferenz kann zwischen der Chipkontaktstelle 23 und der Leiterstruktur 32 durch Anlagen von Vcc und Vss an die Chipkontaktstelle 23 bzw. der Leiterstruktur 32 erzeugt werden.
  • In dem äquivalenten Schaltkreisdiagramm der Anordnung mit dieser Packungsstruktur, wie es in 8 dargestellt ist, sind die Induktanz Lb des Substrats 38, die Induktanz Lc des Film 31 und die Kapazitant des Films 31 parallel zur Induktanz Lw der Bonddrähte 24, dem Widerstand R1 der Struktur auf dem Chip 21, der Induktanz L1 der Anschlüsse und der Induktanz L1p der Kontaktfleckenstruktur auf dem Substrat 38, die in Reihe geschaltet sind, geschaltet. Dementsprechend besitzt der Baustein eine Packungsstruktur, die niedrigere Gesamtwiderstande und -induktanzen haben verglichen mit konventionellen Bausteinen, was zu einer Reduktion des elektrischen Rauschens und einem Anstieg der Betriebsgeschwindigkeit beiträgt.
  • Die Halbleiterbausteine können gestapelt werden, um die Montagedichte zu erhöhen. In diesem Fall sind die Chipkontaktstellen der einzelnen Bausteine elektrisch gemeinsam verbunden und der dielektrische dünne Film ist dann elektrisch mit dem Substrat und dem untersten gestapelten Baustein kontaktiert.
  • Gemäß 4 ersetzt gegenüber der Ausführungsform von 3A wenigstens eine leitende Schicht, beispielsweise eine Vielzahl von Lötkontakthügeln 41, den dielektrischen dünnen Film 31, und es existiert keine Spannungsdifferenz zwischen der Chipkontaktstelle 23 und der Leiterstruktur 32. Die Lötkontakthügel 31 sind prinzipiell aus Hartblei, aber auch beispielsweise aus Gold, Silber, Kupfer, Aluminium oder Legierungen hiervon, plattiert mit Hartblei, hergestellt. Sie können durch Gemäß 5A sind Kontaktanschlüsse 32a, 23b in die Chipkontaktstelle 23 an gegenüberliegenden Seiten hiervon integriert und die Bondinseln 21a, 21b sind elektrisch mit Vcc und Vss Innnenanschlüssen 25a bzw. 25d auf der gedruckten Leiterkarte 38 über Bonddrähte 24 verbunden. Der Innenanschluß 25a ist getrennt von dem Kontaktanschluß 23a ausgebildet und der Innenanschluß 25d ist elektrisch mit dem Kontaktanschluß 23b intergriert.
  • Gemäß 5B ist auf der Oberseite der gedruckten Leiterkarte ein Muster aus zwei parallelen Reihen von Kontaktflecken 29 ausgebildet, mit denen Außenanschlüsse 27 verbunden sind, und eine Leiterstruktur 32 ist zwischen diesen beiden Reihen von Kontaktflecken 29 ausgebildet. Die Leiterstruktur 32 ist elektrisch mit der Chipkontaktstelle 23 durch eine Vielzahl von Lötkontakthügeln 41 parallel geschaltet und ferner elektrisch mit den Vss Kontaktflecken 29 durch die Leiterstruktur 43 auf der Oberfläche der gedruckten Leiterkarte 38 verbunden. Die Leiterstruktur 32 kann elektrisch mit dem Muster aus Vss Kontaktflecken 29 durch eine (nicht dargestellte) Leiterstruktur, die innerhalb der gedruckten Leiterkarte 38 ausgebildet ist, verbunden sein.
  • In 6A ist die gleiche Konfiguration wie in 5A gezeigt, außer daß der Innenanschluß 25c elektrisch mit dem Kontaktanschluß 23a integriert und der Innenanschluß (25b) getrennt von dem Kontaktanschluß 23b ausgebildet ist.
  • Desweiteren besitzt die in 6B dargestellte Ausführungsform die gleiche Konfiguration wie die von 5B, außer daß die Leiterstruktur 32 elektrisch mit den Vcc Kontaktflecken 29 durch eine Leiterstruktur 44 auf der Oberfläche der gedruckten Leiterkarte 38 verbunden ist. Die Leiterstruktur 32 kann elektrisch mit Vss Kontaktflecken 29 durch eine (nicht dargestellte) Leiterstruktur, die innerhalb der gedruckten Leiterkarte 38 ausgebildet ist, verbunden sein.
  • Die in 7A dargestellte Packungsstruktur hat die gleiche Konfiguration wie die von 5A, außer daß der Innenanschluß 25b ge trennt vom Kontaktanschluß 23b und die Bondinsel 21c elektrisch mit dem Kontaktanschluß 23b durch einen Bonddraht 24 verbunden ist. Desweiteren hat die in 7B gezeigte Packungsstruktur die gleiche Konfiguration wie die von 5B, außer daß die Leitungsstruktur 32 elektrisch mit der Vbb Leitungsstruktur 37c, die auf der Oberf1äche der gedruckten Leiterkarte 38 ausgebildet ist, verbunden ist. Die Bausteine bei Packungsstrukturen entsprechend den 4 bis 7 können gestapelt werden, um die Montagedichte zu erhöhen. In diesem Fall werden die Chipkontaktstellen der einzelnen Bausteine elektrisch miteinander verbunden. Je kleiner der Querschnittsbereich der Lötkontakthügel und je größer ihre Anzahl ist, desto niedriger ist das elektrische Rauschen des Halbleiterbausteins.
  • Wie aus 9 ersichtlich, existieren zwei Wege zum Übertragen von Vss, das von Vss Kontaktflecken auf der gedruckten Leiterkarte zu den Vss Bondinseln auf dem Halbleiterchip geliefert wird: Für den ersten Weg ist die Vss Kontaktfleckenstruktur auf der gedruckten Leiterkarte ausgebildet, um den Übertragungsweg zu den Vss Bondinseln auf dem Chip durch die Chipkontaktstelle und den Bonddraht des Halbleiterbausteins zu liefern; für den zweiten Weg ist die Vss Kontaktfleckenstruktur auf der gedruckten Leiterkarte ausgebildet, um den Übertragungsweg zu den Vss Bondinseln auf dem Chip durch die Leitung und den Bonddraht des Halbleiterbausteins zu liefern. Diese beiden Wege sind parallel geschaltet. Entsprechend dem Schaltkreisdiagramm von 9 sind der Wiederstand Rb und die Induktanz Lb der gedruckten Leiterkarte, der Wiederstand Rdp und Induktanz Ldp der Chipkontaktstelle und der Wiederstand Rw und Induktanz Lw in Reihe geschaltet, wobei der Wiederstand R1 und Induktanz L1 der Leitung parallel zum Wiederstand Rdp und Induktanz Ldp geschaltet sind. Somit ergibt sich ein verminderter Gesamtwiderstnd und -induktanz verglichen mit konventionellen Strukturen, wodurch die Zeitverzögerung von übertragenen Signalen reduziert wird.
  • Wie oben beschrieben, erlaubt eine Packungsstruktur von Halbleiterbausteinen, bei der wenigstens ein Halbleiterchip auf einer Chipkontaktstelle montiert ist, eine Leiterstruktur auf dem Bereich der Oberseite des Substrats, der der Chipkontaktstelle entspricht, ausgebil det ist, ein nichtleitender dünner Film oder eine leitende Schicht in dem Raum zwischen der Chipkontaktstelle und der Leiterstruktur ausgebildet und die Chipkontaktstelle und die Leiterstruktur elektrisch miteinander verbunden sind, um gegebenenfalls hierzwischen eine Spannungsdifferenz zu erzeugen, wobei ein paralleler elektrischer Weg zwischen den Vss (Vcc) Kontaktflecken auf dem Substrat und den Vcc (Vss) Bondinseln auf dem Chip ausgebildet ist, eine Reduktion der Gesamtimpedanz der Bausteine und des elektrischen Rauschens sowie einen Anstieg der Operationsgeschwindigkeit.
  • Diese Packungsstruktur hat einen weiteren Vorteil insofern, als der Kondensator zum Reduzieren des elektrischen Rauschens auf dem genauen Bereich ausgebildet wird, wo der Chip montiert wird, so daß die Montagedichte nicht reduziert wird, wenn die Gesamtimpedanz abnimmt.

Claims (11)

  1. Halbleiterbausteinanordnung (20) mit wenigstens einem Halbleiterbaustein, dessen Halbleiterchip (21) auf einer Oberfläche einer Chipkontaktstelle (23) eines Leiterrahmens montiert ist und der derart in eine Epoxydformmasse eingekapselt ist, daß die Unterseite der Chipkontaktstelle (23) einen an der Bodenseite des Halbleiterbausteins freiliegenden Abschnitt aufweist; mit einem Substrat (38), auf dem der Halbleiterbaustein montiert ist und das in einem Bereich, der der Chipkontaktstelle (23) entspricht, auf seiner Oberseite eine Leiterstruktur (32) aufweist sowie mit vom Halbleiterbaustein sich nach außen zum Substrat (38) erstreckenden Außenanschlüssen (27) unter Belassung eines Zwischenraums zwischen dem Halbleiterbaustein und der Leiterstruktur (32) des Substrats (38), wobei ein nichtleitender dünner Film (31) in dem Zwischenraum zwischen der Unterseite der Chipkontaktstelle (23) und der Leiterstruktur (32) als Isolator eines so gebildeten Kondensators angeordnet ist und wobei zwischen der Chipkontaktstelle (23) und der Leiterstruktur (32) eine Spannungsdifferenz erzeugbar ist.
  2. Halbleiterbausteinanordnung nach Anspruch 1, wobei der Film (31) aus einem Harz, insbesondere aus einem Polyimid- oder Epoxydharz ist.
  3. Halbleiterbausteinanordnung nach Anspruch 1, wobei der Film (31) aus einem Metalloxid ist.
  4. Halbleiterbausteinanordnung nach Anspruch 1, wobei der Film (31) aus Tantal-, Bariumtitan-, Siliciumoxid oder Siliciumnitrid ist.
  5. Halbleiterbausteinanordnung nach einem der Ansprüche 1 bis 4, wobei der Film (31) aus einer Vielzahl von nichtleitenden dünnen Schichten in zwei parallelen Reihen besteht.
  6. Halbleiterbausteinanordnung nach einem der Ansprüche 1 bis 5, wobei die Chipkontaktstelle (23) und die Leiterstruktur (32) mit einem Anschluß für Vcc bzw. Vss verbunden sind.
  7. Halbleiterbausteinanordnung nach einem der Ansprüche 1 bis 6, wobei die Chipkontaktstelle (23) elektrisch mit einem Innenanschluß für Vcc integriert ist.
  8. Halbleiterbausteinanordnung (20) mit wenigstens einem Halbleiterbaustein, dessen Halbleiterchip (21) auf einer Oberfläche einer Chipkontaktstelle (23) eines Leiterrahmens montiert ist und der derart in eine Epoxydformmasse eingekapselt ist, daß die Unterseite der Chipkontaktstelle (23) einen an der Bodenseite des Halbleiterbausteins freiliegenden Abschnitt aufweist; mit einem Substrat (38), auf dem der Halbleiterbaustein montiert ist und das in einem Bereich, der der Chipkontaktstelle (23) entspricht, auf seiner Oberseite eine Leiterstruktur (32) aufweist sowie mit vom Halbleiterbaustein sich nach außen zum Substrat (38) erstreckenden Außenanschlüssen (27) unter Belassung eines Zwischenraums zwischen dem Halbleiterbaustein und der Leiterstruktur (32) des Substrats (38), wobei der freiliegende Abschnitt der mit dem Halbleiterchip (21) elektrisch verbundenen Chipkontaktstelle (23) über im Zwischenraum auf der Leiterstruktur (32) befindliche, metallische Bondhügel (41) die Leiterstruktur (32) kontaktiert und ein Anschluß für eine Betriebsspannung Vcc oder ein Anschluß für Masse Vss sowohl mit der Leiterstruktur (32) als auch mit einem Außenanschluß (27) verbunden ist.
  9. Halbleiterbausteinanordnung nach Anspruch 8, wobei eine Vielzahl von Bondhügeln (41) in paralleler Anordnung ausgebildet sind.
  10. Halbleiterbausteinanordnung nach Anspruch 8 oder 9, wobei die Chipkontaktstelle (23) mit dem mit dem Anschluß für Vcc bzw. Vss verbundenen Innenanschluß integriert ist.
  11. Halbleiterbausteinanordnung nach einem der Ansprüche 8 bis 10, wobei die Bondhügel (41) aus Hartblei oder Gold, Silber, Kupfer, Aluminium oder Legierungen hiervon, plattiert mit Hartblei bestehen.
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