TWI492335B - 電子裝置及其封裝結構 - Google Patents

電子裝置及其封裝結構 Download PDF

Info

Publication number
TWI492335B
TWI492335B TW102105161A TW102105161A TWI492335B TW I492335 B TWI492335 B TW I492335B TW 102105161 A TW102105161 A TW 102105161A TW 102105161 A TW102105161 A TW 102105161A TW I492335 B TWI492335 B TW I492335B
Authority
TW
Taiwan
Prior art keywords
pad
carrier
electronic device
electrically connected
package structure
Prior art date
Application number
TW102105161A
Other languages
English (en)
Other versions
TW201432855A (zh
Inventor
江政育
江文榮
李信宏
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102105161A priority Critical patent/TWI492335B/zh
Priority to CN201310063253.9A priority patent/CN103985689B/zh
Priority to US13/922,904 priority patent/US8981540B2/en
Publication of TW201432855A publication Critical patent/TW201432855A/zh
Application granted granted Critical
Publication of TWI492335B publication Critical patent/TWI492335B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Description

電子裝置及其封裝結構
本發明係有關於一種封裝結構，尤指一種能改善電源完整性的電子裝置及其封裝結構。
隨著半導體製程的進步，積體電路(integrated circuit,IC)的操作電壓越來越低，且速度越來越快，故於IC封裝件上會產生電源完整性(Power Integrity)的問題。當晶片中的開關數目不斷地增加而核心電壓不斷地減小時，電源的波動往往會嚴重影響系統運作。因此，穩定可靠的電源供應已成為研發重點項目。
目前業界係利用去耦電容(Decoupling Capacitor)之方式改善電源完整性的問題，但傳統四方扁平式封裝件(Quad Flat Package,QFP)或四方平面無引腳(Quad Flat No leads,QFN)封裝件無法提供該去耦電容，故需外接去耦電容以改善電源完整性。
如第1A圖所示，係為習知具有QFP之封裝結構1，其包括：一具有線路層14、接地層15與電源層16之電路板1b、及設於該電路板1b上之QFP型封裝件1a。該封裝 件1a包含一具有置晶墊101與導腳102之導線架10、一設於該置晶墊101上並以銲線110電性連接該導腳102之半導體元件11、以及包覆該半導體元件11之封裝膠體12。該線路層14位於該電路板1b之最外側，且具有接地墊14a及電源墊14b，令該接地墊14a藉由導電通孔141電性連接該接地層15，而該電源墊14b藉由導電通孔143電性連接該電源層16，又該些導腳102電性連接該電源墊14b。
如第1B圖所示，係為習知具有QFN封裝件之封裝結構1’，其包括：一具有線路層14、接地層15與電源層16之電路板1b、及設於該電路板1b上之QFN型封裝件1a’。該封裝件1a’包含一具有置晶墊101與導腳102’之導線架10’、一設於該置晶墊101上並以銲線110電性連接該導腳102’之半導體元件11、以及包覆該半導體元件11之封裝膠體12，且該導腳102’未向外延伸而以其底部作接點。該線路層14位於該電路板1b之最外側，且具有接地墊14a及電源墊14b，令該接地墊14a藉由導電通孔141電性連接該接地層15，而該電源墊14b藉由導電通孔143電性連接該電源層16，又該些導腳102’電性連接該電源墊14b。
惟，習知封裝結構1,1’中，於該電源與接地之間係具有寄生電感L與寄生電阻R，如第1C圖所示，該寄生電感L之阻抗會隨著頻率而增加，故於該電源與接地之間的阻抗Z亦會隨之增加，致使於該電源與接地之間產生如電壓衰退(IR Drop)、接地彈跳(ground bouncing)等電源完整性之問題。
再者，因習知具QFP或QFN之封裝結構1,1’需外接至少一去耦電容(圖略)以改善上述電源完整性之問題，致使購買元件(即該去耦電容)之成本增加，且需額外以表面黏著技術(Surface Mounted Technology,SMT)製程裝設該去耦電容，因而增加整體製造之成本。
又，外接的去耦電容係具有另一寄生電感(圖略)與另一寄生電阻(圖略)，致使該電源與接地之間的迴路增長，且該外接的去耦電容整體的等效串聯電阻(Equivalent series resistance,ESR)與等效串聯電感(Equivalent series inductance,ESL)較大，因而無法達到高效能之目的。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種封裝結構，係包括：承載件，係具有相對之第一側與第二側，該承載件之第二側上具有凹槽，且該凹槽中填充有介電材；半導體元件，係設於該承載件之第一側上並電性連接該承載件；以及封裝膠體，係設於該承載件之第一側上並包覆該半導體元件，且外露該介電材。
本發明復提供一種電子裝置，係包括：電路板，係具有電源墊；承載件，係具有相對之第一側與第二側，供該電路板結合並電性連接至該承載件之第二側，且該承載件之第二側上具有凹槽，該凹槽中填充有介電材，而使該介電材位於該承載件與該電源墊之間，俾由該承載件、介電 材與電源墊構成電容；半導體元件，係設於該承載件之第一側上並電性連接該承載件；以及封裝膠體，係設於該承載件之第一側上並包覆該半導體元件。
前述之電子裝置中，該電路板係包含線路層、接地層與電源層，且該線路層位於該電路板之最外側，又該線路層具有接地墊、該電源墊及電性接觸墊，該接地墊復係電性連接該接地層，而該電源墊與該電性接觸墊電性連接該電源層。
前述之電子裝置及封裝結構中，該承載件係為導線架，其具有接地連接該接地墊之置晶墊與位於該置晶墊周圍並電性連接該電性接觸墊之複數導腳，以供該半導體元件設於該置晶墊上，該半導體元件並係以打線方式電性連接該些導腳，而該介電材係位於該置晶墊與該電源墊之間，令該置晶墊、介電材與電源墊構成該電容，其中，該凹槽設於該置晶墊上，且該承載件於該置晶墊處之第二側係外凸於該封裝膠體，又該半導體元件係以至少一銲線電性連接該些導腳及接地連接該置晶墊，而該導腳亦可具有階部。
前述之電子裝置及封裝結構中，該凹槽外圍形成有溝槽。前述之電子裝置及封裝結構中，該介電材之表面與該承載件之第二側表面齊平。
另外，前述之電子裝置及封裝結構中，該介電材係為高介電常數材料，其介電常數大於4。
由上可知，本發明電子裝置及封裝結構，係藉由該承 載件之第二側形成該凹槽，再填入該介電材，使該電路板與該承載件之間能形成電容以產生去耦電容的效果，故相較於習知技術，若本發明之承載件為導線架，則無需外接去耦電容，因而有效降低成本，且利用該電容能克服習知電源完整性不良之問題。
再者，本發明因無需外接其它去耦電容，使封裝結構之接地路徑不受影響，故相較於習知技術，本發明之電路板的電性迴路較短，且本發明之電容的整體的等效串聯電阻與等效串聯電感較小，因而能達到高效能之目的。
1,1’,2’,3‧‧‧封裝結構
1a,1a’‧‧‧封裝件
1b,2b‧‧‧電路板
10,10’‧‧‧導線架
101,201‧‧‧置晶墊
102,102’,202,202’‧‧‧導腳
11,21‧‧‧半導體元件
110,210,210’‧‧‧銲線
12,22‧‧‧封裝膠體
14,24‧‧‧線路層
14a,24a‧‧‧接地墊
14b,24b‧‧‧電源墊
141,143‧‧‧導電通孔
15,25‧‧‧接地層
16,26‧‧‧電源層
2‧‧‧電子裝置
2a,2a’‧‧‧半導體封裝件
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧凹槽
200a‧‧‧溝槽
201a‧‧‧連接部
203‧‧‧階部
21a‧‧‧電極墊
211‧‧‧黏著層
23‧‧‧介電材
24c‧‧‧電性接觸墊
240‧‧‧絕緣層
240’‧‧‧絕緣保護層
241‧‧‧第一導電通孔
242‧‧‧第二導電通孔
243‧‧‧第三導電通孔
27‧‧‧線路層
A‧‧‧面積
C‧‧‧去耦電容
L‧‧‧寄生電感
L’‧‧‧等效串聯電感
R‧‧‧寄生電阻
R’‧‧‧等效串聯電阻
Z‧‧‧阻抗
第1A及1B圖係為習知封裝結構之不同態樣的剖視示意圖；第1C圖係為習知封裝結構之電路示意圖；第2A至2C圖係為本發明電子裝置之製法的剖面示意圖；其中，第2C’及2C”圖係分別為第2C圖之局部上視圖；第2D圖係為本發明封裝結構之電路示意圖；以及第3圖係為本發明封裝結構之另一實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之電子裝置2之製法的剖面示意圖。
如第2A圖所示，提供一半導體封裝件2a，該半導體封裝件2a係包含一具有相對之第一側20a(即上側)與第二側20b(即下側)之承載件20、設於該承載件20之第一側20a上的一半導體元件21、及包覆該半導體元件21之封裝膠體22，且該承載件20之第二側20b上具有一凹槽200。
於本實施例中，該承載件20係為金屬材質(如銅)之導線架，其具有一置晶墊(即金屬墊)201與位於該置晶墊201周圍之複數導腳202，該置晶墊201係外露於該封裝膠體22，且該承載件20於該置晶墊201處之第二側20b係外凸於該封裝膠體22，令該半導體元件21藉由黏著層211設於該置晶墊201上，且該半導體元件21係以複數銲線210,210’分別電性連接該些導腳202及接地連接該置晶 墊201，以形成QFP型之半導體封裝件2a。
再者，該凹槽200係形成於該置晶墊201之第二側20b上，且該凹槽200係蝕刻該置晶墊201而形成之。
又，於該凹槽200外圍復形成一溝槽200a，且於該置晶墊201之邊緣處形成連接部201a。該溝槽200a可吸收該封裝膠體22之溢出部分，以避免該封裝膠體22溢膠而造成產品外觀不良之缺失。於其它實施例中，該承載件20下方更可黏附一膠膜(圖略)，且於形成該封裝膠體22後，移除該膠膜。
另外，有關前述半導體封裝件之態樣繁多，可依需求製作，並不限於上述。
如第2B圖所示，形成介電材23於該凹槽200中，且該介電材23之表面與該置晶墊201之第二側20b表面齊平，以製成一封裝結構2’。
於本實施例中，該介電材23係為高介電常數(high-k)材料，較佳地，該介電材23之介電常數(Permittivity)係大於4。
再者，該溝槽200a可吸收該介電材23溢出部分，故可避免該介電材23流溢至該連接部201a之狀況發生，因而可確保該連接部201a具有良好之電性連接品質。
如第2C圖所示，將該承載件20之第二側20b設於一電路板2b上，使該介電材23位於該置晶墊201與該電路板2b之間，以製成電子裝置2。
於本實施例中，該電路板2b之上表面具有一線路層 24及一覆蓋該線路層24之絕緣保護層240’，而下表面具有一線路層27，並於該電路板2b中具有隔層(即相隔一絕緣層240)堆疊之一接地層25與一電源層26，且該絕緣保護層240’外露該線路層24之部分係包含一接地連接該連接部201a之接地墊24a、一接觸該介電材23之電源墊24b、及複數電性接觸該導腳202之電性接觸墊24c，令該接地墊24a藉由複數第一導電通孔241電性連接該接地層25，而該電源墊24b藉由複數第二導電通孔242電性連接該電源層26，且該電性接觸墊24c藉由複數第三導電通孔243電性連接該電源層26。
再者，該介電材23係位於該置晶墊201與該電源墊24b之間，令該置晶墊201、介電材23與電源墊24b構成一去耦電容C。
又，該電源層26經該第三導電通孔243、電性接觸墊24c、導腳202與銲線210而電性導通至該半導體元件21之電極墊21a以構成電性傳導途徑，且該半導體元件21係經另一銲線210’、該置晶墊201(含該連接部201a)、接地墊24a與第一導電通孔241而電性導通至該接地層25以構成接地途徑。
另外，該連接部201a對應接觸該接地墊24a，且該介電材23對應接觸該電源墊24b，以使該置晶墊201與該電源墊24b電性隔絕，並且使該接地墊24a與該電源墊24b能對應位於該置晶墊201下方，而該接地墊24a係為環狀以圍繞板狀之電源墊24b，如第2C’圖所示，使該些第一與 第二導電通孔241,242之排設位置對應該該接地墊24a與電源墊24b，如第2C”圖所示，但有關接地墊與電源墊之態樣並不限於此。
本發明之電子裝置2與封裝結構2’之製法中，係藉由該置晶墊201之第二側20b具有該凹槽200，再將該介電材23填入該凹槽200中，以於後續接置該電路板2b後，於該置晶墊201與該電路板2b之間形成該去耦電容C，且不會影響接地路徑。
因此，藉由該去耦電容C之設計，使該去耦電容C與接地及電源之間的寄生電感L及寄生電阻R等效呈並聯，如第2D圖所示，並利用該去耦電容C之電容抗(圖略，其值Z’=1/ω C)隨著頻率增加而下降的特性，能降低電源與接地之間的阻抗Z，以克服如電壓衰退(IR Drop)、接地彈跳(ground bouncing)等電源完整性之問題。
再者，藉由該半導體封裝件2a與該電路板2b之間形成該去耦電容C，故無需再外接其它去耦電容，因而能節省購買元件之成本及製造之成本。
又，因無需外接其它去耦電容，而使接地路徑不受影響，故相較於習知技術，該接地墊24a與該電源墊24b之間的迴路縮短，且該去耦電容C整體的等效串聯電阻(ESR)R’與等效串聯電感(ESL)L’較小，致使能達到高效能之目的。
另外，如第3圖所示，於封裝結構3之另一實施例中，該半導體封裝件2a’亦可為QFN型，亦即該導腳202’未向 外延伸，以藉該QFN型之設計，得以微小化該半導體封裝件2a’，因而能縮小該封裝結構3之體積、提高該電路板2b之佈線密度、或於該電路板2b上增設更多封裝件。較佳地，該導腳202’具有一階部(step portion)203，不僅能增加封裝膠體22之結合面積以提升結合力並防止導腳202’脫離該封裝膠體22，且能縮小該導腳202’外露部分(即底部)之面積A(即與該電性接觸墊24c相接之面積)，而更能提高該電路板2b上之佈線密度。
本發明之封裝結構2’,3係包括：一具有相對之第一側20a與第二側20b之承載件20、一設於該承載件20之第一側20a上並電性連接該承載件20的半導體元件21、以及設於該承載件20之第一側20a上的封裝膠體22。
所述之承載件20之第二側20b上具有一凹槽200，以令介電材23填充於該凹槽200中；較佳地，該介電材23之表面與該承載件20之第二側20b表面齊平。
所述之封裝膠體22係包覆該半導體元件21且外露該介電材23。
於一實施例中，該承載件20係為導線架，其具有一置晶墊201與位於該置晶墊201周圍之複數導腳202,202’，且該凹槽200設於該置晶墊201之第二側20b上，而該半導體元件21設於該置晶墊201之第一側20a上並以打線方式電性連接該些導腳202,202’。
本發明之電子裝置2係包括所述之封裝結構2’,3以及一具有電源墊24b之電路板2b。
所述之電路板2b係結合該承載件20之第二側20b，且該介電材23位於該承載件20(或該置晶墊201)與該電路板2b(或該電源墊24b)之間，使該承載件20(或該置晶墊201)、介電材23與電路板2b(或該電源墊24b)構成去耦電容C，又該電路板2b電性連接該承載件20。
於一實施例中，該電路板2b係包含線路層24、接地層25與電源層26，且該線路層24位於該電路板2b之最外側，又該線路層24具有接地墊24a、該電源墊24b及電性接觸墊24c，令該接地墊24a電性連接該接地層25，而該電源墊24b與該電性接觸墊24c電性連接該電源層26，其中，該些導腳202電性連接該電性接觸墊24c，且該置晶墊201接地連接該接地墊24a。
綜上所述，本發明之電子裝置及封裝結構，主要藉由該承載件之第二側具有外露之介電材，以於該承載件與該電路板之間形成去耦電容，故無需再外接去耦電容，因而能大幅降低成本，且該去耦電容之電容抗能降低該電路板上之電源墊與接地墊之間的阻抗，因而能克服習知電源完整性不良之問題。
再者，因無需外接其它去耦電容，而使該封裝結構之接地路徑不受影響，故該電路板上之接地墊與電源墊之間的迴路縮短，且本發明之去耦電容的等效串聯電阻與等效串聯電感較小，因而能達到高效能之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2’‧‧‧封裝結構
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧凹槽
200a‧‧‧溝槽
201‧‧‧置晶墊
201a‧‧‧連接部
202‧‧‧導腳
21‧‧‧半導體元件
22‧‧‧封裝膠體
23‧‧‧介電材

Claims (21)

  1. 一種封裝結構，係包括：承載件，係具有相對之第一側與第二側，該承載件為導線架包含有置晶墊及設於該置晶墊周圍之複數導腳，且於該承載件第二側對應置晶墊處設有凹槽，該凹槽中填充有介電材，並使該介電材顯露於外部；半導體元件，係設於該承載件之第一側上對應置晶墊處並電性連接該承載件；以及封裝膠體，係設於該承載件之第一側上並包覆該半導體元件。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該半導體元件以打線方式電性連接該些導腳。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該承載件於該置晶墊處之第二側係外凸於該封裝膠體。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該半導體元件係以至少一銲線電性連接該些導腳。
  5. 如申請專利範圍第1項所述之封裝結構，其中，該半導體元件係以至少一銲線接地連接該置晶墊。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該導腳具有階部。
  7. 如申請專利範圍第1項所述之封裝結構，其中，該凹槽外圍形成有溝槽。
  8. 如申請專利範圍第1項所述之封裝結構，其中，該介電材之表面與該承載件之第二側表面齊平。
  9. 如申請專利範圍第1項所述之封裝結構，其中，該介電材係為高介電常數材料，其介電常數大於4。
  10. 一種電子裝置，係包括：電路板，係具有電源墊；承載件，係具有相對之第一側與第二側，供該電路板結合並電性連接至該承載件之第二側，且該承載件之第二側上具有凹槽，該凹槽中填充有介電材，而使該介電材位於該承載件與該電源墊之間，俾由該承載件、介電材與電源墊構成電容；半導體元件，係設於該承載件之第一側上並電性連接該承載件；以及封裝膠體，係設於該承載件之第一側上並包覆該半導體元件。
  11. 如申請專利範圍第10項所述之電子裝置，其中，該電路板係包含線路層、接地層與電源層，且該線路層位於該電路板之最外側，又該線路層具有接地墊、該電源墊及電性接觸墊，該接地墊復係電性連接該接地層，而令該電源墊與該電性接觸墊電性連接該電源層。
  12. 如申請專利範圍第11項所述之電子裝置，其中，該承載件係為導線架，其具有置晶墊與位於該置晶墊周圍之複數導腳，以供該半導體元件設於該置晶墊上，該半導體元件並係以打線方式電性連接該些導腳，而該介電材係位於該置晶墊與該電源墊之間，令該置晶墊、介電材與電源墊構成該電容。
  13. 如申請專利範圍第12項所述之電子裝置，其中，該些導腳電性連接該電性接觸墊，且該置晶墊接地連接該接地墊。
  14. 如申請專利範圍第12項所述之電子裝置，其中，該凹槽設於該置晶墊上。
  15. 如申請專利範圍第12項所述之電子裝置，其中，該承載件於該置晶墊處之第二側係外凸於該封裝膠體。
  16. 如申請專利範圍第12項所述之電子裝置，其中，該半導體元件係以至少一銲線電性連接該些導腳。
  17. 如申請專利範圍第12項所述之電子裝置，其中，該半導體元件係以至少一銲線接地連接該置晶墊。
  18. 如申請專利範圍第12項所述之電子裝置，其中，該導腳具有階部。
  19. 如申請專利範圍第10項所述之電子裝置，其中，該凹槽外圍形成有溝槽。
  20. 如申請專利範圍第10項所述之電子裝置，其中，該介電材之表面與該承載件之第二側表面齊平。
  21. 如申請專利範圍第10項所述之電子裝置，其中，該介電材係為高介電常數材料，其介電常數大於4。
TW102105161A 2013-02-08 2013-02-08 電子裝置及其封裝結構 TWI492335B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102105161A TWI492335B (zh) 2013-02-08 2013-02-08 電子裝置及其封裝結構
CN201310063253.9A CN103985689B (zh) 2013-02-08 2013-02-28 电子装置及其封装结构
US13/922,904 US8981540B2 (en) 2013-02-08 2013-06-20 Electronic device and package structure thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102105161A TWI492335B (zh) 2013-02-08 2013-02-08 電子裝置及其封裝結構

Publications (2)

Publication Number Publication Date
TW201432855A TW201432855A (zh) 2014-08-16
TWI492335B true TWI492335B (zh) 2015-07-11

Family

ID=51277602

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102105161A TWI492335B (zh) 2013-02-08 2013-02-08 電子裝置及其封裝結構

Country Status (3)

Country Link
US (1) US8981540B2 (zh)
CN (1) CN103985689B (zh)
TW (1) TWI492335B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393187B (zh) * 2014-11-17 2018-09-11 合肥鑫晟光电科技有限公司 一种封装基板及其制备方法、oled显示装置
US20200136611A1 (en) * 2018-10-30 2020-04-30 Excelitas Canada, Inc. High Speed Switching Circuit Configuration
JP7248539B2 (ja) * 2019-08-13 2023-03-29 株式会社日立製作所 圧力伝送装置および原子力発電プラント計測システム
TWI791200B (zh) * 2021-03-12 2023-02-01 華東科技股份有限公司 薄型系統級封裝

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW483299B (en) * 2000-11-13 2002-04-11 Siliconware Precision Industries Co Ltd Mounting method of exposed-pad packaging unit to printed circuit board
TW200520173A (en) * 2003-12-05 2005-06-16 Via Tech Inc A bonding-wire structure having desirable high-frequency characteristics for using in metal frame package
TW200919592A (en) * 2007-10-22 2009-05-01 Siliconware Precision Industries Co Ltd Semiconductor package and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19520700B4 (de) * 1994-06-09 2004-09-09 Samsung Electronics Co., Ltd., Suwon Halbleiterbausteinanordnung
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
US20050146057A1 (en) * 2003-12-31 2005-07-07 Khor Ah L. Micro lead frame package having transparent encapsulant
JP2009500841A (ja) * 2005-07-08 2009-01-08 エヌエックスピー ビー ヴィ 半導体デバイス
US8174096B2 (en) * 2006-08-25 2012-05-08 Asm Assembly Materials Ltd. Stamped leadframe and method of manufacture thereof
CN202259243U (zh) * 2011-06-13 2012-05-30 西安天胜电子有限公司 一种球焊后框架贴膜封装件
TWM483299U (zh) * 2014-03-26 2014-08-01 Chawen Entpr Co Ltd 一體式踢腳板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW483299B (en) * 2000-11-13 2002-04-11 Siliconware Precision Industries Co Ltd Mounting method of exposed-pad packaging unit to printed circuit board
TW200520173A (en) * 2003-12-05 2005-06-16 Via Tech Inc A bonding-wire structure having desirable high-frequency characteristics for using in metal frame package
TW200919592A (en) * 2007-10-22 2009-05-01 Siliconware Precision Industries Co Ltd Semiconductor package and method for fabricating the same

Also Published As

Publication number Publication date
CN103985689A (zh) 2014-08-13
TW201432855A (zh) 2014-08-16
US20140225241A1 (en) 2014-08-14
CN103985689B (zh) 2018-08-28
US8981540B2 (en) 2015-03-17

Similar Documents

Publication Publication Date Title
US11791256B2 (en) Package substrate and method of fabricating the same
TWI590392B (zh) 電子封裝件及其製法
TWI663701B (zh) 電子封裝件及其製法
JP4474431B2 (ja) 半導体パッケージおよび該製造方法
TWI497645B (zh) 半導體封裝件及其製法
TWI566350B (zh) Semiconductor device
TW201707159A (zh) 電子模組
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
TW201517240A (zh) 封裝結構及其製法
TWI542263B (zh) 中介基板及其製法
CN105990268B (zh) 电子封装结构及其制法
TWI492335B (zh) 電子裝置及其封裝結構
TW201605300A (zh) 中介基板及其製法
TWI732509B (zh) 電子封裝件
TWI645518B (zh) 封裝結構及其製法
TW201626469A (zh) 封裝結構之製法及其封裝基板
TW201508877A (zh) 半導體封裝件及其製法
TWI483351B (zh) 半導體裝置及其製法
TWI591788B (zh) 電子封裝件之製法
CN109256374B (zh) 电子封装件暨基板结构及其制法
TW201839936A (zh) 封裝基板及其製法
TW201822331A (zh) 電子封裝件
WO2023272647A1 (zh) 埋入式电子元件及其制作方法、电压调节模块
TW201251527A (en) Package structure having embedded electronic components and method of making same
KR101656332B1 (ko) 반도체 장치