CN103985689B - 电子装置及其封装结构 - Google Patents

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Abstract

一种电子装置及其封装结构，该封装结构包括下侧具有凹槽的承载件、设于该承载件上侧的半导体组件、以及包覆该半导体组件的封装胶体，且该凹槽中具有介电材，而该介电材外露于该封装胶体，所以当该承载件置于电路板上时，该介电材位于该承载件下侧与该电路板之间，使该电路板与该承载件之间能产生去耦电容的效果，以改善电源完整性。

Description

电子装置及其封装结构
技术领域
本发明涉及一种封装结构，尤指一种能改善电源完整性的电子装置及其封装结构。
背景技术
随着半导体工艺的进步，集成电路（integrated circuit,IC）的操作电压越来越低，且速度越来越快，所以于IC封装件上会产生电源完整性(Power Integrity)的问题。当芯片中的开关数目不断地增加而核心电压不断地减小时，电源的波动往往会严重影响系统运作。因此，稳定可靠的电源供应已成为研发重点项目。
目前业界利用去耦电容(Decoupling Capacitor)的方式改善电源完整性的问题，但传统四方扁平式封装件（Quad Flat Package,QFP）或四方平面无引脚（Quad Flat Noleads,QFN）封装件无法提供该去耦电容，所以需外接去耦电容以改善电源完整性。
如图1A所示，其为现有具有QFP的封装结构1，其包括：一具有线路层14、接地层15与电源层16的电路板1b、及设于该电路板1b上的QFP型封装件1a。该封装件1a包含一具有置晶垫101与导脚102的导线架10、一设于该置晶垫101上并以焊线110电性连接该导脚102的半导体组件11、以及包覆该半导体组件11的封装胶体12。该线路层14位于该电路板1b的最外侧，且具有接地垫14a及电源垫14b，令该接地垫14a通过导电通孔141电性连接该接地层15，而该电源垫14b通过导电通孔143电性连接该电源层16，又该些导脚102电性连接该电源垫14b。
如图1B所示，其为现有具有QFN封装件的封装结构1’，其包括：一具有线路层14、接地层15与电源层16的电路板1b、及设于该电路板1b上的QFN型封装件1a’。该封装件1a’包含一具有置晶垫101与导脚102’的导线架10’、一设于该置晶垫101上并以焊线110电性连接该导脚102’的半导体组件11、以及包覆该半导体组件11的封装胶体12，且该导脚102’未向外延伸而以其底部作接点。该线路层14位于该电路板1b的最外侧，且具有接地垫14a及电源垫14b，令该接地垫14a通过导电通孔141电性连接该接地层15，而该电源垫14b通过导电通孔143电性连接该电源层16，又该些导脚102’电性连接该电源垫14b。
然而，现有封装结构1,1’中，于该电源与接地之间具有寄生电感L与寄生电阻R，如图1C所示，该寄生电感L的阻抗会随着频率而增加，所以于该电源与接地之间的阻抗Z也会随之增加，致使于该电源与接地之间产生如电压衰退（IR Drop）、接地弹跳(groundbouncing)等电源完整性的问题。
此外，因现有具QFP或QFN的封装结构1,1’需外接至少一去耦电容（图略）以改善上述电源完整性的问题，致使购买组件（即该去耦电容）的成本增加，且需额外以表面粘着技术（Surface Mounted Technology,SMT）工艺装设该去耦电容，因而增加整体制造的成本。
又，外接的去耦电容具有另一寄生电感（图略）与另一寄生电阻（图略），致使该电源与接地之间的回路增长，且该外接的去耦电容整体的等效串联电阻（Equivalent seriesresistance,ESR）与等效串联电感（Equivalent series inductance,ESL）较大，因而无法达到高效能的目的。
因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺点，本发明的主要目的在于提供一种电子装置及其封装结构，以改善电源完整性。
本发明的封装结构，包括：承载件，其具有相对的第一侧与第二侧，该承载件的第二侧上具有凹槽，且该凹槽中填充有介电材；半导体组件，其设于该承载件的第一侧上并电性连接该承载件；以及封装胶体，其设于该承载件的第一侧上并包覆该半导体组件，且外露该介电材。
本发明还提供一种电子装置，其包括：电路板，其具有电源垫；承载件，其具有相对的第一侧与第二侧，供该电路板结合并电性连接至该承载件的第二侧，且该承载件的第二侧上具有凹槽，该凹槽中填充有介电材，而使该介电材位于该承载件与该电源垫之间，从而由该承载件、介电材与电源垫构成电容；半导体组件，其设于该承载件的第一侧上并电性连接该承载件；以及封装胶体，其设于该承载件的第一侧上并包覆该半导体组件。
前述的电子装置中，该电路板包含线路层、接地层与电源层，且该线路层位于该电路板的最外侧，又该线路层具有接地垫、该电源垫及电性接触垫，该接地垫还电性连接该接地层，而该电源垫与该电性接触垫电性连接该电源层。
前述的电子装置及封装结构中，该承载件为导线架，其具有接地连接该接地垫的置晶垫与位于该置晶垫周围并电性连接该电性接触垫的多个导脚，以供该半导体组件设于该置晶垫上，该半导体组件并以打线方式电性连接该些导脚，而该介电材位于该置晶垫与该电源垫之间，令该置晶垫、介电材与电源垫构成该电容，其中，该凹槽设于该置晶垫上，且该承载件于该置晶垫处的第二侧外凸于该封装胶体，又该半导体组件以至少一焊线电性连接该些导脚及接地连接该置晶垫，而该导脚亦可具有阶部。
前述的电子装置及封装结构中，该凹槽外围形成有沟槽。前述的电子装置及封装结构中，该介电材的表面与该承载件的第二侧表面齐平。
另外，前述的电子装置及封装结构中，该介电材为高介电常数材料，其介电常数大于4。
由上可知，本发明电子装置及封装结构，通过该承载件的第二侧形成该凹槽，再填入该介电材，使该电路板与该承载件之间能形成电容以产生去耦电容的效果，所以相比于现有技术，若本发明的承载件为导线架，则无需外接去耦电容，因而有效降低成本，且利用该电容能克服现有电源完整性不良的问题。
此外，本发明因无需外接其它去耦电容，使封装结构的接地路径不受影响，所以相比于现有技术，本发明的电路板的电性回路较短，且本发明的电容的整体的等效串联电阻与等效串联电感较小，因而能达到高效能的目的。
附图说明
图1A及图1B为现有封装结构的不同实施例的剖视示意图；
图1C为现有封装结构的电路示意图；
图2A至图2C为本发明电子装置的制法的剖面示意图；其中，图2C’及图2C”分别为图2C的局部上视图；
图2D为本发明封装结构的电路示意图；以及
图3为本发明封装结构的另一实施例的剖面示意图。
符号说明
1,1’,2’,3 封装结构
1a,1a’ 封装件
1b,2b 电路板
10,10’ 导线架
101,201 置晶垫
102,102’,202,202’ 导脚
11,21 半导体组件
110,210,210’ 焊线
12,22 封装胶体
14,24 线路层
14a,24a 接地垫
14b,24b 电源垫
141,143 导电通孔
15,25 接地层
16,26 电源层
2 电子装置
2a,2a’ 半导体封装件
20 承载件
20a 第一侧
20b 第二侧
200 凹槽
200a 沟槽
201a 连接部
203 阶部
21a 电极垫
211 粘着层
23 介电材
24c 电性接触垫
240 绝缘层
240’ 绝缘保护层
241 第一导电通孔
242 第二导电通孔
243 第三导电通孔
27 线路层
A 面积
C 去耦电容
L 寄生电感
L’ 等效串联电感
R 寄生电阻
R’ 等效串联电阻
Z 阻抗。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2C为本发明的电子装置2的制法的剖面示意图。
如图2A所示，提供一半导体封装件2a，该半导体封装件2a包含一具有相对的第一侧20a（即上侧）与第二侧20b（即下侧）的承载件20、设于该承载件20的第一侧20a上的一半导体组件21、及包覆该半导体组件21的封装胶体22，且该承载件20的第二侧20b上具有一凹槽200。
于本实施例中，该承载件20为金属材质（如铜）的导线架，其具有一置晶垫（即金属垫）201与位于该置晶垫201周围的多个导脚202，该置晶垫201外露于该封装胶体22，且该承载件20于该置晶垫201处的第二侧20b外凸于该封装胶体22，令该半导体组件21通过粘着层211设于该置晶垫201上，且该半导体组件21以多个焊线210,210’分别电性连接该些导脚202及接地连接该置晶垫201，以形成QFP型的半导体封装件2a。
此外，该凹槽200形成于该置晶垫201的第二侧20b上，且该凹槽200蚀刻该置晶垫201而形成的。
又，于该凹槽200外围还形成一沟槽200a，且于该置晶垫201的边缘处形成连接部201a。该沟槽200a可吸收该封装胶体22的溢出部分，以避免该封装胶体22溢胶而造成产品外观不良的缺失。于其它实施例中，该承载件20下方更可粘附一胶膜（图略），且于形成该封装胶体22后，移除该胶膜。
另外，有关前述半导体封装件的态样繁多，可依需求制作，并不限于上述。
如图2B所示，形成介电材23于该凹槽200中，且该介电材23的表面与该置晶垫201的第二侧20b表面齐平，以制成一封装结构2’。
于本实施例中，该介电材23为高介电常数（high-k）材料，较佳地，该介电材23的介电常数（Permittivity）大于4。
此外，该沟槽200a可吸收该介电材23溢出部分，所以可避免该介电材23流溢至该连接部201a的状况发生，因而可确保该连接部201a具有良好的电性连接品质。
如图2C所示，将该承载件20的第二侧20b设于一电路板2b上，使该介电材23位于该置晶垫201与该电路板2b之间，以制成电子装置2。
于本实施例中，该电路板2b的上表面具有一线路层24及一覆盖该线路层24的绝缘保护层240’，而下表面具有一线路层27，并于该电路板2b中具有隔层（即相隔一绝缘层240）堆栈的一接地层25与一电源层26，且该绝缘保护层240’外露该线路层24的部分包含一接地连接该连接部201a的接地垫24a、一接触该介电材23的电源垫24b、及多个电性接触该导脚202的电性接触垫24c，令该接地垫24a通过多个第一导电通孔241电性连接该接地层25，而该电源垫24b通过多个第二导电通孔242电性连接该电源层26，且该电性接触垫24c通过多个第三导电通孔243电性连接该电源层26。
此外，该介电材23位于该置晶垫201与该电源垫24b之间，令该置晶垫201、介电材23与电源垫24b构成一去耦电容C。
又，该电源层26经该第三导电通孔243、电性接触垫24c、导脚202与焊线210而电性导通至该半导体组件21的电极垫21a以构成电性传导途径，且该半导体组件21经另一焊线210’、该置晶垫201（含该连接部201a）、接地垫24a与第一导电通孔241而电性导通至该接地层25以构成接地途径。
另外，该连接部201a对应接触该接地垫24a，且该介电材23对应接触该电源垫24b，以使该置晶垫201与该电源垫24b电性隔绝，并且使该接地垫24a与该电源垫24b能对应位于该置晶垫201下方，而该接地垫24a为环状以围绕板状的电源垫24b，如图2C’所示，使该些第一与第二导电通孔241,242的排设位置对应该该接地垫24a与电源垫24b，如图2C”所示，但有关接地垫与电源垫的实施例并不限于此。
本发明的电子装置2与封装结构2’的制法中，通过该置晶垫201的第二侧20b具有该凹槽200，再将该介电材23填入该凹槽200中，以于后续接置该电路板2b后，于该置晶垫201与该电路板2b之间形成该去耦电容C，且不会影响接地路径。
因此，通过该去耦电容C的设计，使该去耦电容C与接地及电源之间的寄生电感L及寄生电阻R等效呈并联，如图2D所示，并利用该去耦电容C的电容抗（图略，其值Z’＝1/ωC）随着频率增加而下降的特性，能降低电源与接地之间的阻抗Z，以克服如电压衰退（IRDrop）、接地弹跳(ground bouncing)等电源完整性的问题。
此外，通过该半导体封装件2a与该电路板2b之间形成该去耦电容C，所以无需再外接其它去耦电容，因而能节省购买组件的成本及制造的成本。
又，因无需外接其它去耦电容，而使接地路径不受影响，所以相比于现有技术，该接地垫24a与该电源垫24b之间的回路缩短，且该去耦电容C整体的等效串联电阻（ESR）R’与等效串联电感（ESL）L’较小，致使能达到高效能的目的。
另外，如图3所示，于封装结构3的另一实施例中，该半导体封装件2a’也可为QFN型，也就是该导脚202’未向外延伸，以藉该QFN型的设计，得以微小化该半导体封装件2a’，因而能缩小该封装结构3的体积、提高该电路板2b的布线密度、或于该电路板2b上增设更多封装件。较佳地，该导脚202’具有一阶部（step portion）203，不仅能增加封装胶体22的结合面积以提升结合力并防止导脚202’脱离该封装胶体22，且能缩小该导脚202’外露部分（即底部）的面积A（即与该电性接触垫24c相接的面积），而更能提高该电路板2b上的布线密度。
本发明的封装结构2’,3包括：一具有相对的第一侧20a与第二侧20b的承载件20、一设于该承载件20的第一侧20a上并电性连接该承载件20的半导体组件21、以及设于该承载件20的第一侧20a上的封装胶体22。
所述的承载件20的第二侧20b上具有一凹槽200，以令介电材23填充于该凹槽200中；较佳地，该介电材23的表面与该承载件20的第二侧20b表面齐平。
所述的封装胶体22包覆该半导体组件21且外露该介电材23。
于一实施例中，该承载件20为导线架，其具有一置晶垫201与位于该置晶垫201周围的多个导脚202,202’，且该凹槽200设于该置晶垫201的第二侧20b上，而该半导体组件21设于该置晶垫201的第一侧20a上并以打线方式电性连接该些导脚202,202’。
本发明的电子装置2包括所述的封装结构2’,3以及一具有电源垫24b的电路板2b。
所述的电路板2b结合该承载件20的第二侧20b，且该介电材23位于该承载件20（或该置晶垫201）与该电路板2b（或该电源垫24b）之间，使该承载件20（或该置晶垫201）、介电材23与电路板2b（或该电源垫24b）构成去耦电容C，又该电路板2b电性连接该承载件20。
于一实施例中，该电路板2b包含线路层24、接地层25与电源层26，且该线路层24位于该电路板2b的最外侧，又该线路层24具有接地垫24a、该电源垫24b及电性接触垫24c，令该接地垫24a电性连接该接地层25，而该电源垫24b与该电性接触垫24c电性连接该电源层26，其中，该些导脚202电性连接该电性接触垫24c，且该置晶垫201接地连接该接地垫24a。
综上所述，本发明的电子装置及封装结构，主要通过该承载件的第二侧具有外露的介电材，以于该承载件与该电路板之间形成去耦电容，所以无需再外接去耦电容，因而能大幅降低成本，且该去耦电容的电容抗能降低该电路板上的电源垫与接地垫之间的阻抗，因而能克服现有电源完整性不良的问题。
此外，因无需外接其它去耦电容，而使该封装结构的接地路径不受影响，所以该电路板上的接地垫与电源垫之间的回路缩短，且本发明的去耦电容的等效串联电阻与等效串联电感较小，因而能达到高效能的目的。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (18)

1.一种封装结构，其包括：
承载件，其具有相对的第一侧与第二侧，该承载件具有置晶垫，该承载件于该置晶垫处的第二侧上具有凹槽，且该凹槽中填充有介电材；
半导体组件，其设于该置晶垫的第一侧上并电性连接该承载件；以及
封装胶体，其设于该承载件的第一侧上并包覆该半导体组件，且外露该介电材，该置晶垫外露于该封装胶体，该承载件于该置晶垫处的第二侧外凸于该封装胶体。
2.根据权利要求1所述的封装结构，其特征在于，该承载件为导线架，其具有位于该置晶垫周围的多个导脚，令该半导体组件以打线方式电性连接该些导脚。
3.根据权利要求2所述的封装结构，其特征在于，该半导体组件以至少一焊线电性连接该些导脚。
4.根据权利要求2所述的封装结构，其特征在于，该半导体组件以至少一焊线接地连接该置晶垫。
5.根据权利要求2所述的封装结构，其特征在于，该导脚具有阶部。
6.根据权利要求1所述的封装结构，其特征在于，该凹槽外围形成有沟槽。
7.根据权利要求1所述的封装结构，其特征在于，该介电材的表面与该承载件的第二侧表面齐平。
8.根据权利要求1所述的封装结构，其特征在于，该介电材为高介电常数材料，其介电常数大于4。
9.一种电子装置，包括：
电路板，其具有电源垫；
承载件，其具有相对的第一侧与第二侧，供该电路板结合并电性连接至该承载件的第二侧，该承载件具有置晶垫，且该承载件于该置晶垫处的第二侧上具有凹槽，该凹槽中填充有介电材，而使该介电材位于该承载件与该电源垫之间，从而由该承载件、介电材与电源垫构成电容；
半导体组件，其设于该置晶垫的第一侧上并电性连接该承载件；以及
封装胶体，其设于该承载件的第一侧上并包覆该半导体组件，该置晶垫外露于该封装胶体，该承载件于该置晶垫处的第二侧外凸于该封装胶体。
10.根据权利要求9所述的电子装置，其特征在于，该电路板包含线路层、接地层与电源层，且该线路层位于该电路板的最外侧，又该线路层具有接地垫、该电源垫及电性接触垫，该接地垫还电性连接该接地层，而令该电源垫与该电性接触垫电性连接该电源层。
11.根据权利要求10所述的电子装置，其特征在于，该承载件为导线架，其具有位于该置晶垫周围的多个导脚，该半导体组件并以打线方式电性连接该些导脚，而该介电材位于该置晶垫与该电源垫之间，令该置晶垫、介电材与电源垫构成该电容。
12.根据权利要求11所述的电子装置，其特征在于，该些导脚电性连接该电性接触垫，且该置晶垫接地连接该接地垫。
13.根据权利要求11所述的电子装置，其特征在于，该半导体组件以至少一焊线电性连接该些导脚。
14.根据权利要求11所述的电子装置，其特征在于，该半导体组件以至少一焊线接地连接该置晶垫。
15.根据权利要求11所述的电子装置，其特征在于，该导脚具有阶部。
16.根据权利要求9所述的电子装置，其特征在于，该凹槽外围形成有沟槽。
17.根据权利要求9所述的电子装置，其特征在于，该介电材的表面与该承载件的第二侧表面齐平。
18.根据权利要求9所述的电子装置，其特征在于，该介电材为高介电常数材料，其介电常数大于4。
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