KR101215283B1 - 적어도 부분적인 패키징을 갖는 디바이스 - Google Patents

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지-후아 즈하오
에드워드 알. 프락
로버트 제이. 웬젤
브라이언 디. 사우어
데이빗 지. 원토르
마크 알란 만그럼
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프리스케일 세미컨덕터, 인크.
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Abstract

일 실시예에서, 회로 디바이스(15)는 도전층(10)의 개구내에 위치되고, 회로 디바이스(15)의 활성 표면이 도전층(10)과 동일 평면이도록 캡슐제(24)로 캡슐화된다. 일 실시예에서, 도전층(10)의 적어도 일 부분은 기준 전압면(예를 들어, 접지면)으로서 이용될 수 있다. 일 실시예에서, 회로 디바이스(115)의 활성 표면은 도전층(100)과 회로 디바이스(115)의 대향 표면 사이에 있도록 회로 디바이스(115)는 도전층(100)상에 위치한다. 이 실시예에서, 도전층(100)은 회로 디바이스(115)의 활성 표면을 노출시키기 위해 적어도 하나의 개구(128)를 갖는다. 캡슐제 층(24, 126, 326)은 일 실시예들에서 전기적으로 도전성일 수 있고 다른 실시예들에서 전기적으로 비-도전성일 수 있다.

Description

적어도 부분적인 패키징을 갖는 디바이스{A device with at least partial packaging}
본 발명은 일반적으로 회로 디바이스에 관한 것으로서, 특히 적어도 부분적인 패키징을 갖는 회로 디바이스 및 회로 디바이스를 형성하기 위한 방법에 관한 것이다.
전기, 광, 능동, 및 수동 (이에 제한되지 않음)을 포함하는 모든 타입의 회로 디바이스들은, 일반적으로 회로 디바이스를 보호하고, 원할 때 회로 디바이스를 외부와 커플링하도록 허용하고, 회로 디바이스의 기능적인 이용을 여전히 허용하는 반면 비용이 저렴한 형태로 패키징된다. 회로 디바이스들의 패키징 향상이 가능한 표준, 기존의 패키징 툴들 및 프로세스들을 이용하는 것은 회로 디바이스 패키징의 발달에 대한 저렴한 접근법이다.
부분적으로만 패키징된 회로 디바이스들을 상업적으로 유통(transfer) 또는 판매하는 것이 보다 일반화되고 있다. 이러한 부분적으로 패키징된 회로 디바이스들은, 원하는 최종 회로를 생산하기 위해 다른 회로 디바이스들과 조합되고 최종 형태로 패키징될 수 있다.
본 발명의 목적은 적어도 부분적인 패키징을 갖는 디바이스를 제공하는 것이다.
본 발명의 상기 적어도 부분적인 패키징을 갖는 디바이스는: 능동 회로를 포함하는 제 1 표면, 상기 제 1 표면과 대향하는 제 2 표면, 및 상기 제 1 및 제 2 표면들과 실질적으로 수직한 측벽 표면들을 갖는 회로 디바이스; 및 상기 회로 디바이스의 상기 측벽 표면들 및 상기 제 2 표면 위에 놓여지고, 상기 회로 디바이스의 상기 제 1 표면의 적어도 일 부분을 노출시키는 전기적 도전 캡슐제(encapsulant)를 포함하는 것을 특징으로 한다.
본 발명으로 인하여, 적어도 부분적인 패키징을 갖는 디바이스가 제공된다.
도 1 내지 4는 본 발명의 실시예에 따라 형성된 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스들의 순차적인 단면도를 도시한 도면.
도 5는 본 발명의 실시예에 따라 형성된 도 4의 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스들의 저면도를 도시한 도면.
도 6은 본 발명의 실시예에 따라 형성된 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스들의 단면도를 도시한 도면.
도 7은 본 발명의 실시예에 따라 형성된 적어도 부분적인 패키징을 갖는 회로 디바이스의 평면도를 도시한 도면.
도 8은 본 발명의 실시예에 따라 형성된 도 7의 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스의 단면도를 도시한 도면.
본 발명은 예를 들어 설명되었고, 첨부된 도면들로 제한되지 않으며, 동일한 참조들은 유사한 요소들을 나타낸다.
당업자들은 도면들내 요소들이 간단함 및 명료함을 위해 도시되었으며 스케일링할 필요가 없음을 이해할 것이다. 예를 들어, 도면들 내 몇몇 요소들의 크기가 본 발명의 실시예들의 이해를 돕기 위해 다른 요소들과 상대적으로 과장될 수 있다.
도 1은 접착층(12) 위에 위치된 전기적 도전층(10)의 단면도를 도시한다. 본 발명의 일부 실시예들에서, 지지 구조(9)는 접착층(12)을 지지하도록 이용된다. 전기적 도전층(10)과 접착층(12) 사이의 인터페이스는 평면(plane)(11)을 형성한다. 전기적 도전층(10)은 임의의 전기적 도전 물질로 형성될 수 있다. 본 발명의 일부 실시예들에서, 전기적 도전층(10)은 예를 들어, 리드 프레임(leadframe)과 같은 전기적 도전 프레임일 수 있다. 리드 프레임은 예를 들어, 구리 또는 합금(42) 같은 적절한 성질들의 임의의 전기적 도전 물질로 이루어질 수 있다. 본 발명의 대안적인 실시예들에서, 전기적 도전층(10)은 예를 들어, 복수의 상호 접속층들을 포함하는 다층 기판(multi-layer substrate)과 같은 전기적 도전층일 수 있다. 접착층(12)은 임의의 접착성 물질로 형성될 수 있다. 본 발명의 일 실시예에서, 접착층(12)은, 평면(11)을 따라 전기적 도전층(10)과 접촉하는 접착 표면을 갖는 테이프이다. 본 발명의 대안적인 실시예에서, 도 2까지 접착층(12)은 접착성을 갖지 않을 수 있다. 본 발명의 일 실시예에서, 전기적 도전층(10)은 개구들(405 내지 407)을 갖는다. 본 발명의 대안적인 실시예는 전기적 도전층(10)에서 임의의 형상과 개수의 개구들을 가질 수 있다.
도 2는, 복수의 회로 디바이스들(14)이 부가된 도 1의 순차적인 단면도를 도시한다. 복수의 회로 디바이스들(14)은 개구(405)에 위치한 회로 디바이스(15)와, 개구(406)에 위치한 회로 디바이스(16)와, 개구(407)에 위치한 회로 디바이스(17)를 포함한다. 개구들(405 내지 407)은 그들의 대응하는 회로 디바이스(15 내지 17)를 적어도 부분적으로 둘러싼다는 것을 주목한다. 본 발명의 일부 실시예들에서, 개구들(405 내지 407)은 그들의 대응하는 회로 디바이스(15 내지 17)를 완전히 둘러싼다. 본 발명의 대안적인 실시예들에서, 하나 이상의 회로 디바이스(예를 들어, 15 내지 17)가 단일 개구(405 내지 407)에 위치할 수 있음을 주목한다. 하나 이상의 복수의 회로 디바이스들(14)은 동일한 기능을 수행하는 동일한 회로 디바이스들일 수 있고, 또는 상이한 기능들을 수행하는 상이한 회로 디바이스들 일 수 있다. 본 발명의 일부 실시예들에서, 접착제가, 회로 디바이스들(14)이 그들의 개별적인 개구들(405 내지 407)내에 위치하기 이전에 하나 이상의 회로 디바이스들(14)에 도포된다. 이후, 하나 이상의 회로 디바이스들(14)에 도포된 접착제는 접착층(12)과 접촉하고, 후속 캡슐화 단계 동안 회로 디바이스들이 제자리에 있게 고정하는 접착층(12)의 접착부를 형성한다.(도 3 참조)
회로 디바이스들(14)은, 전기적 도전층(10)의 표면과 (예를 들어, 도 2에 도시된 실시예의 평면(11)을 따라) 실질적으로 동일 평면이며, 활성인 적어도 하나의 표면을 갖는다. 설명된 실시예에서, 회로 디바이스들(15 내지 17)의 활성 표면은 회로 디바이스들(15 내지 17)의 하부(bottom)로 여겨지고, 이러한 하부 표면들은 접착층(12)과 접착적으로 접속된다. 도 2에 도시된 실시예에서, 회로 디바이스(15)의 활성 표면은 복수의 접점 패드들(18)을 포함하고, 회로 디바이스(16)의 활성 표면은 복수의 접점 패드들(19)을 포함하고, 회로 디바이스(17)의 활성 표면은 복수의 접점 패드들(20)을 포함한다. 본 발명의 대안적인 실시예들은 각각의 회로 디바이스들(14)상에 이보다 더 많거나 더 적은 수의 접점 패드들을 포함할 수 있다. 이러한 접점 패드들(18 내지 20)은, 당 분야에 공지된 다양한 프로세스들 및 물질들을 이용하여 임의의 방식으로 회로 디바이스(14 내지 17) 상에 형성된다. 본 발명의 일 실시예들에서, 적어도 하나의 개구(405 내지 407)(도 1 참조)는 회로 디바이스들(15 내지 17) 중 적어도 하나를 적어도 부분적으로 둘러싼다.
도 3은 다이 세트(21)가 부가되어 캐비티(cavity)(22)를 형성하는 도 2의 순차적 단면도를 도시한다. 캡슐제(encapsulat)는 예를 들어, 주입 몰딩 또는 이송 몰딩과 같은 임의의 적절한 캡슐화 방법을 이용한 하나 이상의 개구들(414)의 방법으로 제공될 것이다. 예를 들어, 디스펜스 몰딩(dispense molding) 및 캐비티 주입 몰딩(cavity injection molding)과 같은 다른 대안적인 캡슐화 방법들이 이용될 수 있다.
도 4는, 회로 디바이스들(14)과 전기적 도전층(10) 사이에 하나 이상의 캡들을 포함하여, 캐비티(22)가 캡슐제 층(24)으로 부분적 또는 전적으로 채워진 이후 다이 세트(21)가 제거된 도 3의 순차적인 단면도를 도시한다. 본 발명의 임의의 실시예들에서, 예를 들어, 접착층(12)이 접착 테이프인 경우 접착층(12)이 제거될 수 있다. 본 발명의 일부의 실시예들에서, 캡슐제 층(24)은 예를 들어, 열경과성 모드 화합물들과 같이 몰딩될 수 있거나 절연 물질들로서 역할하는 또는 필드 열가소성 수지들이 채워질 수 있는 임의의 타입의 전기적 비-도전 물질(non-electrically conductive material)일 수 있다. 본 발명의 대안적인 실시예들에서, 캡슐제 층(24)은 예를 들어, 금속성 필러(filler)를 갖는 열경화성 에폭시 또는 금속성 필러를 갖는 열가소성과 같이 몰딩될 수 있는 임의의 타입의 전기적 도전 물질일 수 있다. 금속성 필러는 예를 들어, 은, 구리, 전기적 도전성 코팅된 폴리머 구들(electrically conductive coated polymer spheres)로 코딩된 전기적 도전체, 및 도전 나노-입자들(conductive nano-particles)과 같은 임의의 적절한 전기적 도전 물질일 수 있다. 금속성 필터는 입자 형태일 수 있다. 본 발명의 일부 실시예들에서, 전기적 도전층(10), 또는 이것의 부분들은 예를 들어 접지면과 같은 기준 전압면 또는 보다 높은 기준 전압면으로서 역할하는 것을 주목한다. 이러한 기준 전압면의 한 가지 혜택은 예를 들어, 상호 접속층(328) 내에 제조될 도체(461)(도 8 참조)와 같은 하나 이상의 제어된 임피던스 회로들을 인에이블링하는 것이다.
도 5는 본 발명의 일 실시예에 따라 형성된 도 4의 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스들(15 내지 17)에 근사한 저면도를 도시한다. 또한, 도 5에 도시된 구조는, 도 4에 도시되지 않은 복수의 부가적인 회로 디바이스들(28)을 포함한다. 본 발명의 대안적인 실시예들에서, 회로 디바이스들(15 내지 17 및 28)은 몇 개의 회로 디바이스들을 포함할 수 있으며, 임의의 합리적인 사이즈의 일차원 또는 이차원 어레이로 배열될 수 있다. 어레이는 대칭이거나 아닐 수 있다.
본 발명의 일 실시예에서, 전기적 도전층(10)은, 회로 디바이스들(15 내지 17 및 28)을 수용하기 위해, 개구들을 갖는 기준 전압면들의 어레이로서 도시된다. 도 5에 도시된 본 발명의 실시예에서, 기준 전압면들은, 전기적 도전층(10)의 부분이고 간결함을 위해 도 1 내지 도 4에는 도시되지 않은 복수의 스파들(spars)(예를 들어, 스파들 416)에 의해 함께 유지됨을 주목한다. 본 발명의 대안적인 실시예들은 스파들(416)을 이용하지 않을 수 있다. 스파들(416)은 개구들(예를 들어, 405 및 406)을 갖는 복수의 기준 전압면들의 물리적으로 접속시키는 방법을 제공하여, 하나 이상의 회로 디바이스(예를 들어, 15 및 16)의 부분적 또는 전체 패키징은 동일한 전기적 도전층(10)을 이용하여 동시에 수행될 수 있다. 본 발명의 일부 실시예들에서, 스파들(416)은 외측 레일 또는 프레임(도시 없음)에 대해 보호될 수 있다. 이후, 스파들(416) 및 기준면들(405 내지 407) 사이에 위치한 다른 물질들을 통해 절단함으로써 단일화(singulation)가 성취될 수 있다. 회로 디바이스들(15 내지 17 및 28)은 각각의 개별 회로 디바이스(15 내지 17, 28)를 둘러싸는 적절한 스파들(416)을 통해 절단함으로써 단일화된다.
도 6은 본 발명의 일 실시예에 따라 형성된 적어도 부분적인 패키징을 갖는 복수의 회로 디바이스들(115 내지 117)의 단면도를 도시한다. 접착층(112)은 전기적 도전층(100)과 회로 디바이스들(115 내지 117) 사이에 삽입된다. 캡슐제 층(126)은 도 4의 동일한 방식과 캡슐제 층(24)과 동일한 재료들로 형성될 수 있다. 전기적 도전층(100)의 하나 이상의 개구들(128)은, 회로 디바이스(115)의 활성 표면 상의 하나 이상의 접점 패드들(118)과 전기적으로 접속시키는데 이용될 수 있다. 전기적 도전층(100)의 하나 이상의 개구들(129)은 회로 디바이스(116)의 활성 표면 상의 하나 이상의 접점 패드들(119)과 전기적으로 접속시키는데 이용될 수 있다. 전기적 도전층(100)의 하나 이상의 개구들(130)은 회로 디바이스(117)의 활성 표면상에 하나 이상의 접점 패드들(120)과 전기적으로 접속되도록 이용될 수 있다. 전기적 도전층(100)은, 개구들(128 내지 130)을 통해 상호 접속들을 형성하는데 이용되는 프로세싱을 간소화하기 위해 회로 디바이스들 예를 들면 (115 내지 117)이 위치되는 영역에서 얇아질 수 있음을 주목한다. 도 6에 도시된 실시예에서, 도전층(100)은, 회로 디바이스들(117 내지 119) 사이의 층과, 순차적으로 부가된 임의의 상호 접속층(들)(예를 들어, 도 8의 328)을 분리(decoupling)하는 스트레스(stress)로서 역할할 수 있으며 이로써 잠재적인 신뢰성을 향상시킨다. 이 스트레스 버퍼링 기능은 기준면으로 역할하는 도전층(100)에 부가될 수 있다.
도 6에 도시된 실시예에서, 회로 디바이스들(115 내지 117)의 활성 표면은 전기적 도전층(100)의 한 표면과 실질적으로 동일 평면인 반면, (회로 디바이스들(116 및 117)에서와 같이) 능동 또는 비-능동 중 하나인 대향 표면은 캡슐제 층(126)에 의해 전부 캡슐화될 수 있거나, 대안으로는 (회로 디바이스들(115)에서와 같이) 캡슐제 층(126)의 대향 표면과 실질적으로 동일 평면일 수 있다. 디바이스(15)의 대향 표면(430)은 캡슐제 층(126)의 대향 표면(431)과 실질적으로 동일 평면인 경우, 회로 디바이스(115)로부터 열을 방출하기 위해 열 싱크(heat sink)를 회로 디바이스(115)의 표면(430)에 직접 접착하는 것이 가능하다. 회로 디바이스(115)가, 상당한 양의 전력을 이용하는 회로 디바이스인 경우 이것은 특히 중요할 수 있다. 캡슐제 층(126)의 표면(431)과 실질적으로 동일 평면에 있는 회로 디바이스(예를 들어, 회로 디바이스(15))의 대향 표면(430)을 갖는 것은 예를 들어, 도 4 및 도 8에서 설명하고 도시하는 실시예들을 포함하는 본 발명의 임의의 양호한 실시예에서 이용될 수 있다. 또한, 활성 표면을 갖는 각각의 회로 디바이스(115 내지 117)의 하부는 회로 디바이스(115 내지 117)의 상부와 전기적 도전층(100)의 상부 사이에 위치함을 주목한다.
전기적 도전층(100)은 전기적 도전성인, 적절한 성질들을 갖는 임의의 재료로 형성될 수 있다. 본 발명의 일부 실시예들에서, 전기적 도전층(100)은 예를 들어, 리드 프레임(leadframe)과 같은 전기적 도전 프레임일 수 있다. 리드 프레임은 예를 들어, 구리 또는 합금(42)과 같은 임의의 전기적 도전 물질로 형성될 수 있다. 본 발명의 대안적인 실시예들에서, 전기적 도전층(100)은, 예를 들어, 복수의 상호 접속층들을 포함하는 다층 기판과 같은 전기적 도전 기판일 수 있다. 접착층(112)은 임의의 접착 물질로 형성될 수 있다. 본 발명의 일 실시예에서, 접착층(112)은 전기적 도전층(100)과 접속하는 접착 표면을 갖는 테이프이다. 본 발명의 대안적인 실시예에서, 접착층(112)은, 회로 디바이스들(115 내지 117)이 전기적 도전층(100) 상에 위치할 때까지, 접착층(12)과 회로 디바이스들(115 내지 117) 사이에 삽입된 접착을 이용하여 어떤 접착도 도포되지 않을 수 있다. 일부 실시예들에서, 접착층(12)은, 회로 디바이스들(115 내지 117)의 배치 이전에 디핑(dipping), 디스펜싱(dispensing), 또는 스탬프 트랜스퍼(stamp transfer)를 통해 도포된 에폭시와 같은 용액 접착제 또는 테이프일 수 있다.
도 6은 또한, 전기적 도전층(100)이 캡슐제 층(126)의 동일한 대향 표면(431)과 실질적으로 동일 평면에 있는 하나 이상의 부분들을 가질 수 있는 예를 도시한다. 도 6은 전기 디바이스(102)가 예를 들어 솔더링(soldering) 또는 도전성 접착과 같은 당 분야에 공지된 다양한 방법들을 이용하여 접점 패드들/상호 접속(101) 방식에 의해 전기적 도전층(100)의 부분들에 접속되는 예를 도시한다. 전기 디바이스(102)는 임의의 타입의 능동 또는 수동 디바이스일 수 있고, 몇 개의 단자들을 가질 수 있다. 본 발명의 일부 실시예들에서, 전기 디바이스(102)가 캡슐제 층(126)에 매립(embedded)되지 않으므로, 테스팅 목적 및 대체 목적으로 쉽게 접근할 수 있음을 주목한다.
도 7은 본 발명의 일 실시예에 따라 형성된 적어도 부분적인 패키징을 갖는 회로 디바이스(200)의 평면도를 도시한다. 본 발명이 일 실시예에서, 회로 디바이스(200)는 집적 회로 다이(die)일 수 있다. 본 발명의 일부 실시예들에서, 회로 디바이스들(15 내지 17, 28)(도 1 내지 5 참조), 및 회로 디바이스들(115 내지 117)(도 6 참조)은 집적 회로 다이일 수 있음을 주목한다. 도 8은 도 7의 적어도 부분적인 패키징을 갖는 회로 디바이스(200)의 단면도를 도시한다.
도 7은 입력/출력 전원(201)으로 불리는 기준 전압면으로부터 보다 높은 전압을 수신하도록 전기적으로 접속되고, 코어 전원(203)으로 불리는 기준 전압면으로부터 보다 높은 전압을 수신하기 위해 전기적으로 접속되고, 입력/출력 접지(204)로 불리는 기준 전압면으로부터 보다 낮거나 접지 전압을 수신하기 위해 전기적으로 접속되고, 코어 접지(202)로 불리는 기준 전압면으로부터 보다 낮거나 접지 전압을 수신하도록 전기적으로 접속된다. 본 발명의 일부 실시예들에서, 입력/출력 전원(201), 코어 전원(203), 입력/출력 접지(204), 및 코어 접지(202)는, 상호 전기적으로 절연된, 전기적 도전층의 부분들 모두이다. 본 발명의 일 실시예에서, 입력/출력 전원(201) 및 입력/출력 접지(204)는 커패시터들(212 및 213)을 분리하는 방식에 의해 전기적으로 분리된다. 유사하게, 코어 전원(203) 및 코어 접지(202)는 커패시터들(214 및 215)을 분리하는 방식에 의해 전기적으로 분리될 수 있다. 설명된 실시예에서, 접점 패드들(216)은 커패시터들(212 내지 215)이 기준 전압면들(201 내지 204)과 전기적으로 접속시키는데 이용됨을 주목한다. 커패시터들(212 내지 215)을 분리하는 것은 예를 들어, 솔더링 또는 도전성 접착과 같은 당 분야에 공지된 다양한 방법들을 이용하여 접점 패드들(216)과 전기적으로 접속될 수 있다.
도 7 및 8을 참조하면, 본 발명의 일부 실시예들에서, 회로 디바이스(200)는 상호 접속층(328)의 부분(450)에 의해 전기적 도전층(201 내지 204, 224)의 코어 전원 부분(203)에 전기적으로 접속될 수 있음을 주목한다. 대안적인 실시예들에서, 회로 디바이스(200)는 전기적 도전층(201 내지 204, 224)의 임의의 원하는 부분(예를 들어, 201 내지 204)에 전기적으로 접속될 수 있다. 전기적 도전층(201 내지 204, 224), 또는 이들의 전기적으로 절연된 부분들은 하나 이상의 기준 전압면들로서 기능할 수 있다.
본 발명의 일부 실시예들에 대해, 캡슐제 층(326)(도 8 참조)은 전기적으로 도전될 수 있다. 캡슐제 층(326)이 전기적으로 도전되면, 하나 이상의 개구들(예를 들어, 개구(470))는 도전층(202, 203, 224)을 통하여 상호 접속층(328)까지 형성될 수 있다. 개구(470)는 도전층(203, 202, 224)의 부분(203)내 개구이다. 개구(470)는 비어(332)에 의해 캡슐제 층(326)과 상호 접속층(328)의 하나 이상의 부분들을 전기적으로 접속하는데 이용될 수 있다. 예를 들어, 캡슐제 층(326)은 개구(470), 비어(332), 및 상호 접속층(328)에 의해 적절한 전압(예를 들어, 전원 또는 접지)을 캡슐제 층(326)에 전기적으로 접속함으로써 기준 전압면으로서 이용될 수 있다. 이 실시예에서, 도전층(202, 203)의 영역 커버리지가 작을지라도, 예를 들어, 도체(460)(도 8 참조)와 같은 제어된 임피던스 회로들이 기준면으로 역할하는 캡슐제 층(326)과 함께 상호 접속층(328)내에 가능하다. 또한, 캡슐제 층(326)은 회로 디바이스(200)용 전기적 차폐 기능(electrically shielding function)을 수행할 수 있다. 캡슐제 층(326)이 전기적 도체이면, 전기적 디바이스(예를 들어, 220)는, 그 단자들이 전기적으로 단락되는 사실로 인해 도 8에 도시된 바와 같이 캡슐제 층(326)내에서 캡슐화되지 않을 것이다.
본 발명의 대안적인 실시예들은 전기적 도체인 캡슐제를 이용하지 않을 수 있다. 도 8을 참조하여, 캡슐제 층(326)이 전기적 비도전성이면, 전기적 도전층(415)은 전기적 차폐 및 전압 기준을 제공하기 위해 회로 디바이스(200) 위에 위치하여 형성될 수 있다. 전기적 도전층(415)은 다중-단계 캡슐화 프로세스의 일부로서 형성될 수 있음을 주목한다. 전기적 비-도전 캡슐제 층(326)은 이후의 다중-단계 캡슐화 프로세스의 후속 일부로서 층(415) 위에 위치하여 형성될 수 있다. 본 발명의 대안적인 실시예들에서, 하나 이상의 회로 디바이스(예를 들어, 200)는 단일 전기적 도전층(415)내에 위치될 수 있다.
상호 접속층(328)은 하나 이상의 레벨들의 상호 접속을 포함할 수 있고, 예를 들어, 고밀도 상호 접속 빌드-업(high density interconnect build-up), 적층물(lamination), 또는 박막 프로세싱과 같은 당 분야에서 공지된 다양한 회로화 프로세스들을 이용하여 형성될 수 있다. 본 발명의 일부 실시예들에서, 컴플리언트 폴리머 층(412)을 통과하는 비어(331)는 상호 접속층(328)의 접점 패드(330)를 전기적 도전 볼(334)과 접속시킨다. 본 발명의 대안적인 실시예들은 상호 접속층(328)과 전기적으로 접속하는 복수의 이러한 비어들과 복수의 볼들(예를 들어, 334)을 가질 수 있다. 전기적 도전 볼(334)은 예를 들어, 솔더, 또는 폴리머 코어(338)를 둘러싸는 솔더(336)와 같은 임의의 적절한 도전 물질로 형성될 수 있다. 본 발명의 일부 실시예들에서, 상호 접속층(328)(예를 들어, 412, 331, 330,334)의 아래의 구조는 상호 접속층(328)과, 전기적 도전 볼들(예를 들어, 334)에 그 후에 접착된 부가적인 구조(도시 없음) 사이에 스트레스 버퍼링을 제공하도록 기능할 수 있다.
본 발명의 일부 실시예들에서, 수동 또는 능동 중 하나인 전기 디바이스(220)는 전기적 도전층(224)의 상부 표면에 전기적으로 접속될 수 있으며, 이는 도전층(202)의 절연된 부분 그 자체이다. 전기 디바이스(220)의 좌측 단자에 전기적으로 접속된 좌측 부분(224)은, 전기 디바이스(220)의 우측 단자에 전기적으로 접속된 좌측 부분(224)으로부터 전기적으로 절연될 수 있음을 주목한다. 일 실시예에서, 전기 디바이스(220)는 224의 상부 표면 상에 제작된 하나 이상의 접점 패드들(228)에 의해 전기적 도전층(224)에 전기적으로 접속된다. 따라서, 전기 디바이스(220)는 도전층(224)에 의해 상호 접속층(328)에 전기적으로 접속된다. 본 발명의 일부 실시예들에서, 캡슐제 층(326)의 하나 이상의 부분들(예를 들어, 226)은 도전층(예를 들어, 224)의 하나 이상의 부분들을 절연시키는 역할을 할 수 있다. 디바이스(220)의 전기적 접속은 예를 들어, 솔더링 또는 도전성 접착과 같은 당 분야에 공지된 다양한 방법들을 이용하여 수행될 수 있다. 본 발명의 일부 실시예들에서, 도전층(224)은, 회로 디바이스(220)에 대한 보다 낮은 접착 높이와 패키지에 대한 보다 낮은 포텐셜 프로파일을 허용하는 도전층(202 및 203)의 잔여 부분들과 비교하여 높이가 감소될 수 있음을 주목한다.
전기적 도전층(202, 203, 224)은 임의의 적절한 전기적 도전 물질로 형성될 수 있다. 본 발명의 일부 실시예들에서, 전기적 도전층(202, 203, 224)은 예를 들어, 리드 프레임과 같은 전기적 도전 프레임일 수 있다. 리드 프레임은 예를 들어 구리 또는 합금(42)과 같은 임의의 전기적 도전 물질로 형성될 수 있다. 본 발명의 대안적인 실시예들에서, 전기적 도전층(202, 203, 224)은 복수의 상호 접속층들을 포함하는, 예를 들어 다중-층 기판과 같은 전기적 도전 기판일 수 있다.
상호 접속층(328)이 예를 들어, 액정 폴리머(Liquid crystal polymer)(LCP) 또는 폴리페닐렌 황화물(Polyphenylene sulfide))(PPS)과 같이 열가소성 같은, 캡슐제 층(326)과 동일한 카테고리의 물질을 이용하여 형성되면, 회로 디바이스(200) 및 상호 접속층(328)내의 이에 대응하는 상호 접속들은 심리스(seemless)내에 인케이싱(encased)될 수 있고, 도 8에 도시된 캡슐제 층(326)과 상호 접속층(328) 사이의 인터페이스들을 나타내는 수평선들과 물질의 모노리식 블록(monolithic block)은 더 이상 존재하지 않을 것임을 주목한다. 이러한 패키지 구성은, 박막으로 갈라진 비유사 물질들 사이의 인터페이스들의 수가 감소하고 보다 적은 수분 인그레스(less moisture ingress)로 인해 신뢰성이 개선됨을 증명한다. 본 발명의 일 실시예에서, 상호 접속층(328)의 제조를 위한 적층 기술은, 동일한 카테고리의 물질이 캡슐제 층(326)과 상호 접속층(328)을 위해 이용되는 경우에 이용될 수 있다. 또한 주입 몰딩은 이 경우의 캡슐제 층(326)을 도포하는데 이용될 수 있다.
본 발명의 일부 실시예들에서, 캡슐제 층(126)이 전기적으로 도전되지 않을 때, 전기적 도전층(예를 들어, 도 6의 100; 도 7의 201 내지 204 및 224; 도 8의 224)의 하나 이상의 부분들은 전기 접속들을 다른 디비이스들로 제공하기 위해 (예를 들어, 도 6의 102와 도 8의 220) 물리적으로 분리되거나 그렇지 않으면 전기적 도전층의 다른 부분들로부터 전기적으로 절연될 수 있음을 주목한다.
앞의 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자는 아래의 청구 범위에 제시된 본 발명의 범위로부터 벗어남 없이 다양한 수정들과 변경들이 이루어질 수 있음을 이해한다. 따라서, 설명서 및 도면들은 제한적이기 보다는 설명적인 의미로 이해하여야하고, 이러한 모든 수정들이 본 발명의 범위내에 포함됨을 의도한다.
혜택들, 다른 유익함들, 및 문제들에 대한 해결들이 특정 실시예들에 관해 상술되었다. 그러나, 임의의 혜택, 유익함, 또는 발생하거나 더욱 표명되는 해결들을 유발할 수 있는 혜택들, 다른 유익함들, 문제들에 대한 해결들, 및 임의의 요소(들)는 임의의 또는 모든 청구 범위들의 결정적인, 요구된, 필수적 특징 또는 요소로 해석되어서는 않된다. 여기에 이용된 용어들, "포함하다"는 비-배타적인 포함까지 포함하도록 의도하여, 리스트된 요소들을 포함하는 프로세스, 방법, 물품, 또는 장치는 그 요소들만을 포함하는 것은 아니고, 명시적으로 리스트되지 않은 다른 요소들, 또는 이러한 프로세스, 방법, 물품, 또는 장치에 대한 본래의 요소를 포함할 수 있다.
9 : 지지 구조 10 : 전기적 도전층
12 : 접착층 14 : 회로 디바이스들
19 : 접점 패드들 24 : 캡슐제 층

Claims (1)

  1. 적어도 부분적인 패키징을 갖는 디바이스에 있어서:
    능동 회로를 포함하는 제 1 표면, 상기 제 1 표면과 대향하는 제 2 표면, 및 상기 제 1 및 제 2 표면들과 수직한 측벽 표면들을 갖는 회로 디바이스; 및
    상기 회로 디바이스의 상기 측벽 표면들 및 상기 제 2 표면 위에 놓여지고, 상기 회로 디바이스의 상기 제 1 표면의 적어도 일부분을 노출시키는 전기적 도전 캡슐제(encapsulant)를 포함하는, 적어도 부분적인 패키징을 갖는 디바이스.
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