JP3563577B2 - 電子部品表面実装用基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品表面実装用基板に関し、特に、基板上に半導体素子と同時にその他のチップコンデンサ等の小型電子部品を高密度に実装した電子部品表面実装用基板に関するものである。
【０００２】
【従来技術】
近年、電子機器は小型軽量化、携帯化が進んでおり、それに用いられる回路ブロックもその動向に呼応する形で、小型軽量薄型化、表面実装化、複合化が押し進められている。
【０００３】
このような動向の中で、セラミック回路基板は、その優れた放熱性や低誘電損失等の特徴から従来より多用されており、表面実装用ハイブリッドＩＣを中心にして幅広く応用されてきた。
【０００４】
従来、ハイブリッドＩＣを搭載するセラミック回路基板は平板であることが一般的であったが、基板の小型化、特に低背化の要求から、これに用いられるＩＣチップ（半導体素子）を、キャビティと呼ばれる基板の一部を正方形状に掘り下げた凹部に収納することが行なわれている。
【０００５】
そして、近年では更なる低背化が要求されているため、半導体素子を配置する１段目凹部と、この１段目凹部の周囲に形成され、かつ１段目凹部の底面よりも底面が高い２段目凹部を形成し、この２段目凹部に、半導体素子からの電気信号を伝える配線を受ける電極パッドが形成されていた。
【０００６】
このような従来の半導体素子搭載装置を図７、図８に示す。図７は平面図、図８は図７の断面図である。図において、符号１は、絶縁基体を示している。この絶縁基体１の表面には半導体素子２を収容する１段目凹部３が形成されており、この１段目凹部３の周囲には環状に２段目凹部４が形成されている。１段目凹部３および２段目凹部４によりキャビティが構成されている。
【０００７】
そして、２段目凹部４の表面には、内部配線に接続された電極パッドが形成され、この電極パッドには、半導体素子２に接続されたワイヤボンディング６が接続されている。絶縁基体１の表面には、図７、図８には図示しなかったが、チップコンデンサや抵抗等の電子部品が実装されている。尚、図８においては、半導体素子を省略した。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような電子部品表面実装用基板では、絶縁基体１の表面に半導体素子２を収納するキャビティを形成し、これに半導体素子２を収納したため、低背化を促進することができるが、各種電子部品を実装することのできる基板表面の面積がキャビティの占有により少なくなり、そのため電子部品の実装効率が低下するという問題があった。
【０００９】
特に２段キャビティを有する電子部品表面実装用基板では、配線の接続に用いる最低限必要な電極パッドの面積に対して、必要以上のキャビティ面積を占有しなければならなかった。これは、従来のテープ積層方式によって電極パッドのキャビティ（２段目凹部）を形成する場合、パンチングにより形成するため、その形状は円及び矩形等の単純形状としなければ形成不能であったことによるものである。
【００１０】
【課題を解決するための手段】
本発明の電子部品表面実装用基板は、セラミックスからなる絶縁層を複数積層してなる絶縁基体と、該絶縁基体に形成された半導体素子収容用のキャビティとを具備し、前記絶縁基体表面に電子部品が実装される電子部品表面実装用基板において、前記キャビティが、半導体素子が配置される矩形状の半導体素子配置用凹部と、この半導体素子配置用凹部の対向する辺からそれぞれ前記絶縁基体端に向けて延設され、かつ前記辺よりも短い辺を有し、前記半導体素子配置用凹部の底面よりも高い底面を有する一対の電極パッド形成用凹部とから構成されるものである。本発明のセラミックスからなる絶縁層において、セラミックとはガラスセラミックも含む意味である。
【００１１】
【作用】
本発明の電子部品表面実装用基板によれば、半導体素子を配置する半導体素子配置用凹部と、この半導体素子配置用凹部の対向する側に形成された電極パッド形成用凹部とからなる十字状のキャビティを形成したので、コンデンサ等の電子部品を実装する基体の表面積を大幅に拡大することが可能となる。
【００１２】
即ち、本発明は、キャビティを２段の階段状に形成し、下段を半導体素子の固定部、上段を半導体素子と絶縁基体との接続に用いる電極パッドの形成部とした電子部品表面実装用基板であるが、上段のキャビティ形状が十字形状であるため、電極パッドの面積を必要最小限に小さくすることが可能となり、絶縁基体表面のキャビティの占める割合が最小となり、電子部品を実装可能な表面積の割合が最大となり、より高密度な実装が可能な電子部品表面実装用基板を提供することが可能となる。
【００１３】
【発明の実施の形態】
本発明の電子部品表面実装用基板を図１に示す。この図１において、符号１１は絶縁基体を示している。この絶縁基体１１は、図２に示すように、セラミックまたはガラスセラミックからなる４層の絶縁層１１ａ〜１１ｄを積層して構成されており、これらの絶縁層１１ａ〜１１ｄの間には、内部配線１２やビアホール導体１３が形成されている。
【００１４】
そして、絶縁基体１１には、図３に示すように、半導体素子１４を収納する十字状のキャビティ１５が形成されている。このキャビティ１５は、図４および図５に示すように、半導体素子１４を収納配置する矩形状の半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の対向する位置に形成された電極パッド形成用凹部１７とからなる十字形状とされ、電極パッド形成用凹部１７の底面は半導体素子配置用凹部１６の底面よりも高く形成されている。
【００１５】
即ち、キャビティ１５は、半導体素子１４が配置される矩形状の半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の対向する辺からそれぞれ絶縁基体１１端に向けて延設され、また導体素子配置用凹部１６の対向する辺よりも短い辺を有する一対の電極パッド形成用凹部１７とから構成されている。
【００１６】
電極パッド形成用凹部１７の底面には、内部配線１２に接続されるワイヤボンディング用の電極パッド１９が形成され、図２に示したように、この電極パッド１９と半導体素子配置用凹部１６の底面に固定された半導体素子１４とがワイヤボンディング２０により接続されている。電極パッド１９が形成される電極パッド形成用凹部１７の底面の面積は、ワイヤボンディングに必要な最小限の面積があればよい。即ち、電極パッド形成用凹部１７の面積、形状は半導体素子１４のサイズより小さくすることが可能である。尚、ワイヤボンディングが可能であれば、より複雑な任意の形状とすることも可能である。
【００１７】
絶縁基体１１の表面には、図１に示したように、十字形状のキャビティ１５が形成された部分以外の表面には表面配線２１が形成され、この表面配線２１には、チップコンデンサや抵抗器等の電子部品２２が実装されている。また、絶縁基体１１の側面には入出力端子、電源端子、グランド端子等の端子が端面電極２３として示されている。
【００１８】
尚、理解を容易にするため、図２においては、絶縁基体１１表面に形成される電子部品については省略した。図３においては電子部品および表面配線について省略し、図４および図５については半導体素子、電子部品および表面配線について省略した。
【００１９】
本発明の電子部品表面実装用基板の製造方法は、セラミックスからなる絶縁層を複数積層してなる絶縁基体と、表面に半導体素子を実装するためのキャビティを有する電子部品表面実装用基板の製造方法であって、以下の（ａ）〜（ｅ）の工程を具備する方法により作製される。
【００２０】
（ａ）セラミックスからなる絶縁層材料、光硬化可能なモノマー、有機バインダを含有するスリップ材を作製する工程
（ｂ）前記スリップ材を薄層化し乾燥して絶縁層成形体を形成する工程
（ｃ）該絶縁層成形体に露光処理を施し硬化させる工程
（ｄ）（ｃ）工程で得られた絶縁層成形体に（ｂ）（ｃ）工程を順次繰り返して絶縁層成形体が複数積層された積層成形体を作製するとともに、（ｂ）工程で得られた絶縁層成形体に対して、露光現像処理して半導体素子配置用凹部を形成する位置に貫通孔を形成し、該貫通孔に光硬化または熱硬化可能な樹脂ペーストを充填し、硬化する工程の後、前記スリップ材を薄層化し乾燥して絶縁層成形体を形成し、電極パッド形成用凹部および半導体素子配置用凹部を形成する位置に貫通孔を形成し、該貫通孔に前記樹脂ペーストを充填し硬化して、樹脂ペーストが充填されたキャビティを有する積層成形体を作製する工程
（ｅ）積層成形体を焼成する工程
尚、上記工程では、内部配線、ビアホール導体の形成については省略したが、必要に応じて形成する必要がある。内部配線は、露光処理後の絶縁層成形体に導電性ペーストを塗布することにより、また、ビアホール導体は、スリップを薄層化し、乾燥した絶縁層成形体に、ビアホールの形成位置に露光現像処理しビアホール用の貫通孔を作製し、この貫通孔に導電性ペーストを充填することにより形成できる。
【００２１】
本発明の電子部品表面実装用基板の製造方法について具体的に説明する。先ず、絶縁層となるスリップ材は、ガラスセラミックまたはセラミック材料、光硬化可能なモノマー、有機バインダと、有機溶剤を均質混練して得られた溶剤系のスリップ材である。
【００２２】
また８５０〜１０５０℃で焼成されるいわゆる低温焼成セラミックスを複合回路ブロックとして用いる場合においては、絶縁層には、セラミック材料とガラス材料（両者を合わせて固形成分という）を一般的に用いる。
【００２３】
スリップ材は、例えば、ガラス材料であるＳｉＯ２ 、Ａｌ２ Ｏ３ 、ＺｎＯ、ＭｇＯ、Ｂ２ Ｏ３ を主成分とする結晶化ガラス粉末７０重量％とセラミック材料であるアルミナ粉末３０重量％とからなるセラミック原料粉末と、光硬化可能なモノマー、例えばポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダ、例えばアルキルメタクリレートと、可塑剤とを、有機溶剤、例えばエチルカルビトールアセテートに混合し、ボールミルで約４８時間混練して作製される。
【００２４】
尚、上述の実施例では溶剤系スリップ材を作製しているが、上述のように親水性の官能基を付加した光硬化可能なモノマー、例えば多官能基メタクリレートモノマー、有機バインダ、例えばカルボキシル変性アルキルメタクリレートを用いて、イオン交換水で混練した水系スリップ材を作成しても構わない。
【００２５】
セラミック原料粉末としては、金属元素として少なくともＭｇ、Ｔｉ、Ｃａを含有する複合酸化物であって、その金属元素酸化物による組成式を（１−ｘ）ＭｇＴｉＯ３ −ｘＣａＴｉＯ３ （但し、式中ｘは重量比を表し、０．０１≦ｘ≦０．１５）で表される主成分１００重量部に対して、硼素含有化合物をＢ２ Ｏ３ 換算で３〜３０重量部、アルカリ金属含有化合物をアルカリ金属炭酸塩換算で１〜２５重量部添加含有してなるものであっても良い。
【００２６】
また、内部配線１２、ビアホール導体１３となる導電性ペーストを作成する。
【００２７】
導電性ペーストは、低融点で且つ低抵抗の金属材料である例えば銀粉末と、硼珪酸系低融点ガラス、例えばＢ２ Ｏ３ −ＳｉＯ２ −ＢａＯガラス、ＣａＯ−Ｂ２ Ｏ３ −ＳｉＯ２ ガラス、ＣａＯ−Ａｌ２ Ｏ３ −Ｂ２ Ｏ３ −ＳｉＯ２ ガラスと、有機バインダ、例えばエチルセルロースとを、有機溶剤、例えば２，２，４−トリメチル−１，３−ペンタジオールモノイソブチレートに混合し、３本ローラーにより均質混練して作成される。
【００２８】
また、表面配線２１となる導体材料の導電性ペーストは、銀系合金または銅のうち少なくとも１つの金属材料の粉末と、低融点ガラス成分と、有機バインダ及び有機溶剤とを均質混練したものが好適に使用される。内部配線及びビアホール導体となる導体材料の導電性ペーストは表面配線のものと同様でもかまわないし、銀を主成分としたものでもかまわない。これらは、特に焼成温度が８５０〜１０５０℃であるため、金属材料としては、比較的低融点であり、且つ低抵抗材料が選択され、また、低融点ガラス成分も、絶縁層となる絶縁層成形体（スリップ材を塗布、乾燥したもの）との焼結挙動を考慮して、その屈伏点が７００℃前後となるものが使用される。
【００２９】
次に、図６（ａ）に示すように、上述の表面配線２１となる導電性ペーストを支持基板２４表面に塗布し、乾燥し導電部材２５を形成する。この後、上述のスリップ材を上記導電部材２５を被覆するように塗布し乾燥を行い、最下層となる絶縁層成形体２６ａを形成する。具体的には、まず、支持基板２４の導電部材２５上に、上述のスリップ材をドクターブレード法によって塗布した後乾燥して、焼成後の絶縁層１１ａ〜１１ｄの最下層である絶縁層１１ａとなる絶縁層成形体２６ａを形成する。
【００３０】
ここで、支持基板２４としては、マイラーフイルムを用い、焼成工程前に取り外される。塗布後の乾燥条件は、６０〜８０℃で２０分乾燥であり、薄層化・乾燥された絶縁層成形体２６ａの厚みは１２０μｍである。
【００３１】
絶縁層１１ａには、ピアホール導体１３が形成されているため、図６（ｂ）に示すように、絶縁層成形体２６ａに露光現像処理によりビアホールを作製する。
【００３２】
露光処理は、例えば、フォトターゲットを絶縁層成形体２６ａ上に近接または載置して、ビアホールを形成する位置以外の領域に、低圧、高圧、超高圧の水銀灯系の露光光を照射する。これにより、ビアホール以外の領域では、光硬化可能なモノマーが光重合反応を起こす。従って、ビアホール部分のみが現像処理によって除去可能な溶化部となる。
【００３３】
具体的には、露光処理は、絶縁層成形体２６ａ上にビアホールが形成される領域が遮光されるようなフォトターゲットを載置して、超高圧水銀灯（１０ｍＷ／ｃｍ２ ）を光源として用いて露光を行なう。
【００３４】
これにより、ビアホールが形成される領域の絶縁層成形体２６ａにおいては光硬化可能なモノマの光重合反応がおこらず、ビアホールが形成される領域以外の絶縁層成形体２６ａにおいては、光重合反応が起こる。ここで光重合反応が起こった部位を不溶化部といい、光重合反応が起こらない部位を溶化部という。尚、１２０μｍ程度の絶縁層成形体は、超高圧水銀灯（１０ｍＷ／ｃｍ２ ）を２０〜３０秒程度照射すれば露光を行うことができる。
【００３５】
現像処理は、クロロセン等の溶剤を例えばスプレー現像法やパドル現像法によって、絶縁層成形体２６ａである露光溶化部に接触させ、現像を行う。その後、必要に応じて洗浄及び乾燥を行なう。現像処理は、絶縁層成形体２６ａの溶化部を現像液で除去するもので、具体的には１，１，１−トリクロロエタンをスプレー法で現像を行う。
【００３６】
この現像処理により、絶縁層成形体２６ａにビアホールの場合は直径１００〜２００μｍの大きさの貫通孔を形成することができる。その後、絶縁層成形体２６ａを現像によって生じる不要なカスなどを洗浄、乾燥工程により完全に除去する。
【００３７】
次に、ビアホール用貫通孔に導体ペーストを充填し、乾燥する。具体的には、上述の工程で形成したビアホール用貫通孔に上述の導電性ペーストを充填し、乾燥する。ビアホール用貫通孔に相当する部位のみに印刷可能なスクリーンを用いる印刷によって、ビアホール導体１３となる導電部材２７を形成し、その後、５０℃・１０分乾燥する。
【００３８】
次に、内部配線１２となるパターンを印刷・乾燥を行う。具体的には、図６（ｂ）に示したように絶縁層１０ａと絶縁層１０ｂとの間に配置される内部配線１２となる内部配線パターン２８をスクリーン印刷法にて形成し、乾燥を行う。
【００３９】
そして、前述した絶縁層成形体２６ａの形成から、内部配線パターン２８の形成までの工程を繰り返す。このようにして、図６（ｃ）に示すように、絶縁層成形体２６ｂを積層し、導電部材２７と内部配線パターン２８を形成する。
【００４０】
この後、図６（ｄ）に示すように、絶縁層成形体２６ｂの表面に絶縁層成形体２６ｃを形成し、露光現像処理によりビアホールとなる貫通孔および半導体素子配置用凹部１６となる開口部３０を形成する。この後、ビアホールとなる貫通孔に導電性ペーストを充填するとともに、開口部３０に熱硬化性樹脂または光硬化性樹脂を充填し、硬化させる。
【００４１】
この後、図６（ｅ）に示すように、絶縁層成形体２６ｃの表面および開口部３０の表面に絶縁層成形体２６ｄを形成し、露光現像処理によりビアホールとなる貫通孔および電極パッド形成用凹部１７および半導体素子配置用凹部１６となる開口部３３を形成する。この後、ビアホールとなる貫通孔に導電性ペーストを充填するとともに、開口部３３に熱硬化性樹脂または光硬化性樹脂からなる樹脂３１を充填し、硬化させる。
【００４２】
そして、この絶縁層成形体２６ｄの表面に表面配線２１となる導電性ペーストを塗布し、乾燥することにより、積層成形体が作製される。
【００４３】
次に、必要に応じて、積層成形体の形状をプレスで整え、分割溝を形成し、支持基板２４を取り外す。
【００４４】
次に、焼成を行う。焼成は、脱バインダ工程と、本焼成工程からなる。脱バインダ工程は、概ね６００℃以下の温度領域であり、絶縁層成形体２６ａ〜２６ｄ及び内部配線パターン２８、導電部材２７に含まれている有機バインダ、光硬化可能なモノマ、開口部３０、３３に充填された樹脂３１を消失する過程であり、本焼成工程は、ピーク温度８５０〜１０５０℃、例えば、９００℃３０分ピークの焼成過程であり、絶縁層となる絶縁層成形体２６ａ〜２６ｄおよび内部配線パターン２８、端面電極２３、ビアホール導体１３となる導電部材２７を一括的に焼成することにより、本発明の電子部品表面実装用基板が作製される。
【００４５】
その後、表面処理として、さらに、厚膜抵抗膜や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらに半導体素子を含む電子部品の接合を行う。そして、この後、分割溝に沿って分割することにより、図１に示したような電子部品表面実装用基板が得られる。
【００４６】
本発明の電子部品表面実装用基板によれば、半導体素子１４を配置する半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の底面よりも高い底面を有する電極パッド形成用凹部１７とからなる十字状のキャビティ１５を形成したので、絶縁基体１１表面のキャビティ１５の占める割合が最小となり、電子部品２２を実装可能な表面積の割合が最大となり、より高密度な実装が可能な電子部品表面実装用基板を提供することができる。つまり、従来においては図３に一点鎖線で示したキャビティが必要であったが、本発明においては実線で示す通りキャビティを小さくできる。
【００４７】
また、上記のような製造方法によれば、ビアホールやキャビティ用貫通溝がフォトターゲットを用いて、露光・現像処理によって作製されるため、フォトターゲットのパターンによっても、種々の大きさのものが形成され、従来の製造方法、即ち、金型やＮＣパンチの打ち抜きでは得ることができない形状で且つ相対位置精度の高い貫通穴の形成が可能であり、十字状のキャビティを有する本発明の電子部品表面実装用基板を容易に作製できる。
【００４８】
さらに、絶縁層となるスリップ材の塗布により絶縁層成形体が形成されるため、絶縁層成形体の表面が、内部配線の配線パターンの積層状態にかかわらず、常に平面状態を維持でき、絶縁層成形体上に配線パターンを形成するにあたって、非常に精度が高くなる。
【００４９】
上述の実施例では、内部配線１２として、Ａｕ系、Ａｇ系、Ｃｕ系の低融点金属材料を用いた低温焼成のセラミック基板の製造方法で説明したが、内部配線１２として、タングステン、モリブデンなどの高融点金属材料を用いた、１３００℃前後で焼成されるセラミック基板に、本発明の製造方法を適用しても構わない。この場合、スリップ材のガラス材料の組成を所定成分とし、さらにセラミック材料との混合比率を所定に設定する必要がある。
【００５０】
【発明の効果】
本発明によれば、半導体素子を配置する半導体素子配置用凹部と、この半導体素子配置用凹部の底面よりも高い底面を有する電極パッド形成用凹部とからなる十字状のキャビティを形成したので、コンデンサ等の電子部品を実装する基体の表面積を大幅に拡大することができる。
【図面の簡単な説明】
【図１】本発明の電子部品表面実装用基板に半導体素子を搭載した斜視図である。
【図２】図１の断面図である。
【図３】図１の平面図である。
【図４】図３のＡ−Ａ線に沿う断面図である。
【図５】図３のＢ−Ｂ線に沿う断面図である。
【図６】本発明の電子部品表面実装用基板の製造方法を説明するための工程図である。
【図７】従来の電子部品表面実装用基板に半導体素子を搭載した斜視図である。
【図８】図７のＣ−Ｃ線に沿う断面図である。
【符号の説明】
１１・・・絶縁基体
１１ａ〜１１ｄ・・・絶縁層
１２・・・内部配線
１３・・・ビアホール導体
１４・・・半導体素子
１５・・・キャビティ
１６・・・半導体素子配置用凹部
１７・・・電極パッド形成用凹部
１９・・・電極パッド
２０・・・ワイヤボンディング
２２・・・電子部品
【発明の属する技術分野】
本発明は、電子部品表面実装用基板に関し、特に、基板上に半導体素子と同時にその他のチップコンデンサ等の小型電子部品を高密度に実装した電子部品表面実装用基板に関するものである。
【０００２】
【従来技術】
近年、電子機器は小型軽量化、携帯化が進んでおり、それに用いられる回路ブロックもその動向に呼応する形で、小型軽量薄型化、表面実装化、複合化が押し進められている。
【０００３】
このような動向の中で、セラミック回路基板は、その優れた放熱性や低誘電損失等の特徴から従来より多用されており、表面実装用ハイブリッドＩＣを中心にして幅広く応用されてきた。
【０００４】
従来、ハイブリッドＩＣを搭載するセラミック回路基板は平板であることが一般的であったが、基板の小型化、特に低背化の要求から、これに用いられるＩＣチップ（半導体素子）を、キャビティと呼ばれる基板の一部を正方形状に掘り下げた凹部に収納することが行なわれている。
【０００５】
そして、近年では更なる低背化が要求されているため、半導体素子を配置する１段目凹部と、この１段目凹部の周囲に形成され、かつ１段目凹部の底面よりも底面が高い２段目凹部を形成し、この２段目凹部に、半導体素子からの電気信号を伝える配線を受ける電極パッドが形成されていた。
【０００６】
このような従来の半導体素子搭載装置を図７、図８に示す。図７は平面図、図８は図７の断面図である。図において、符号１は、絶縁基体を示している。この絶縁基体１の表面には半導体素子２を収容する１段目凹部３が形成されており、この１段目凹部３の周囲には環状に２段目凹部４が形成されている。１段目凹部３および２段目凹部４によりキャビティが構成されている。
【０００７】
そして、２段目凹部４の表面には、内部配線に接続された電極パッドが形成され、この電極パッドには、半導体素子２に接続されたワイヤボンディング６が接続されている。絶縁基体１の表面には、図７、図８には図示しなかったが、チップコンデンサや抵抗等の電子部品が実装されている。尚、図８においては、半導体素子を省略した。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような電子部品表面実装用基板では、絶縁基体１の表面に半導体素子２を収納するキャビティを形成し、これに半導体素子２を収納したため、低背化を促進することができるが、各種電子部品を実装することのできる基板表面の面積がキャビティの占有により少なくなり、そのため電子部品の実装効率が低下するという問題があった。
【０００９】
特に２段キャビティを有する電子部品表面実装用基板では、配線の接続に用いる最低限必要な電極パッドの面積に対して、必要以上のキャビティ面積を占有しなければならなかった。これは、従来のテープ積層方式によって電極パッドのキャビティ（２段目凹部）を形成する場合、パンチングにより形成するため、その形状は円及び矩形等の単純形状としなければ形成不能であったことによるものである。
【００１０】
【課題を解決するための手段】
本発明の電子部品表面実装用基板は、セラミックスからなる絶縁層を複数積層してなる絶縁基体と、該絶縁基体に形成された半導体素子収容用のキャビティとを具備し、前記絶縁基体表面に電子部品が実装される電子部品表面実装用基板において、前記キャビティが、半導体素子が配置される矩形状の半導体素子配置用凹部と、この半導体素子配置用凹部の対向する辺からそれぞれ前記絶縁基体端に向けて延設され、かつ前記辺よりも短い辺を有し、前記半導体素子配置用凹部の底面よりも高い底面を有する一対の電極パッド形成用凹部とから構成されるものである。本発明のセラミックスからなる絶縁層において、セラミックとはガラスセラミックも含む意味である。
【００１１】
【作用】
本発明の電子部品表面実装用基板によれば、半導体素子を配置する半導体素子配置用凹部と、この半導体素子配置用凹部の対向する側に形成された電極パッド形成用凹部とからなる十字状のキャビティを形成したので、コンデンサ等の電子部品を実装する基体の表面積を大幅に拡大することが可能となる。
【００１２】
即ち、本発明は、キャビティを２段の階段状に形成し、下段を半導体素子の固定部、上段を半導体素子と絶縁基体との接続に用いる電極パッドの形成部とした電子部品表面実装用基板であるが、上段のキャビティ形状が十字形状であるため、電極パッドの面積を必要最小限に小さくすることが可能となり、絶縁基体表面のキャビティの占める割合が最小となり、電子部品を実装可能な表面積の割合が最大となり、より高密度な実装が可能な電子部品表面実装用基板を提供することが可能となる。
【００１３】
【発明の実施の形態】
本発明の電子部品表面実装用基板を図１に示す。この図１において、符号１１は絶縁基体を示している。この絶縁基体１１は、図２に示すように、セラミックまたはガラスセラミックからなる４層の絶縁層１１ａ〜１１ｄを積層して構成されており、これらの絶縁層１１ａ〜１１ｄの間には、内部配線１２やビアホール導体１３が形成されている。
【００１４】
そして、絶縁基体１１には、図３に示すように、半導体素子１４を収納する十字状のキャビティ１５が形成されている。このキャビティ１５は、図４および図５に示すように、半導体素子１４を収納配置する矩形状の半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の対向する位置に形成された電極パッド形成用凹部１７とからなる十字形状とされ、電極パッド形成用凹部１７の底面は半導体素子配置用凹部１６の底面よりも高く形成されている。
【００１５】
即ち、キャビティ１５は、半導体素子１４が配置される矩形状の半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の対向する辺からそれぞれ絶縁基体１１端に向けて延設され、また導体素子配置用凹部１６の対向する辺よりも短い辺を有する一対の電極パッド形成用凹部１７とから構成されている。
【００１６】
電極パッド形成用凹部１７の底面には、内部配線１２に接続されるワイヤボンディング用の電極パッド１９が形成され、図２に示したように、この電極パッド１９と半導体素子配置用凹部１６の底面に固定された半導体素子１４とがワイヤボンディング２０により接続されている。電極パッド１９が形成される電極パッド形成用凹部１７の底面の面積は、ワイヤボンディングに必要な最小限の面積があればよい。即ち、電極パッド形成用凹部１７の面積、形状は半導体素子１４のサイズより小さくすることが可能である。尚、ワイヤボンディングが可能であれば、より複雑な任意の形状とすることも可能である。
【００１７】
絶縁基体１１の表面には、図１に示したように、十字形状のキャビティ１５が形成された部分以外の表面には表面配線２１が形成され、この表面配線２１には、チップコンデンサや抵抗器等の電子部品２２が実装されている。また、絶縁基体１１の側面には入出力端子、電源端子、グランド端子等の端子が端面電極２３として示されている。
【００１８】
尚、理解を容易にするため、図２においては、絶縁基体１１表面に形成される電子部品については省略した。図３においては電子部品および表面配線について省略し、図４および図５については半導体素子、電子部品および表面配線について省略した。
【００１９】
本発明の電子部品表面実装用基板の製造方法は、セラミックスからなる絶縁層を複数積層してなる絶縁基体と、表面に半導体素子を実装するためのキャビティを有する電子部品表面実装用基板の製造方法であって、以下の（ａ）〜（ｅ）の工程を具備する方法により作製される。
【００２０】
（ａ）セラミックスからなる絶縁層材料、光硬化可能なモノマー、有機バインダを含有するスリップ材を作製する工程
（ｂ）前記スリップ材を薄層化し乾燥して絶縁層成形体を形成する工程
（ｃ）該絶縁層成形体に露光処理を施し硬化させる工程
（ｄ）（ｃ）工程で得られた絶縁層成形体に（ｂ）（ｃ）工程を順次繰り返して絶縁層成形体が複数積層された積層成形体を作製するとともに、（ｂ）工程で得られた絶縁層成形体に対して、露光現像処理して半導体素子配置用凹部を形成する位置に貫通孔を形成し、該貫通孔に光硬化または熱硬化可能な樹脂ペーストを充填し、硬化する工程の後、前記スリップ材を薄層化し乾燥して絶縁層成形体を形成し、電極パッド形成用凹部および半導体素子配置用凹部を形成する位置に貫通孔を形成し、該貫通孔に前記樹脂ペーストを充填し硬化して、樹脂ペーストが充填されたキャビティを有する積層成形体を作製する工程
（ｅ）積層成形体を焼成する工程
尚、上記工程では、内部配線、ビアホール導体の形成については省略したが、必要に応じて形成する必要がある。内部配線は、露光処理後の絶縁層成形体に導電性ペーストを塗布することにより、また、ビアホール導体は、スリップを薄層化し、乾燥した絶縁層成形体に、ビアホールの形成位置に露光現像処理しビアホール用の貫通孔を作製し、この貫通孔に導電性ペーストを充填することにより形成できる。
【００２１】
本発明の電子部品表面実装用基板の製造方法について具体的に説明する。先ず、絶縁層となるスリップ材は、ガラスセラミックまたはセラミック材料、光硬化可能なモノマー、有機バインダと、有機溶剤を均質混練して得られた溶剤系のスリップ材である。
【００２２】
また８５０〜１０５０℃で焼成されるいわゆる低温焼成セラミックスを複合回路ブロックとして用いる場合においては、絶縁層には、セラミック材料とガラス材料（両者を合わせて固形成分という）を一般的に用いる。
【００２３】
スリップ材は、例えば、ガラス材料であるＳｉＯ２ 、Ａｌ２ Ｏ３ 、ＺｎＯ、ＭｇＯ、Ｂ２ Ｏ３ を主成分とする結晶化ガラス粉末７０重量％とセラミック材料であるアルミナ粉末３０重量％とからなるセラミック原料粉末と、光硬化可能なモノマー、例えばポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダ、例えばアルキルメタクリレートと、可塑剤とを、有機溶剤、例えばエチルカルビトールアセテートに混合し、ボールミルで約４８時間混練して作製される。
【００２４】
尚、上述の実施例では溶剤系スリップ材を作製しているが、上述のように親水性の官能基を付加した光硬化可能なモノマー、例えば多官能基メタクリレートモノマー、有機バインダ、例えばカルボキシル変性アルキルメタクリレートを用いて、イオン交換水で混練した水系スリップ材を作成しても構わない。
【００２５】
セラミック原料粉末としては、金属元素として少なくともＭｇ、Ｔｉ、Ｃａを含有する複合酸化物であって、その金属元素酸化物による組成式を（１−ｘ）ＭｇＴｉＯ３ −ｘＣａＴｉＯ３ （但し、式中ｘは重量比を表し、０．０１≦ｘ≦０．１５）で表される主成分１００重量部に対して、硼素含有化合物をＢ２ Ｏ３ 換算で３〜３０重量部、アルカリ金属含有化合物をアルカリ金属炭酸塩換算で１〜２５重量部添加含有してなるものであっても良い。
【００２６】
また、内部配線１２、ビアホール導体１３となる導電性ペーストを作成する。
【００２７】
導電性ペーストは、低融点で且つ低抵抗の金属材料である例えば銀粉末と、硼珪酸系低融点ガラス、例えばＢ２ Ｏ３ −ＳｉＯ２ −ＢａＯガラス、ＣａＯ−Ｂ２ Ｏ３ −ＳｉＯ２ ガラス、ＣａＯ−Ａｌ２ Ｏ３ −Ｂ２ Ｏ３ −ＳｉＯ２ ガラスと、有機バインダ、例えばエチルセルロースとを、有機溶剤、例えば２，２，４−トリメチル−１，３−ペンタジオールモノイソブチレートに混合し、３本ローラーにより均質混練して作成される。
【００２８】
また、表面配線２１となる導体材料の導電性ペーストは、銀系合金または銅のうち少なくとも１つの金属材料の粉末と、低融点ガラス成分と、有機バインダ及び有機溶剤とを均質混練したものが好適に使用される。内部配線及びビアホール導体となる導体材料の導電性ペーストは表面配線のものと同様でもかまわないし、銀を主成分としたものでもかまわない。これらは、特に焼成温度が８５０〜１０５０℃であるため、金属材料としては、比較的低融点であり、且つ低抵抗材料が選択され、また、低融点ガラス成分も、絶縁層となる絶縁層成形体（スリップ材を塗布、乾燥したもの）との焼結挙動を考慮して、その屈伏点が７００℃前後となるものが使用される。
【００２９】
次に、図６（ａ）に示すように、上述の表面配線２１となる導電性ペーストを支持基板２４表面に塗布し、乾燥し導電部材２５を形成する。この後、上述のスリップ材を上記導電部材２５を被覆するように塗布し乾燥を行い、最下層となる絶縁層成形体２６ａを形成する。具体的には、まず、支持基板２４の導電部材２５上に、上述のスリップ材をドクターブレード法によって塗布した後乾燥して、焼成後の絶縁層１１ａ〜１１ｄの最下層である絶縁層１１ａとなる絶縁層成形体２６ａを形成する。
【００３０】
ここで、支持基板２４としては、マイラーフイルムを用い、焼成工程前に取り外される。塗布後の乾燥条件は、６０〜８０℃で２０分乾燥であり、薄層化・乾燥された絶縁層成形体２６ａの厚みは１２０μｍである。
【００３１】
絶縁層１１ａには、ピアホール導体１３が形成されているため、図６（ｂ）に示すように、絶縁層成形体２６ａに露光現像処理によりビアホールを作製する。
【００３２】
露光処理は、例えば、フォトターゲットを絶縁層成形体２６ａ上に近接または載置して、ビアホールを形成する位置以外の領域に、低圧、高圧、超高圧の水銀灯系の露光光を照射する。これにより、ビアホール以外の領域では、光硬化可能なモノマーが光重合反応を起こす。従って、ビアホール部分のみが現像処理によって除去可能な溶化部となる。
【００３３】
具体的には、露光処理は、絶縁層成形体２６ａ上にビアホールが形成される領域が遮光されるようなフォトターゲットを載置して、超高圧水銀灯（１０ｍＷ／ｃｍ２ ）を光源として用いて露光を行なう。
【００３４】
これにより、ビアホールが形成される領域の絶縁層成形体２６ａにおいては光硬化可能なモノマの光重合反応がおこらず、ビアホールが形成される領域以外の絶縁層成形体２６ａにおいては、光重合反応が起こる。ここで光重合反応が起こった部位を不溶化部といい、光重合反応が起こらない部位を溶化部という。尚、１２０μｍ程度の絶縁層成形体は、超高圧水銀灯（１０ｍＷ／ｃｍ２ ）を２０〜３０秒程度照射すれば露光を行うことができる。
【００３５】
現像処理は、クロロセン等の溶剤を例えばスプレー現像法やパドル現像法によって、絶縁層成形体２６ａである露光溶化部に接触させ、現像を行う。その後、必要に応じて洗浄及び乾燥を行なう。現像処理は、絶縁層成形体２６ａの溶化部を現像液で除去するもので、具体的には１，１，１−トリクロロエタンをスプレー法で現像を行う。
【００３６】
この現像処理により、絶縁層成形体２６ａにビアホールの場合は直径１００〜２００μｍの大きさの貫通孔を形成することができる。その後、絶縁層成形体２６ａを現像によって生じる不要なカスなどを洗浄、乾燥工程により完全に除去する。
【００３７】
次に、ビアホール用貫通孔に導体ペーストを充填し、乾燥する。具体的には、上述の工程で形成したビアホール用貫通孔に上述の導電性ペーストを充填し、乾燥する。ビアホール用貫通孔に相当する部位のみに印刷可能なスクリーンを用いる印刷によって、ビアホール導体１３となる導電部材２７を形成し、その後、５０℃・１０分乾燥する。
【００３８】
次に、内部配線１２となるパターンを印刷・乾燥を行う。具体的には、図６（ｂ）に示したように絶縁層１０ａと絶縁層１０ｂとの間に配置される内部配線１２となる内部配線パターン２８をスクリーン印刷法にて形成し、乾燥を行う。
【００３９】
そして、前述した絶縁層成形体２６ａの形成から、内部配線パターン２８の形成までの工程を繰り返す。このようにして、図６（ｃ）に示すように、絶縁層成形体２６ｂを積層し、導電部材２７と内部配線パターン２８を形成する。
【００４０】
この後、図６（ｄ）に示すように、絶縁層成形体２６ｂの表面に絶縁層成形体２６ｃを形成し、露光現像処理によりビアホールとなる貫通孔および半導体素子配置用凹部１６となる開口部３０を形成する。この後、ビアホールとなる貫通孔に導電性ペーストを充填するとともに、開口部３０に熱硬化性樹脂または光硬化性樹脂を充填し、硬化させる。
【００４１】
この後、図６（ｅ）に示すように、絶縁層成形体２６ｃの表面および開口部３０の表面に絶縁層成形体２６ｄを形成し、露光現像処理によりビアホールとなる貫通孔および電極パッド形成用凹部１７および半導体素子配置用凹部１６となる開口部３３を形成する。この後、ビアホールとなる貫通孔に導電性ペーストを充填するとともに、開口部３３に熱硬化性樹脂または光硬化性樹脂からなる樹脂３１を充填し、硬化させる。
【００４２】
そして、この絶縁層成形体２６ｄの表面に表面配線２１となる導電性ペーストを塗布し、乾燥することにより、積層成形体が作製される。
【００４３】
次に、必要に応じて、積層成形体の形状をプレスで整え、分割溝を形成し、支持基板２４を取り外す。
【００４４】
次に、焼成を行う。焼成は、脱バインダ工程と、本焼成工程からなる。脱バインダ工程は、概ね６００℃以下の温度領域であり、絶縁層成形体２６ａ〜２６ｄ及び内部配線パターン２８、導電部材２７に含まれている有機バインダ、光硬化可能なモノマ、開口部３０、３３に充填された樹脂３１を消失する過程であり、本焼成工程は、ピーク温度８５０〜１０５０℃、例えば、９００℃３０分ピークの焼成過程であり、絶縁層となる絶縁層成形体２６ａ〜２６ｄおよび内部配線パターン２８、端面電極２３、ビアホール導体１３となる導電部材２７を一括的に焼成することにより、本発明の電子部品表面実装用基板が作製される。
【００４５】
その後、表面処理として、さらに、厚膜抵抗膜や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらに半導体素子を含む電子部品の接合を行う。そして、この後、分割溝に沿って分割することにより、図１に示したような電子部品表面実装用基板が得られる。
【００４６】
本発明の電子部品表面実装用基板によれば、半導体素子１４を配置する半導体素子配置用凹部１６と、この半導体素子配置用凹部１６の底面よりも高い底面を有する電極パッド形成用凹部１７とからなる十字状のキャビティ１５を形成したので、絶縁基体１１表面のキャビティ１５の占める割合が最小となり、電子部品２２を実装可能な表面積の割合が最大となり、より高密度な実装が可能な電子部品表面実装用基板を提供することができる。つまり、従来においては図３に一点鎖線で示したキャビティが必要であったが、本発明においては実線で示す通りキャビティを小さくできる。
【００４７】
また、上記のような製造方法によれば、ビアホールやキャビティ用貫通溝がフォトターゲットを用いて、露光・現像処理によって作製されるため、フォトターゲットのパターンによっても、種々の大きさのものが形成され、従来の製造方法、即ち、金型やＮＣパンチの打ち抜きでは得ることができない形状で且つ相対位置精度の高い貫通穴の形成が可能であり、十字状のキャビティを有する本発明の電子部品表面実装用基板を容易に作製できる。
【００４８】
さらに、絶縁層となるスリップ材の塗布により絶縁層成形体が形成されるため、絶縁層成形体の表面が、内部配線の配線パターンの積層状態にかかわらず、常に平面状態を維持でき、絶縁層成形体上に配線パターンを形成するにあたって、非常に精度が高くなる。
【００４９】
上述の実施例では、内部配線１２として、Ａｕ系、Ａｇ系、Ｃｕ系の低融点金属材料を用いた低温焼成のセラミック基板の製造方法で説明したが、内部配線１２として、タングステン、モリブデンなどの高融点金属材料を用いた、１３００℃前後で焼成されるセラミック基板に、本発明の製造方法を適用しても構わない。この場合、スリップ材のガラス材料の組成を所定成分とし、さらにセラミック材料との混合比率を所定に設定する必要がある。
【００５０】
【発明の効果】
本発明によれば、半導体素子を配置する半導体素子配置用凹部と、この半導体素子配置用凹部の底面よりも高い底面を有する電極パッド形成用凹部とからなる十字状のキャビティを形成したので、コンデンサ等の電子部品を実装する基体の表面積を大幅に拡大することができる。
【図面の簡単な説明】
【図１】本発明の電子部品表面実装用基板に半導体素子を搭載した斜視図である。
【図２】図１の断面図である。
【図３】図１の平面図である。
【図４】図３のＡ−Ａ線に沿う断面図である。
【図５】図３のＢ−Ｂ線に沿う断面図である。
【図６】本発明の電子部品表面実装用基板の製造方法を説明するための工程図である。
【図７】従来の電子部品表面実装用基板に半導体素子を搭載した斜視図である。
【図８】図７のＣ−Ｃ線に沿う断面図である。
【符号の説明】
１１・・・絶縁基体
１１ａ〜１１ｄ・・・絶縁層
１２・・・内部配線
１３・・・ビアホール導体
１４・・・半導体素子
１５・・・キャビティ
１６・・・半導体素子配置用凹部
１７・・・電極パッド形成用凹部
１９・・・電極パッド
２０・・・ワイヤボンディング
２２・・・電子部品
Claims (1)
- セラミックスからなる絶縁層を複数積層してなる絶縁基体と、該絶縁基体に形成された半導体素子収容用のキャビティとを具備し、前記絶縁基体表面に電子部品が実装される電子部品表面実装用基板において、前記キャビティが、半導体素子が配置される矩形状の半導体素子配置用凹部と、この半導体素子配置用凹部の対向する辺からそれぞれ前記絶縁基体端に向けて延設され、かつ前記辺よりも短い辺を有し、前記半導体素子配置用凹部の底面よりも高い底面を有する一対の電極パッド形成用凹部とから構成されることを特徴とする電子部品表面実装用基板。
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