JP2008130618A - 多層配線基板 - Google Patents
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Abstract
【課題】基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる、多層配線基板を提供する。
【解決手段】多層配線基板10は、基板本体20の一方主面20b側にキャビティ26が形成され、キャビティ26内に受動素子30が実装され、基板本体20の他方主面20aに半導体素子40が実装されている。受動素子30の長手方向と、キャビティ26の長手方向とが同じ方向10yである。
【選択図】図1
【解決手段】多層配線基板10は、基板本体20の一方主面20b側にキャビティ26が形成され、キャビティ26内に受動素子30が実装され、基板本体20の他方主面20aに半導体素子40が実装されている。受動素子30の長手方向と、キャビティ26の長手方向とが同じ方向10yである。
【選択図】図1
Description
本発明は、多層配線基板に関し、詳しくは、キャビティ内に受動素子が実装された多層配線基板に関する。
電子部品の実装密度を高め、小型化、低背化を図るため、キャビティ構造を有する多層配線基板が用いられている。
例えば図3に示す多層配線基板は、平板状の第1基板5の下面側に、中央部に貫通穴を有する枠状の第2基板8が積層されることにより、基板本体9にキャビティ7が形成されている。キャビティ7内の第1基板5の下面に設けられた接続部4には、コンデンサや抵抗などの受動素子3が実装され、キャビティに対応して第1基板5の上面に設けられた接続部2には、集積回路チップなどの半導体素子1が実装されている(例えば、特許文献1参照)。
特開2001−250882号公報
このように、基板本体の一方主面側にキャビティが形成され、キャビティ内に受動体素子が実装され、基板本体の他方主面に半導体素子が実装される多層配線基板において、部品の小型化を目指すと、半導体素子のサイズと基板本体のサイズとが略等しくなってくる。そのために、基板本体において、キャビティが占める面積が相対的に大きくなってくる。
また、キャビティの開口に対向する基板本体の部分(以下、「キャビティ底板部」という。)の厚みが薄いと、基板本体に実装されている受動素子と半導体素子との離間距離が短くなり、基板本体の内部の配線において発生する寄生抵抗や寄生容量を低減することが可能となることから、キャビティ底板部の厚みをできるだけ薄くすることが好ましい。
しかし、キャビティが相対的に大きくなり、キャビティ底板部が薄くなると、基板本体の平坦度の確保が困難になる。例えば、キャビティ内に受動素子を実装するためのリフロー工程の際に、基板本体の相対的に薄いキャビティ底板部とその他の厚みのある部分とでは熱収縮に差があるため、キャビティ底板部が凹んでしまい、基板本体に反りやうねりが発生しやすくなる。基板本体の主面が平らでないと、例えば、基板本体に半導体素子をフリップチップ実装する場合、はんだボールの接触不良により接続不良が生じてしまう。
つまり、多層配線基板の一層の小型化のためや、多層配線基板に実装する受動素子と半導体素子と間の損失を小さくするために、キャビティ底板部を薄くしていくと、キャビティとは反対側の主面、すなわち、半導体素子を実装する面に反りやうねりが発生して、基板本体の主面に形成された実装パターンと半導体素子の端子電極との間の接触不良を引き起こす可能性が高まる。
本発明は、かかる実情に鑑み、基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる、多層配線基板を提供しようとするものである。
本発明は、上記課題を解決するために、以下のように構成した多層配線基板を提供する。
多層配線基板は、基板本体の一方主面側にキャビティが形成され、前記キャビティ内に受動素子が実装され、前記基板本体の他方主面に半導体素子が実装されている。前記受動素子の長手方向と、前記キャビティの長手方向とが同じ方向である。
基板本体のキャビティとは反対側の他方主面は、キャビティの長手方向に沿って反りやすいが、上記構成のように受動素子の長手方向とキャビティの長手方向とが同じ方向になるように受動素子をキャビティ内に実装すると、受動素子の長手方向両端の端子電極が基板本体に接合されるため、基板本体は、受動素子の長手方向両端間の変形が受動素子によって妨げられるので、基板本体の反りやうねりの発生を防ぐことができる。
好ましくは、前記キャビティは、前記基板本体の前記一方主面を法線方向から見ると前記キャビティの中心位置が前記基板本体の前記一方主面の中心位置から離れているように、前記基板本体に形成されている。
上記構成のようにキャビティが基板本体の一方主面の中心からずれて形成されると、基板本体には、キャビティが基板本体の一方主面の中心に形成される場合よりも幅が広いスペースを、キャビティの周囲に確保することができる。このように確保したスペースを有効に利用することにより、基板本体に内蔵する回路素子の配置自由度が増し、設計の自由度が向上する。例えば、基板本体に内蔵する回路素子を1箇所にまとめて配置して、基板サイズをより小型化することができる。
好ましくは、前記基板本体の前記他方主面に実装されている前記半導体素子は、(a)前記キャビティの長手方向の寸法よりも寸法が大きい部分を有し、(b)該部分は、前記基板本体の前記他方主面の法線方向から透視すると、前記キャビティの長手方向に前記キャビティを跨ぎ、前記キャビティを長手方向全体に覆う。
基板本体は、キャビティの底部の基板厚を薄くすると、その機械的強度が不足する。この強度不足を補うため、キャビティの長手方向を覆うように半導体素子を他方主面に配置して実装することにより、半導体素子がキャビティ底板部の補強板の代わりになり、多層配線基板の強度を向上させることができる。
本発明によれば、基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる。
以下、本発明の実施の形態について、図1及び図2を参照しながら説明する。
<実施例1> 実施例1の多層配線基板10について、図1を参照しながら説明する。図1(a)は多層配線基板10の長手方向の断面図、図1(b)は多層配線基板10の底面図、図1(c)は、多層配線基板10の長手方向に直角方向の断面図である。図1(a)は、図1(b)の線A−Aに沿って見た断面図である。図1(c)は、図1(b)の線C−Cに沿って見た断面図である。
図1(a)〜(c)に示すように、多層配線基板10は、基板本体20の裏面20bの中央にキャビティ26が形成され、基板本体20には表面実装部品30とIC40とが実装されている。
基板本体20は、平板状の底板部22に枠状のキャビティ周囲部24が形成されることによって、キャビティ26が形成されている。基板本体20は、例えば複数層のセラミックグリーシートを積層して焼成することにより形成される。図1では、底板部22が1枚のセラミックグリーンシートで形成され、キャビティ周囲部24が3枚のセラミックグリーンシートで形成されている場合を例示しているが、各部22,24のセラミックグリーンシートの枚数は、これに限らず、任意の枚数とすることができる。
図示していないが、基板本体20の内部には、セラミックグリーシート間に配置される面内導体や、セラミックグリーシートを貫通する貫通孔(ビア)に充填されるビアホール導体などにより、内蔵回路の一部となる内部電極パターンが形成されている。例えば、コンデンサやインダクタなどの受動素子パターン、グランドパターン、引き回し用配線パターン等の内部電極パターンが形成されている。
キャビティ26は、基板本体20の一方主面である裏面20b側に形成され、裏面20bにはキャビティ26の開口が形成されている。基板本体20の裏面20bには、裏面電極28が形成されている。
図1(b)に示したように、基板本体20とキャビティ26とは矩形であり、矢印10xで示される基板本体20の長手方向と、矢印10yで示されるキャビティ26の長手方向とは、直角である。一般に、部品実装時の温度変化などによる基板本体20の変形は、基板本体20にキャビティ26が形成されていない場合には基板本体20の長手方向の変形が相対的に大きく、キャビティ26が形成されることによる変形成分はキャビティ26の長手方向の変形が相対的に大きいため、両者の変形が重畳して変形が増幅されないように、基板本体20の長手方向とキャビティ26の長手方向とが直角となるようにすることが好ましい。
キャビティ26内には、多層配線基板10の内蔵回路の一部として、受動素子である表面実装部品30が実装される。例えば、はんだを介して、チップ型積層セラミックコンデンサなどが実装される。
図1(b)に示したように、表面実装部品30は、キャビティ26の長手方向と表面実装部品30の長手方向とがともに矢印10yで示す同じ方向となるように配置された状態で、キャビティ26内に実装されている。表面実装部品30の長手方向両端の端子電極が基板本体20の底板部22に接合されるため、基板本体20の底板部22、特にキャビティ底板部23は、表面実装部品30の長手方向両端間の部分において、表面実装部品30によって変形が妨げられる。そのため、表面実装部品30の長手方向の基板本体20の変形を防ぐことができる。基板本体20はキャビティ26の長手方向に沿って反りやすいので、キャビティ26の長手方向と表面実装部品30の長手方向とが一致する場合に、基板本体20の変形を、最も効果的に防ぐことができる。
図1(a)及び(c)に示したように、基板本体20の他方の主面である表面20aには、はんだボール42を介して、半導体素子であるIC40が実装され、IC40と基板本体20との間にはアンダーフィル剤44が充填されている。
図1(c)に示したように、IC40は、矢印10yで示すキャビティ26の長手方向と同じ方向の寸法が、キャビティ26の長手方向の寸法よりも大きい。そして、IC40は、キャビティ26を跨ぐように、基板本体20の表面20aに実装されており、基板本体20の表面20aを法線方向から透視したときに、IC40は、キャビティ26を長手方向全体に覆っている。IC40と基板本体20の底板部22との間は、はんだボール42とアンダーフィル剤44とによって接合されているため、基板本体20の底板部22、特にキャビティ26に対向するキャビティ底板部23が補強される。そのため、基板本体20のキャビティ底板部23を薄くし、多層配線基板10を小型化することができる。
多層配線基板10は、基板本体20のキャビティ26内や表面20aに表面実装部品30やIC40が実装された状態で、基板本体20の裏面20bの裏面電極28を介して、プリント基板等の大型の回路基板(マザーボード)に実装される。
次に、多層配線基板10の製造方法について説明する。
まず、基板本体20の各層を形成するためのセラミックグリーンシートを用意する。すなわち、キャリフィルム上に、ドクターブレード法等により、セラミックグリーンシートを成形した後、セラミックグリーンシートをキャリアフィルムとともに、所定の大きさに切断する。次いで、レーザー光を照射して、キャリアフィルム及びセラミックグリーンシートにスルーホール(貫通孔)を形成した後、スルーホールに導体ペーストを充填し、余分な導体ペーストを掻き取る。次いで、セラミックグリーンシート面にスクリーン印刷を行い、配線ラインや引き出しラインを含む配線パターンを形成する。次いで、キャビティ周囲部を構成するセラミックグリーンシートについては、キャビティを形成するための打ち抜き穴を、金型を用いて形成する。
次に、基板本体20の各層を形成するセラミックグリーンシートを積層し、圧着して積層体を形成した後、積層体に、個片(子基板)に分割するためのブレイク溝を形成する。次いで、積層体を焼成し、焼成後の積層体(親基板)にめっきを施す。
次に、親基板のキャビティ26内に、ディスペンサを用いてはんだを供給し、表面実装部品30をマウントする。このとき、表面実装部品30の長手方向とキャビティ26の長手方向とが平行となるように、表面実装部品30を配置する。次いで、リフロー炉に親基板を投入し、はんだを溶融させて部品固着を行う。
次いで、親基板のキャビティ26とは反対側の表面20aに、IC40を、フリップチップマウンターを用い、フラックス転写によりマウントする。次いで、リフロー炉に親基板を投入し、はんだを溶融させて部品固着を行った後、基板洗浄を行い、基板に付いたフラックスを除去する。次いで、アンダーフィル剤44をIC40と親基板との間に充填し硬化させる。
次いで、親基板に形成されたブレイク溝に沿って、個片(子基板)に分割し、多層配線基板10が完成する。
多層配線基板10は、基板本体20のキャビティ26内に実装されたときの表面実装部品30の長手方向と基板本体20のキャビティ26の長手方向とが一致しているため、相対的に変形の生じやすいキャビティ26の長手方向に対して、基板本体20のキャビティ26内に実装された表面実装部品30(例えば、本体のセラミック)が変形の障害となり、リフロー通過後の降温時の基板本体20の変形を最小に抑えることが可能となる。そのため、基板本体20にIC40を実装する際に、表面20aがより平坦な基板本体20を提供でき、IC40と基板本体20との接続不良を低減することができる。
<実施例2> 実施例2の多層配線基板10sについて、図2を参照しながら説明する。図2(a)は多層配線基板10sの長手方向の断面図、図2(b)は多層配線基板10sの底面図、図2(c)は、多層配線基板10sの長手方向に直角方向の断面図である。図2(a)は、図2(b)の線A−Aに沿って見た断面図である。図2(c)は、図2(b)の線C−Cに沿って見た断面図である。
実施例2の多層配線基板10sは、実施例1の多層配線基板10と略同様に構成され、同様の工程により作製することができる。以下では、実施例1との相違点を中心に説明し、実施例1と同じ構成部分には同じ符号を用いる。
実施例2においても、実施例1と同様に、表面実装部品30の長手方向とキャビティ26sの長手方向とが一致するように、表面実装部品30はキャビティ26s内に実装されている。これにより、基板本体20sにIC40を実装する際に、表面20aがより平坦な基板本体20sが提供でき、IC40と基板本体20sとの接続不良を低減することができる。
実施例1とは異なり、実施例2の多層配線基板10sは、図2(b)に示すように、キャビティ26sが基板本体20sの中心からずれた位置に形成されている。
これにより、枠状のキャビティ周囲部24sのうち、幅が相対的に広い部分27を利用して、基板本体20sの裏面20cに、実施例1よりも多くの裏面電極28が設けられている。また、この部分27には相対的に広いスペースを確保することができるので、基板本体20sの内部に形成するフィルタなどの内蔵回路の要素を、この部分27にできるだけ集約し、基板本体20sをより小型化することができる。
一般に、多層配線基板は、基板本体にキャビティが形成されるため、基板本体内に配線可能な領域が少なくなってしまう。また、ICを実装するため、基板本体に設ける端子数が増大する。それらを考えると、実施例1のようにキャビティ26を基板本体20の中央に配置するこのではなく、実施例2のようにキャビティ26sを基板本体20sの中央からずらしてオフセット配置すると、これによって生まれたスペースを有効に利用することができる。
実施例2では、基板本体20sの裏面20cには裏面電極28の個数を増設したり、基板本体20s内のキャビティ周囲部24sの相対的に幅の広い部分27に、フィルタのなどの内蔵回路を接近して形成したりすることが可能となり、多層配線基板10sの基板サイズをより小さくすることが可能となる。
<まとめ> 表面実装部品30の長手方向がキャビティ26,26sの長手方向と一致するように、表面実装部品30を実装することにより、基板本体20の反りやうねりなどの変形を最小に抑え、はんだボール42の接触不良によるIC40の接続不良の発生を防止することができる。
なお、本発明は、上記した実施の形態に限定されるものではなく、種々変更を加え得て実施することが可能である。
例えば、基板本体は、セラミック基板に限らず、セラミック以外の材料を用いた基板、例えば樹脂基板であってもよい。表面実装部品(受動素子)は、はんだリフロー以外の方法、例えば導電性接着剤によって、キャビティ内に実装されてもよい。
また、表面実装部品(受動素子)も、長手方向のある部品であればよく、その形状を限定するものではなく、例えば、直方体や円柱状の部品であってもよい。すなわち、キャビティ内に実装された状態を基板本体の一方主面の法線方向からみたときに長手方向があり、かつ、当該長手方向がキャビティの長手方向と同じ方向であればよい。例えば直方体や円柱状の部品が、それらの中心軸が基板本体と平行になるようにキャビティ内に実装され、基板本体の一方主面の法線方向から見たときに、長方形の形状となるようにしてもよい。
10,10s 多層配線基板
20,20s 基板本体
26,26s キャビティ
30 表面実装部品(受動素子)
40 IC(半導体素子)
20,20s 基板本体
26,26s キャビティ
30 表面実装部品(受動素子)
40 IC(半導体素子)
Claims (3)
- 基板本体の一方主面側にキャビティが形成され、前記キャビティ内に受動素子が実装され、前記基板本体の他方主面に半導体素子が実装されている、多層配線基板において、
前記受動素子の長手方向と、前記キャビティの長手方向とが同じ方向であることを特徴とする多層配線基板。 - 前記キャビティは、前記基板本体の前記一方主面を法線方向から見ると前記キャビティの中心位置が前記基板本体の前記一方主面の中心位置から離れているように、前記基板本体に形成されていることを特徴とする、請求項1に記載の多層配線基板。
- 前記基板本体の前記他方主面に実装されている前記半導体素子は、
前記キャビティの長手方向の寸法よりも寸法が大きい部分を有し、
該部分は、前記基板本体の前記他方主面の法線方向から透視すると、前記キャビティの長手方向に前記キャビティを跨ぎ、前記キャビティを長手方向全体に覆うことを特徴とする、請求項1又は2に記載の多層配線基板。
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---|---|---|---|
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100513 |
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