JPH09260537A - フリップチップセラミック基板 - Google Patents
フリップチップセラミック基板Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Ceramic Capacitors (AREA)
Abstract
(57)【要約】
【課題】 従来のフリップチップセラミック基板におい
ては、チップコンデンサ１５が半導体素子搭載面１８上
の半導体素子１６の周囲に配設されていたため、チップ
コンデンサ１５と半導体素子１６との配線経路が長くな
り、インダクタンス及び抵抗が大きくなって、有効にス
イッチングノイズを低減することができなかった。 【解決手段】 半導体素子搭載面１８にフリップチップ
ボンディング用の端子パッド１２ａ、１３ａ、１４ａ、
１２ｂ、１３ｂ、１４ｂが形成されたフリップチップセ
ラミック基板１１において、半導体素子搭載面１８に対
向する面の中央部にチップコンデンサ１５搭載用のパッ
ド部１５ａを形成する。
ては、チップコンデンサ１５が半導体素子搭載面１８上
の半導体素子１６の周囲に配設されていたため、チップ
コンデンサ１５と半導体素子１６との配線経路が長くな
り、インダクタンス及び抵抗が大きくなって、有効にス
イッチングノイズを低減することができなかった。 【解決手段】 半導体素子搭載面１８にフリップチップ
ボンディング用の端子パッド１２ａ、１３ａ、１４ａ、
１２ｂ、１３ｂ、１４ｂが形成されたフリップチップセ
ラミック基板１１において、半導体素子搭載面１８に対
向する面の中央部にチップコンデンサ１５搭載用のパッ
ド部１５ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフリップチップセラ
ミック基板に関し、より詳細にはフリップチップボンデ
ィングにより半導体素子を搭載するためのフリップチッ
プセラミック基板に関する。
ミック基板に関し、より詳細にはフリップチップボンデ
ィングにより半導体素子を搭載するためのフリップチッ
プセラミック基板に関する。
【０００２】
【従来の技術】半導体素子を保護すると同時に、マザー
ボード上に形成された配線との接続を図るために、前記
半導体素子は種々のパッケージに実装される。これらパ
ッケージの中でも、セラミックパッケージ（セラミック
基板）は熱伝導性、耐湿性、耐熱性等に優れるために信
頼性が高く、多くの分野で使用されている。
ボード上に形成された配線との接続を図るために、前記
半導体素子は種々のパッケージに実装される。これらパ
ッケージの中でも、セラミックパッケージ（セラミック
基板）は熱伝導性、耐湿性、耐熱性等に優れるために信
頼性が高く、多くの分野で使用されている。
【０００３】近年、半導体素子の高集積化に伴い、電子
機器の高性能化や小型化が急速に進展しており、前記半
導体素子をパッケージに実装する方法も、従来のワイヤ
ボンディングによる実装方法から、マルチチップ化や高
密度実装に適したフリップチップボンディングによる実
装方法等に変わってきている。また、電子機器の制御速
度及び信号処理速度の高速化に伴い、スイッチングの際
のノイズが問題となってきており、このスイッチングノ
イズを吸収するためにコンデンサが配設されたセラミッ
ク基板が使用されている。
機器の高性能化や小型化が急速に進展しており、前記半
導体素子をパッケージに実装する方法も、従来のワイヤ
ボンディングによる実装方法から、マルチチップ化や高
密度実装に適したフリップチップボンディングによる実
装方法等に変わってきている。また、電子機器の制御速
度及び信号処理速度の高速化に伴い、スイッチングの際
のノイズが問題となってきており、このスイッチングノ
イズを吸収するためにコンデンサが配設されたセラミッ
ク基板が使用されている。
【０００４】図３は半導体素子が実装されたこの種のフ
リップチップセラミック基板を模式的に示した断面図で
あり、このフリップチップセラミック基板３１にはノイ
ズ吸収用のチップコンデンサ１５が搭載されている。
リップチップセラミック基板を模式的に示した断面図で
あり、このフリップチップセラミック基板３１にはノイ
ズ吸収用のチップコンデンサ１５が搭載されている。
【０００５】フリップチップセラミック基板３１の内部
には、電源用ベタパターン１２、信号配線層１３、及び
接地用ベタパターン１４がそれぞれ１層づつ形成されて
いる。また、電源用ベタパターン１２、信号配線層１
３、及び接地用ベタパターン１４と、図中下面のマザー
ボード接続面１９に形成された電源用の端子パッド１２
ｂ、信号配線用の端子パッド１３ｂ、及び接地用の端子
パッド１４ｂとをそれぞれ接続するため、及び図中上面
の半導体素子搭載面１８に形成された電源用の端子パッ
ド１２ａ、信号配線用の端子パッド１３ａ、及び接地用
の端子パッド１４ａとをそれぞれ接続するためにビアホ
ール１２ｃ、１３ｃ、１４ｃが形成されている。
には、電源用ベタパターン１２、信号配線層１３、及び
接地用ベタパターン１４がそれぞれ１層づつ形成されて
いる。また、電源用ベタパターン１２、信号配線層１
３、及び接地用ベタパターン１４と、図中下面のマザー
ボード接続面１９に形成された電源用の端子パッド１２
ｂ、信号配線用の端子パッド１３ｂ、及び接地用の端子
パッド１４ｂとをそれぞれ接続するため、及び図中上面
の半導体素子搭載面１８に形成された電源用の端子パッ
ド１２ａ、信号配線用の端子パッド１３ａ、及び接地用
の端子パッド１４ａとをそれぞれ接続するためにビアホ
ール１２ｃ、１３ｃ、１４ｃが形成されている。
【０００６】半導体素子搭載面１８に形成された端子パ
ッド１２ａ、１３ａ、１４ａはハンダボール電極１７ａ
を介して半導体素子１６に形成された端子パッド（図示
せず）と接続されており、マザーボード接続面１９に形
成された端子パッド１２ｂ、１３ｂ、１４ｂにはマザー
ボード（図示せず）との接続を図るためのハンダボール
電極１７ｂが固着されている。
ッド１２ａ、１３ａ、１４ａはハンダボール電極１７ａ
を介して半導体素子１６に形成された端子パッド（図示
せず）と接続されており、マザーボード接続面１９に形
成された端子パッド１２ｂ、１３ｂ、１４ｂにはマザー
ボード（図示せず）との接続を図るためのハンダボール
電極１７ｂが固着されている。
【０００７】また、半導体素子１６が実装された部分の
周囲には、チップコンデンサ搭載用のパッド部１５ａが
形成され、このパッド部１５ａにチップコンデンサ１５
が配設されている。
周囲には、チップコンデンサ搭載用のパッド部１５ａが
形成され、このパッド部１５ａにチップコンデンサ１５
が配設されている。
【０００８】フリップチップセラミック基板３１に実装
された半導体素子１６は、その後樹脂等により被覆さ
れ、保護される。また、この半導体素子１６が実装され
たフリップチップセラミック基板３１をマザーボード
（図示せず）に接続する際には、フリップチップセラミ
ック基板３１の下面に固着されたハンダボール電極１７
ｂをリフローさせる。
された半導体素子１６は、その後樹脂等により被覆さ
れ、保護される。また、この半導体素子１６が実装され
たフリップチップセラミック基板３１をマザーボード
（図示せず）に接続する際には、フリップチップセラミ
ック基板３１の下面に固着されたハンダボール電極１７
ｂをリフローさせる。
【０００９】
【発明が解決しようとする課題】信号処理速度の益々の
高速化に伴い、フリップチップセラミック基板３１内部
の配線のインダクタンスや抵抗が問題となってきてい
る。
高速化に伴い、フリップチップセラミック基板３１内部
の配線のインダクタンスや抵抗が問題となってきてい
る。
【００１０】図３に示したように従来のフリップチップ
セラミック基板３１においては、チップコンデンサ１５
は半導体素子搭載面１８上の半導体素子１６の周囲に配
設されている。そのため、チップコンデンサ１５用のパ
ッド部１５ａの一端と半導体素子１６との間の接続は、
Ｅ〜Ｆの経路、すなわちビアホール１５３、ビアホール
１５３とビアホール１２ｃとの間の電源用ベタパターン
１２、及びビアホール１２ｃを介して行われており、他
方チップコンデンサ１５用のパッド部１５ａの他端と半
導体素子１６との間の接続は、Ｇ〜Ｈの経路、すなわち
ビアホール１５３、ビアホール１５３とビアホール１４
ｃとの間の接地用ベタパターン１４、及びビアホール１
４ｃを介して行われている。フリップチップセラミック
基板３１の厚さは通常６００〜１５００μｍ程度で、ビ
アホール１５３、１２ｃ、１４ｃの長さはそれよりも短
いため、これらの配線のインダクタンスや抵抗による電
圧降下は小さいが、ビアホール１５３とビアホール１２
ｃとの間の距離（ｄ3 ）や、ビアホール１５３とビアホ
ール１４ｃとの間の距離（ｄ4 ）は、５〜１０ｍｍ程度
になるため、この電源用ベタパターン１２におけるイン
ダクタンスや抵抗が大きい。このように、従来のフリッ
プチップセラミック基板３１においては、チップコンデ
ンサ１５と半導体素子１６との間の配線距離（Ｅ〜Ｆ、
Ｇ〜Ｈ）が長いため、インダクタンスや抵抗が大きく、
スイッチングノイズ等を有効に低減することができない
という課題があった。
セラミック基板３１においては、チップコンデンサ１５
は半導体素子搭載面１８上の半導体素子１６の周囲に配
設されている。そのため、チップコンデンサ１５用のパ
ッド部１５ａの一端と半導体素子１６との間の接続は、
Ｅ〜Ｆの経路、すなわちビアホール１５３、ビアホール
１５３とビアホール１２ｃとの間の電源用ベタパターン
１２、及びビアホール１２ｃを介して行われており、他
方チップコンデンサ１５用のパッド部１５ａの他端と半
導体素子１６との間の接続は、Ｇ〜Ｈの経路、すなわち
ビアホール１５３、ビアホール１５３とビアホール１４
ｃとの間の接地用ベタパターン１４、及びビアホール１
４ｃを介して行われている。フリップチップセラミック
基板３１の厚さは通常６００〜１５００μｍ程度で、ビ
アホール１５３、１２ｃ、１４ｃの長さはそれよりも短
いため、これらの配線のインダクタンスや抵抗による電
圧降下は小さいが、ビアホール１５３とビアホール１２
ｃとの間の距離（ｄ3 ）や、ビアホール１５３とビアホ
ール１４ｃとの間の距離（ｄ4 ）は、５〜１０ｍｍ程度
になるため、この電源用ベタパターン１２におけるイン
ダクタンスや抵抗が大きい。このように、従来のフリッ
プチップセラミック基板３１においては、チップコンデ
ンサ１５と半導体素子１６との間の配線距離（Ｅ〜Ｆ、
Ｇ〜Ｈ）が長いため、インダクタンスや抵抗が大きく、
スイッチングノイズ等を有効に低減することができない
という課題があった。
【００１１】本発明は上記課題に鑑みなされたものであ
り、フリップチップセラミック基板に搭載されたチップ
コンデンサと半導体素子との配線距離を短くすることに
より、インダクタンスや、抵抗を小さくし、スイッチン
グノイズ等を有効に低減することができるフリップチッ
プセラミック基板を提供することを目的としている。
り、フリップチップセラミック基板に搭載されたチップ
コンデンサと半導体素子との配線距離を短くすることに
より、インダクタンスや、抵抗を小さくし、スイッチン
グノイズ等を有効に低減することができるフリップチッ
プセラミック基板を提供することを目的としている。
【００１２】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係るフリップチップセラミック
基板（１）は、半導体素子搭載面にフリップチップボン
ディング用の端子パッドが形成されたフリップチップセ
ラミック基板において、前記半導体素子搭載面に対向す
る面の中央部にチップコンデンサ搭載用のパッド部が形
成されていることを特徴としている。
達成するために本発明に係るフリップチップセラミック
基板（１）は、半導体素子搭載面にフリップチップボン
ディング用の端子パッドが形成されたフリップチップセ
ラミック基板において、前記半導体素子搭載面に対向す
る面の中央部にチップコンデンサ搭載用のパッド部が形
成されていることを特徴としている。
【００１３】上記構成のフリップチップセラミック基板
（１）によれば、チップコンデンサが半導体素子の真下
にくることになり、前記チップコンデンサが前記半導体
素子の周辺に配設された従来のフリップチップセラミッ
ク基板と比較して、前記チップコンデンサと半導体素子
との配線距離を主に水平成分で大幅に短くすることがで
き、インダクタンスや抵抗を小さくすることができ、ス
イッチングノイズを有効に低減することができる。その
ため、従来より信号処理速度の速い半導体素子等を搭載
することができ、より優れた性能を有するフリップセラ
ミック基板を提供することができる。
（１）によれば、チップコンデンサが半導体素子の真下
にくることになり、前記チップコンデンサが前記半導体
素子の周辺に配設された従来のフリップチップセラミッ
ク基板と比較して、前記チップコンデンサと半導体素子
との配線距離を主に水平成分で大幅に短くすることがで
き、インダクタンスや抵抗を小さくすることができ、ス
イッチングノイズを有効に低減することができる。その
ため、従来より信号処理速度の速い半導体素子等を搭載
することができ、より優れた性能を有するフリップセラ
ミック基板を提供することができる。
【００１４】また本発明に係るフリップチップセラミッ
ク基板（２）は、上記フリップチップセラミック基板
（１）において、フリップチップセラミック基板の前記
対向面の中央部にチップコンデンサ収納用の凹部が形成
されていることを特徴としている。
ク基板（２）は、上記フリップチップセラミック基板
（１）において、フリップチップセラミック基板の前記
対向面の中央部にチップコンデンサ収納用の凹部が形成
されていることを特徴としている。
【００１５】上記構成のフリップチップセラミック基板
（２）によれば、前記凹部にチップコンデンサが収納さ
れるので、チップコンデンサを搭載したフリップチップ
セラミック基板の高さを低くすることができ、電子機器
の小型化を図ることができる。
（２）によれば、前記凹部にチップコンデンサが収納さ
れるので、チップコンデンサを搭載したフリップチップ
セラミック基板の高さを低くすることができ、電子機器
の小型化を図ることができる。
【００１６】
【発明の実施の形態】以下、本発明に係るフリップチッ
プセラミック基板の実施の形態を説明する。
プセラミック基板の実施の形態を説明する。
【００１７】図１は実施の形態に係るフリップチップセ
ラミック基板（半導体素子を搭載した状態）を模式的に
示した断面図である。このフリップチップセラミック基
板１１は、チップコンデンサ１５の搭載位置及びチップ
コンデンサ用のビアホール１５１形成位置等を除いて図
３に示した従来のフリップチップセラミック基板３１と
同様に構成されている。従って、ここではチップコンデ
ンサ１５に関連した構成部分についてのみ説明すること
とする。
ラミック基板（半導体素子を搭載した状態）を模式的に
示した断面図である。このフリップチップセラミック基
板１１は、チップコンデンサ１５の搭載位置及びチップ
コンデンサ用のビアホール１５１形成位置等を除いて図
３に示した従来のフリップチップセラミック基板３１と
同様に構成されている。従って、ここではチップコンデ
ンサ１５に関連した構成部分についてのみ説明すること
とする。
【００１８】実施の形態に係るフリップチップセラミッ
ク基板１１においては、マザーボード接続面１９の中央
部、すなわち半導体素子搭載面１８上の半導体素子１６
が搭載されている部分に対向する部分にチップコンデン
サ搭載用のパッド部１５ａが形成され、このパッド部１
５ａにチップコンデンサ１５が配設されている。そし
て、このチップコンデンサ１５用のパッド部１５ａの一
端と半導体素子１６との接続は、Ａ〜Ｂの経路、すなわ
ちビアホール１５１、ビアホール１５１とビアホール１
２ｃとの間の電源用ベタパターン１２、及びビアホール
１２ｃを介して行われており、他方チップコンデンサ１
５用のパッド部１５ａの他端と半導体素子１６との接続
は、Ｃ〜Ｄの経路、すなわちビアホール１５１、ビアホ
ール１５１とビアホール１４ｃとの間の接地用ベタパタ
ーン１４及びビアホール１４ｃを介して行われている。
ク基板１１においては、マザーボード接続面１９の中央
部、すなわち半導体素子搭載面１８上の半導体素子１６
が搭載されている部分に対向する部分にチップコンデン
サ搭載用のパッド部１５ａが形成され、このパッド部１
５ａにチップコンデンサ１５が配設されている。そし
て、このチップコンデンサ１５用のパッド部１５ａの一
端と半導体素子１６との接続は、Ａ〜Ｂの経路、すなわ
ちビアホール１５１、ビアホール１５１とビアホール１
２ｃとの間の電源用ベタパターン１２、及びビアホール
１２ｃを介して行われており、他方チップコンデンサ１
５用のパッド部１５ａの他端と半導体素子１６との接続
は、Ｃ〜Ｄの経路、すなわちビアホール１５１、ビアホ
ール１５１とビアホール１４ｃとの間の接地用ベタパタ
ーン１４及びビアホール１４ｃを介して行われている。
【００１９】ビアホール１２ｃ、１４ｃ、１５１を経由
する部分の長さは、従来のフリップチップセラミック基
板３１の場合とほぼ同様であるが、電源用ベタパターン
１２及び接地用ベタパターン１４を経由する距離の合計
は、従来のフリップチップセラミック基板３１（図３）
の場合にはｄ3 ＋ｄ4 とその距離が長かったのに対し、
本実施の形態に係るフリップチップセラミック基板１１
の場合にはｄ1 ＋ｄ2であり、ｄ1 、ｄ2 とも距離が格
段に短くなっている。
する部分の長さは、従来のフリップチップセラミック基
板３１の場合とほぼ同様であるが、電源用ベタパターン
１２及び接地用ベタパターン１４を経由する距離の合計
は、従来のフリップチップセラミック基板３１（図３）
の場合にはｄ3 ＋ｄ4 とその距離が長かったのに対し、
本実施の形態に係るフリップチップセラミック基板１１
の場合にはｄ1 ＋ｄ2であり、ｄ1 、ｄ2 とも距離が格
段に短くなっている。
【００２０】そのため、チップコンデンサ１５と半導体
素子１６との配線経路におけるインダクタンスや抵抗を
大きく減少させることができ、スイッチングノイズ等を
有効に低減することができる。
素子１６との配線経路におけるインダクタンスや抵抗を
大きく減少させることができ、スイッチングノイズ等を
有効に低減することができる。
【００２１】フリップチップセラミック基板１１の材質
は特に限定されるものではないが、具体的には、通常フ
リップチップセラミック基板として使用されるアルミナ
の他、ムライト、ガラス、窒化アルミニウム等が挙げら
れる。ビアホール１２ｃ、１３ｃ、１４ｃ、１５１を構
成する金属としては、Ｗ、Ｍｏ、Ａｇ、Ｃｕ等が挙げら
れ、端子パッド１２ａ、１３ａ、１４ａ、１２ｂ、１３
ｂ、１４ｂ、電源用ベタパターン１２、接地用ベタパタ
ーン１４、及び信号配線層１３を構成する金属として
は、例えばＷ、Ｍｏ−Ｍｎ、Ａｕ、Ａｇ、Ａｇ−Ｐｄ、
Ｃｕ等が挙げられる。
は特に限定されるものではないが、具体的には、通常フ
リップチップセラミック基板として使用されるアルミナ
の他、ムライト、ガラス、窒化アルミニウム等が挙げら
れる。ビアホール１２ｃ、１３ｃ、１４ｃ、１５１を構
成する金属としては、Ｗ、Ｍｏ、Ａｇ、Ｃｕ等が挙げら
れ、端子パッド１２ａ、１３ａ、１４ａ、１２ｂ、１３
ｂ、１４ｂ、電源用ベタパターン１２、接地用ベタパタ
ーン１４、及び信号配線層１３を構成する金属として
は、例えばＷ、Ｍｏ−Ｍｎ、Ａｕ、Ａｇ、Ａｇ−Ｐｄ、
Ｃｕ等が挙げられる。
【００２２】チップコンデンサ１５としては、従来より
用いられているチップコンデンサで、誘電体としてチタ
ン酸バリウム等が用いられた静電容量が数ｎＦ〜数１０
ｎＦ程度のものを使用する。
用いられているチップコンデンサで、誘電体としてチタ
ン酸バリウム等が用いられた静電容量が数ｎＦ〜数１０
ｎＦ程度のものを使用する。
【００２３】次に、本発明に係るフリップチップセラミ
ック基板の別の実施の形態を説明する。図２は、別の実
施の形態に係るフリップチップセラミック基板を模式的
に示した断面図である。マザーボード接続面１９の形状
及びチップコンデンサ１５の配設状態を除いて図１に示
したフリップチップセラミック基板１１の場合と同様に
構成されており、ここでは上記部分についてのみ説明す
る。
ック基板の別の実施の形態を説明する。図２は、別の実
施の形態に係るフリップチップセラミック基板を模式的
に示した断面図である。マザーボード接続面１９の形状
及びチップコンデンサ１５の配設状態を除いて図１に示
したフリップチップセラミック基板１１の場合と同様に
構成されており、ここでは上記部分についてのみ説明す
る。
【００２４】このフリップチップセラミック基板２１で
は、マザーボード接続面１９の中央部に凹部２２が形成
され、この凹部２２にチップコンデンサ１５が収納され
ている。接地用ベタパターン１４とマザーボード接続面
１９との距離は、従来のフリップチップセラミック基板
３１では０．１〜０．３ｍｍ程度あり、チップコンデン
サ１５の厚さは１〜１．５ｍｍ程度ある。従って、その
ままではチップコンデンサ１５収納用の凹部２２を形成
することができないため、本実施の形態に係るフリップ
チップセラミック基板２１おいては、接地用ベタパター
ン１４とマザーボード接続面１９との距離を１．１〜
１．６ｍｍとする。凹部２２はチップコンデンサ１５を
収容できる大きさを有する必要があり、その深さは１〜
１．５ｍｍ程度が好ましい。
は、マザーボード接続面１９の中央部に凹部２２が形成
され、この凹部２２にチップコンデンサ１５が収納され
ている。接地用ベタパターン１４とマザーボード接続面
１９との距離は、従来のフリップチップセラミック基板
３１では０．１〜０．３ｍｍ程度あり、チップコンデン
サ１５の厚さは１〜１．５ｍｍ程度ある。従って、その
ままではチップコンデンサ１５収納用の凹部２２を形成
することができないため、本実施の形態に係るフリップ
チップセラミック基板２１おいては、接地用ベタパター
ン１４とマザーボード接続面１９との距離を１．１〜
１．６ｍｍとする。凹部２２はチップコンデンサ１５を
収容できる大きさを有する必要があり、その深さは１〜
１．５ｍｍ程度が好ましい。
【００２５】図１に示したフリップチップセラミック基
板１１の場合には、マザーボード接続面１９にチップコ
ンデンサ１５が突出した形状で配設されているため、フ
リップチップセラミック基板１１をマザーボードに取り
付ける際には、このチップコンデンサ１５の厚さを考慮
する必要がある。しかし、本実施の形態に係るフリップ
チップセラミック基板２１の場合には、チップコンデン
サ１５が凹部２２に収納されているので、チップコンデ
ンサ１５の厚さを考慮することなく、マザーボードへの
取り付けを行うことができる。また、このチップコンデ
ンサ１５が搭載されたフリップチップセラミック基板２
１をマザーボードに取り付けた場合、全体の高さを低く
することができ、そのため電子機器の小型化を図ること
ができる。
板１１の場合には、マザーボード接続面１９にチップコ
ンデンサ１５が突出した形状で配設されているため、フ
リップチップセラミック基板１１をマザーボードに取り
付ける際には、このチップコンデンサ１５の厚さを考慮
する必要がある。しかし、本実施の形態に係るフリップ
チップセラミック基板２１の場合には、チップコンデン
サ１５が凹部２２に収納されているので、チップコンデ
ンサ１５の厚さを考慮することなく、マザーボードへの
取り付けを行うことができる。また、このチップコンデ
ンサ１５が搭載されたフリップチップセラミック基板２
１をマザーボードに取り付けた場合、全体の高さを低く
することができ、そのため電子機器の小型化を図ること
ができる。
【００２６】
【実施例】以下、本発明に係るフリップチップセラミッ
ク基板の実施例を説明する。また、比較例として、従来
より使用されているフリップチップセラミック基板につ
いても説明する。
ク基板の実施例を説明する。また、比較例として、従来
より使用されているフリップチップセラミック基板につ
いても説明する。
【００２７】（１） フリップチップセラミック基板１
１（図１）、３１（図３） 材質：アルミナ 寸法：３０ｍｍ×３０ｍｍ×０．８ｍｍ ビアホール１２ｃ、１３ｃ、１４ｃ、１５１、１５３の
導体：Ｗ 端子パッド１２ａ、１３ａ、１４ａ、１２ｂ、１３ｂ、
１４ｂ、電源用ベタパターン１２、接地用ベタパターン
１４、及び信号配線層１３の金属：Ｗ （２） チップコンデンサ１５ 誘電体の材質：チタン酸バリウム 電極の材質：Ａｇ 寸法：１．２７ｍｍ×２ｍｍ×１．２７ｍｍ （３） チップコンデンサと半導体素子との配線距離 実施例に係るフリップチップセラミック基板１１の場合 （Ａ〜Ｂ）＋（Ｃ〜Ｄ）：５ｍｍ 比較例に係るフリップチップセラミック基板３１の場合 （Ｅ〜Ｆ）＋（Ｇ〜Ｈ）：２０ｍｍ （４） フリップチップセラミック基板内配線のインダ
クタンス、及び抵抗の計算 ビアホール ビアホールの形状を円柱とし、下記の数１式に基づいて
計算した。
１（図１）、３１（図３） 材質：アルミナ 寸法：３０ｍｍ×３０ｍｍ×０．８ｍｍ ビアホール１２ｃ、１３ｃ、１４ｃ、１５１、１５３の
導体：Ｗ 端子パッド１２ａ、１３ａ、１４ａ、１２ｂ、１３ｂ、
１４ｂ、電源用ベタパターン１２、接地用ベタパターン
１４、及び信号配線層１３の金属：Ｗ （２） チップコンデンサ１５ 誘電体の材質：チタン酸バリウム 電極の材質：Ａｇ 寸法：１．２７ｍｍ×２ｍｍ×１．２７ｍｍ （３） チップコンデンサと半導体素子との配線距離 実施例に係るフリップチップセラミック基板１１の場合 （Ａ〜Ｂ）＋（Ｃ〜Ｄ）：５ｍｍ 比較例に係るフリップチップセラミック基板３１の場合 （Ｅ〜Ｆ）＋（Ｇ〜Ｈ）：２０ｍｍ （４） フリップチップセラミック基板内配線のインダ
クタンス、及び抵抗の計算 ビアホール ビアホールの形状を円柱とし、下記の数１式に基づいて
計算した。
【００２８】(i) インダクタンス（Ｌ）の計算式
【００２９】
【数１】
【００３０】ただし、上記数１式において、μは透磁
率、ａは導体半径、ｈは導体の長さを示している。
率、ａは導体半径、ｈは導体の長さを示している。
【００３１】(ii)抵抗（Ｒ）の計算式
【００３２】
【数２】
【００３３】ただし、上記数２式において、ρは導体の
体積抵抗率、ｈは導体の長さ、ｓは導体の断面積を示し
ている。
体積抵抗率、ｈは導体の長さ、ｓは導体の断面積を示し
ている。
【００３４】 電源用ベタパターン、及び接地用ベタ
パターン インダクタンス（Ｌ）、抵抗（Ｒ）ともに電磁場理論と
境界要素法に基づく３次元シミュレーションにより、周
波数１０ＭＨｚで導出した。
パターン インダクタンス（Ｌ）、抵抗（Ｒ）ともに電磁場理論と
境界要素法に基づく３次元シミュレーションにより、周
波数１０ＭＨｚで導出した。
【００３５】（５） インダクタンス、及び抵抗の計算
結果 インダクタンス（Ｌ）、及び抵抗（Ｒ）の計算結果を下
記の表１に示す。
結果 インダクタンス（Ｌ）、及び抵抗（Ｒ）の計算結果を下
記の表１に示す。
【００３６】
【表１】
【００３７】上記表１に示した結果より明らかなよう
に、実施例の場合は比較例の場合と比べて、インダクタ
ンス（Ｌ）が１／３に、抵抗（Ｒ）が６０％に低減して
おり、インダクタンスや抵抗を小さくすることができ、
スイッチングノイズ等を有効に低減することができる。
に、実施例の場合は比較例の場合と比べて、インダクタ
ンス（Ｌ）が１／３に、抵抗（Ｒ）が６０％に低減して
おり、インダクタンスや抵抗を小さくすることができ、
スイッチングノイズ等を有効に低減することができる。
【図１】本発明の実施の形態に係るフリップチップセラ
ミック基板を模式的に示した断面図である。
ミック基板を模式的に示した断面図である。
【図２】別の実施の形態に係るフリップチップセラミッ
ク基板を模式的に示した断面図である。
ク基板を模式的に示した断面図である。
【図３】従来のフリップチップセラミック基板を模式的
に示した断面図である。
に示した断面図である。
１１、２１ フリップチップセラミック基板 １２ａ、１３ａ、１４ａ、１２ｂ、１３ｂ、１４ｂ 端
子パッド １５ チップコンデンサ １５ａ パッド部 １８ 半導体素子搭載面 ２２ 凹部
子パッド １５ チップコンデンサ １５ａ パッド部 １８ 半導体素子搭載面 ２２ 凹部
Claims (2)
- 【請求項１】 半導体素子搭載面にフリップチップボン
ディング用の端子パッドが形成されたフリップチップセ
ラミック基板において、前記半導体素子搭載面に対向す
る面の中央部にチップコンデンサ搭載用のパッド部が形
成されていることを特徴とするフリップチップセラミッ
ク基板。 - 【請求項２】 セラミック基板の前記対向面の中央部に
チップコンデンサ収納用の凹部が形成されていることを
特徴とする請求項１記載のフリップチップセラミック基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070100A JPH09260537A (ja) | 1996-03-26 | 1996-03-26 | フリップチップセラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070100A JPH09260537A (ja) | 1996-03-26 | 1996-03-26 | フリップチップセラミック基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260537A true JPH09260537A (ja) | 1997-10-03 |
Family
ID=13421786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070100A Pending JPH09260537A (ja) | 1996-03-26 | 1996-03-26 | フリップチップセラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260537A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307687A (ja) * | 1998-04-16 | 1999-11-05 | Ibiden Co Ltd | パッケージ基板 |
| WO2000079592A1 (en) * | 1999-06-17 | 2000-12-28 | Hitachi, Ltd. | Semiconductor device and electronic device |
| JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| JP2001203435A (ja) * | 2000-01-21 | 2001-07-27 | Ibiden Co Ltd | ボールグリッドアレイ型パッケージの接続構造 |
| JP2002261448A (ja) * | 2000-12-12 | 2002-09-13 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP2007173669A (ja) * | 2005-12-26 | 2007-07-05 | Murata Mfg Co Ltd | 多層回路基板及びｉｃパッケージ |
| JP2008130618A (ja) * | 2006-11-16 | 2008-06-05 | Murata Mfg Co Ltd | 多層配線基板 |
| JP2008135772A (ja) * | 2008-01-11 | 2008-06-12 | Renesas Technology Corp | 半導体装置 |
| JP2008211201A (ja) * | 2007-02-01 | 2008-09-11 | Ngk Spark Plug Co Ltd | 配線基板、半導体パッケージ |
| JP2009170941A (ja) * | 2009-05-01 | 2009-07-30 | Shinko Electric Ind Co Ltd | キャパシタ実装配線基板 |
| US7667317B2 (en) | 2006-05-29 | 2010-02-23 | Elpida Memory, Inc. | Semiconductor package with bypass capacitor |
| JP2010080749A (ja) * | 2008-09-26 | 2010-04-08 | Kyocera Corp | 回路基板構造及び電子機器 |
| JP2011211155A (ja) * | 2010-03-10 | 2011-10-20 | Panasonic Corp | 電子回路 |
| JP2013062309A (ja) * | 2011-09-12 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
| JP2016086085A (ja) * | 2014-10-27 | 2016-05-19 | ローム株式会社 | 半導体装置 |
-
1996
- 1996-03-26 JP JP8070100A patent/JPH09260537A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307687A (ja) * | 1998-04-16 | 1999-11-05 | Ibiden Co Ltd | パッケージ基板 |
| WO2000079592A1 (en) * | 1999-06-17 | 2000-12-28 | Hitachi, Ltd. | Semiconductor device and electronic device |
| US6335566B1 (en) | 1999-06-17 | 2002-01-01 | Hitachi, Ltd. | Semiconductor device and an electronic device |
| JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| US6369443B1 (en) | 1999-07-21 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with stacked vias |
| JP2001203435A (ja) * | 2000-01-21 | 2001-07-27 | Ibiden Co Ltd | ボールグリッドアレイ型パッケージの接続構造 |
| JP4484176B2 (ja) * | 2000-01-21 | 2010-06-16 | イビデン株式会社 | ボールグリッドアレイ型パッケージの接続構造 |
| JP2002261448A (ja) * | 2000-12-12 | 2002-09-13 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP2007173669A (ja) * | 2005-12-26 | 2007-07-05 | Murata Mfg Co Ltd | 多層回路基板及びｉｃパッケージ |
| US7667317B2 (en) | 2006-05-29 | 2010-02-23 | Elpida Memory, Inc. | Semiconductor package with bypass capacitor |
| JP2008130618A (ja) * | 2006-11-16 | 2008-06-05 | Murata Mfg Co Ltd | 多層配線基板 |
| JP2008211201A (ja) * | 2007-02-01 | 2008-09-11 | Ngk Spark Plug Co Ltd | 配線基板、半導体パッケージ |
| JP2008135772A (ja) * | 2008-01-11 | 2008-06-12 | Renesas Technology Corp | 半導体装置 |
| JP4627323B2 (ja) * | 2008-01-11 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2010080749A (ja) * | 2008-09-26 | 2010-04-08 | Kyocera Corp | 回路基板構造及び電子機器 |
| JP2009170941A (ja) * | 2009-05-01 | 2009-07-30 | Shinko Electric Ind Co Ltd | キャパシタ実装配線基板 |
| JP2011211155A (ja) * | 2010-03-10 | 2011-10-20 | Panasonic Corp | 電子回路 |
| JP2013062309A (ja) * | 2011-09-12 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
| JP2016086085A (ja) * | 2014-10-27 | 2016-05-19 | ローム株式会社 | 半導体装置 |
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