JP2008135772A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008135772A
JP2008135772A JP2008004744A JP2008004744A JP2008135772A JP 2008135772 A JP2008135772 A JP 2008135772A JP 2008004744 A JP2008004744 A JP 2008004744A JP 2008004744 A JP2008004744 A JP 2008004744A JP 2008135772 A JP2008135772 A JP 2008135772A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
bga substrate
semiconductor
bga
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008004744A
Other languages
English (en)
Other versions
JP4627323B2 (ja
Inventor
Shinji Baba
伸治 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008004744A priority Critical patent/JP4627323B2/ja
Publication of JP2008135772A publication Critical patent/JP2008135772A/ja
Application granted granted Critical
Publication of JP4627323B2 publication Critical patent/JP4627323B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】端子数が多い場合であっても、実装信頼性および電源／グランドプレーン特性を高くしつつ、かつ安価に実現可能な多ピンの半導体記憶装置を提供する。
【解決手段】有機材料を用いて形成された、多層構造のＢＧＡ基板１、複数のバンプ３を介して前述したＢＧＡ基板の主面に接合された半導体チップ２を備える。さらに、前述した主面と対向する前述したＢＧＡ基板の反対側の面であって、前述した半導体チップのエッジ部分に対応する位置に形成され、電源とグランドとを接続するチップコンデンサ１２を備える。
【選択図】図４

Description

本発明は、半導体装置に関し、特に有機材料を用いた基板を有する半導体装置に関する。
図８は、従来の半導体層の断面図を示す。図８において、符号１７はセラミック材料を用いたセラミック基板、２はセラミック基板１７上にバンプ３を介してフリップチップ接合された半導体チップ、４は半導体チップ２とセラミック基板１７との間を充填するアンダーフィル樹脂、１２はスイッチングノイズを低減させるためにセラミック基板１７上に形成されたチップコンデンサ、９はセラミック基板１７の下面に形成された半田ボールである。
図８に示されるように、従来の半導体装置は、特に電気的に高性能を要求される用途に対して、例えばセラミック材料を採用したＢＧＡ（Ball Grid Array）基板（セラミック基板１７）と半導体チップ２とをバンプ３を介してフリップチップ接合することにより、電気的接合距離を短くしていた。しかし、セラミック材料からなる半導体装置は、有機材料からなる実装基板と熱膨張係数が異なるため、実装信頼性を保つためには外形サイズの小さい領域、すなわち端子数の少ない領域でのみしかＢＧＡパッケージとして採用することができないという問題があった。したがって、外形サイズの大きい領域、すなわち端子数の多い領域ではＰＧＡ（Pin Grid Array）パッケージを採用することになるため、半導体装置を接続するソケットを半導体装置と実装基板との間に設ける必要があり、コストが余計にかかるという問題があった。
図９は、図８のチップコンデンサ１２の電気的モデル図を示す。図９で図８と同じ符号を付した部分は同じ機能を有するため説明は省略する。図９において、符号１３ａは多層基板化された複数のセラミック基板１７中にある電源プレーン、１３ｂはセラミック基板１７中にあるグランドプレーン、１８は配線のインダクタンスである。
従来、電子機器等の信号処理速度の高速化に伴いスイッチングノイズの問題が生じていたが、図９に示されるように、従来の半導体装置は、１０層以上の多層基板を採用し、電源プレーン１３ａとグランドプレーン１３ｂ（以下、まとめて呼ぶ場合は「電源／グランドプレーン１３」という）を増強することにより、スイッチングノイズを低減させて高性能を実現していた。この電源／グランドプレーン１３特性をさらに向上させるため、スイッチングノイズを吸収するためのノイズ吸収用コンデンサとして、セラミック基板１７上に高い容量を有するチップコンデンサ１２を配置していた。
しかし、半導体チップ２の横にチップコンデンサ１２を設けた場合、半導体チップ２とチップコンデンサ１２とを接続する配線距離が長くなり、配線のインダクタンス１８が大きくなるため、スイッチングノイズを低減させるという電気的な高性能を満足させるために低インダクタンスのチップコンデンサ１２を採用したとしても、十分にその性能を発揮することができないという問題があった。さらにチップコンデンサ１２自体のコストが高いという問題もあった。
そこで、本発明の目的は、上記問題を解決するためになされたものであり、端子数が多い場合であっても実装信頼性を高くしつつ、かつ安価に実現可能な多ピンの半導体記憶装置を提供することにある。さらに、本発明の目的は、端子数が多い場合であっても、電源／グランドプレーン特性を高くしつつ、かつ安価に実現可能な多ピンの半導体記憶装置を提供することにある。
この発明の半導体装置は、有機材料を用いて形成された、多層構造のＢＧＡ基板、複数のバンプを介して該ＢＧＡ基板の主面に接合された半導体チップを備える。また、該主面と対向する該ＢＧＡ基板の反対側の面であって、該半導体チップのエッジ部分に対応する位置に形成され、電源とグランドとを接続するチップコンデンサを備える。
本発明によれば、端子数が多い場合であっても実装信頼性を高くしつつ、かつ安価に実現可能な多ピンの半導体記憶装置を提供することができる。さらに、本発明の半導体記憶装置によれば、端子数が多い場合であっても、電源／グランドプレーン特性を高くしつつ、かつ安価に実現可能な多ピンの半導体記憶装置を提供することができる。
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
実施の形態１
図１は、本発明の実施の形態１における半導体装置の断面図を示す。図１において、符号１は有機材料を用いたＢＧＡ基板、２はＢＧＡ基板１上にバンプ３を介してフリップチップ接合された半導体チップ、４は半導体チップ２とＢＧＡ基板１との間を充填するアンダーフィル樹脂、７はＢＧＡ基板１の上面にリング接着剤５を介して取り付けられたリング、８は半導体チップ２とリング７との上面に、半導体チップ１側はヒートスプレッダ接着剤を介しリング７側はリング接着剤５と同じ接着剤を介して取り付けられたヒートスプレッダ、９はＢＧＡ基板１の下面（または裏面）に形成された半田ボール、１０はスタックドヴィア（Stacked Via）である。
ＢＧＡ基板１は、一般的に用いられている有機材料、例えばＦＲ４、ＢＴレシン等のエポキシ樹脂からなる実装基板１６（後述）と同等の熱膨張係数を有する有機材料からなっている。したがって、実装基板１６のサイズが大きくても半田ボール９の実装信頼性を高めることができるため、５００から１０００ピンクラスを越える多ピン端子数のＢＧＡタイプの半導体装置を実現することができる。この結果，従来の技術で説明されたようなＰＧＡタイプの半導体装置を用いた場合に必要であった実装用のソケット等を不用とすることができるため、コストの低減をすることが可能となる。
ＢＧＡ基板１は多層の構造を有しており、図１では８層の場合が例示されている。以下、本明細書において、特に多層の構造全体を指すためにＢＧＡ基板１に代えてパッケージ部１という語を用いる場合がある。図１に示されるように、多層に積層されたＢＧＡ基板１中にある各接続孔は、ＢＧＡ基板１が積層された方向（垂直方向）に垂直につなぎ合わされて、スタックドヴィアまたはスタックドバイア１０を形成している。このスタックドヴィア１０の水平方向のピッチは、半導体チップ１上に形成されたバンプ３の水平方向のピッチと同等のピッチを有している。
上述のようにスタックドヴィア１０を形成することにより、５００から１０００ピンクラスを越える多ピン端子数となった場合でも、信号用端子を自由度を高くフルマトリックス状に配置することができるため、半導体チップ２のサイズを小さくすることができ、半導体チップ２とＢＧＡ基板１との間のバンプ３の信頼性も高く、安価に多ピンの半導体を実現することができる。
以上より、実施の形態１によれば、実装基板１６のサイズが大きくても半田ボール９の実装信頼性を高めることができるため、５００から１０００ピンクラスを越える多ピン端子数のＢＧＡタイプの半導体装置を実現することができる。この結果，ＰＧＡタイプの半導体装置を用いた場合に必要であった実装用のソケット等を不用とすることができるため、コストの低減をすることが可能となる。さらに、多ピン端子数となった場合でも、信号用端子を自由度を高くフルマトリックス状に配置することができるため、半導体チップ２のサイズを小さくすることができ、半導体チップ２とＢＧＡ基板１との間のバンプ３の信頼性も高く、安価に多ピンの半導体装置を実現することができる。
実施の形態２
図２は、本発明の実施の形態２における半導体装置の断面図を示す。図２で図１と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図２において、符号１１は高誘電率の材料からなる高誘電率層（キャパシタ層）である。
図２に示されるように、本発明の実施の形態２においては実施の形態１の構造を有するパッケージ部１に加えて、有機材料を用いたＢＧＡ基板１の内部にある電源プレーン１３ａとグランドプレーン１３ｂとの間にのみ高誘電率層１１を設けている。
図３は、図２の高誘電率層の機能を説明するための半導体装置の断面図を示す。図３で図１または図２と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図３に示されるように、電源／グランドプレーン１３間に形成された高誘電率層１１によるキャパシタ１１aにより、バンプ３と電源／グランドプレーンとの間のインダクタンス１９を極限まで低減させることができ、有効にスイッチングノイズを低減させることができる。
以上より、実施の形態２によれば、実施の形態１の構造を有するパッケージ部１に加えて、有機材料を用いたＢＧＡ基板１の内部にある電源プレーン１３ａとグランドプレーン１３ｂとの間にのみ高誘電率層１１を設けることにより、バンプ３と電源／グランドプレーンとの間のインダクタンス１９を極限まで低減させることができ、有効にスイッチングノイズを低減させることができる。
実施の形態３
図４は、本発明の実施の形態３における半導体装置の断面図を示す。図４で図１ないし図３と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図４において、符号１２はＢＧＡ基板１の下面に取り付けられたチップコンデンサである。
図４に示されるように、本発明の実施の形態３においては実施の形態１の構造を有するパッケージ部１において、実装信頼性が一般的には最も低いとされている半導体チップ２のエッジ下方の半田ボール９の位置にチップコンデンサ１２を取り付けることにより、電源／グランドプレーン１３の電気的特性を高めることができる。５００または７００から１０００ピンクラスを越える多ピン端子数の要求に対しても、上述のように信号用端子として用いられない半導体チップ２のエッジ下方のみに限定してチップコンデンサ１２を取り付けるため、実質的に実装信頼性上、多ピンの要求を一切妨げることがない。さらに、従来の半導体チップ１２の横にチップコンデンサ１２を設ける場合と比較して、バンプ３からの距離を短くすることができるため、配線によるインダクタンス１９を低減させることができ、同等の性能を有するチップコンデンサ１２を用いたとしても、さらに有効にスイッチングノイズを低減させることができる。
以上より、実施の形態３によれば、実施の形態１の構造を有するパッケージ部１において、実装信頼性が一般的には最も低いとされている半導体チップ２のエッジ下方の半田ボール９の位置にチップコンデンサ１２を取り付けることにより、電源／グランドプレーン１３の電気的特性を高めることができる。
実施の形態４
図５は、本発明の実施の形態４における半導体装置の断面図を示す。図５で図１ないし図４と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図５において、符号１４はＢＧＡ基板１とリング７との間に用いられる高誘電材接着剤である。
図５に示されるように、本発明の実施の形態４においては実施の形態１のＢＧＡ基板１とリング７との接着剤として、高誘電材の接着剤１４を用いることにより、チップコンデンサ１２を取り付けることなく、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
以上より、実施の形態４によれば、実施の形態１の構造を有するパッケージ部上面のＢＧＡ基板１とリング７との接着剤として、高誘電材の接着剤１４を用いることにより、チップコンデンサ１２を取り付けることなく、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
実施の形態５
図６は、本発明の実施の形態５における半導体装置の断面図を示す。図６で図１ないし図５と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図６において、符号１５はＢＧＡ基板１とリング７との間に用いられる高誘電材接着剤である。
図６に示されるように、本発明の実施の形態５においては実施の形態１のパッケージ部１の下面（裏面）であって、かつ半導体チップ２の搭載位置の下方に、高誘電率の材料からなる接着シート（高誘電材テープ）１５を貼り付けることにより、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
以上より、実施の形態５によれば、実施の形態１の構造を有するパッケージ部１の下面（裏面）であって、かつ半導体チップ２の搭載位置の下方に、高誘電率の材料からなる接着シート（高誘電材テープ）１５を貼り付けることにより、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
実施の形態６
図７は、本発明の実施の形態６における半導体装置の断面図を示す。図７で図１ないし図６と同じ符号を付した部分は同じ機能を有するものであるため説明は省略する。図７において、符号１６はパッケージ部１を実装する実装基板である。
図７に示されるように、本発明の実施の形態６においては実施の形態１のパッケージ部１を実装する実装基板１６上であって、かつ半導体チップ２の搭載位置の下方に、高誘電率の材料からなる接着シート（高誘電材テープ）１５を貼り付けることにより、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
以上より、実施の形態６によれば、実施の形態１のパッケージ部１を実装する実装基板１６上であって、かつ半導体チップ２の搭載位置の下方に、高誘電率の材料からなる接着シート（高誘電材テープ）１５を貼り付けることにより、電源／グランドプレーン１３間の電気的特性を高めることができ、有効にスイッチングノイズを低減させることができる。
本発明の実施の形態１における半導体装置の断面図である。 本発明の実施の形態２における半導体装置の断面図である。 図２の高誘電率層の機能を説明するための半導体装置の断面図である。 本発明の実施の形態３における半導体装置の断面図である。 本発明の実施の形態４における半導体装置の断面図である。 本発明の実施の形態５における半導体装置の断面図である。 本発明の実施の形態６における半導体装置の断面図である。 従来の半導体層の断面図である。 図８のチップコンデンサ１２の配置を示す図である。
符号の説明
１ ＢＧＡ基板、 ２ 半導体チップ、 ３ バンプ、 ４ アンダーフィル樹脂、 ５ リング接着剤、 ６ ヒートスプレッダ接着剤、 ７ リング、８ ヒートスプレッダ、 ９ 半導体ボール、 １０ スタックドヴィア、 １１ 高誘電率層、 １１ａ 高誘電率層１１によるキャパシタ、 １２ チップコンデンサ、 １３ 電源／グランドプレーン、 １３ａ 電源プレーン、 １３ｂ グランドプレーン、 １４ 高誘電材接着剤、 １５ 高誘電材テープ、１６ 実装基板、 １７セラミック基板、 １８、１９ インダクタンス。

Claims (2)

  1. 有機材料を用いて形成された、多層構造のＢＧＡ基板、複数のバンプを介して前記ＢＧＡ基板の主面に接合された半導体チップ、及び前記主面と対向する前記ＢＧＡ基板の反対側の面であって、前記半導体チップのエッジ部分に対応する位置に形成され、電源とグランドとを接続するチップコンデンサを備えた半導体装置。
  2. 有機材料を用いて形成された、多層構造のＢＧＡ基板、複数のバンプを介して前記ＢＧＡ基板の主面に接合された半導体チップ、及び前記主面と対向する前記ＢＧＡ基板の反対側の面であって、前記半導体チップのエッジ部分に対応する位置に形成され、電源とグランドとを接続するチップコンデンサを備え、
    前記ＢＧＡ基板は、前記多層構造の積層方向に重なるように複数の接続孔が繋ぎ合わされてなるスタックドビアを有し、
    前記スタックドビアが形成されるピッチは、前記複数のバンプが形成されるピッチと一致している、半導体装置。
JP2008004744A 2008-01-11 2008-01-11 半導体装置 Expired - Fee Related JP4627323B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008004744A JP4627323B2 (ja) 2008-01-11 2008-01-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008004744A JP4627323B2 (ja) 2008-01-11 2008-01-11 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP11206576A Division JP2001035960A (ja) 1999-07-21 1999-07-21 半導体装置および製造方法

Publications (2)

Publication Number Publication Date
JP2008135772A true JP2008135772A (ja) 2008-06-12
JP4627323B2 JP4627323B2 (ja) 2011-02-09

Family

ID=39560338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008004744A Expired - Fee Related JP4627323B2 (ja) 2008-01-11 2008-01-11 半導体装置

Country Status (1)

Country Link
JP (1) JP4627323B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9980369B2 (en) 2016-06-28 2018-05-22 Joled Inc. Mounting board having electronic components mounted on substrate using different solder ball configurations
US10163789B2 (en) 2016-10-04 2018-12-25 Joled Inc. Semiconductor device and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283538A (ja) * 1994-04-14 1995-10-27 Ibiden Co Ltd 多層プリント配線板の製造方法
JPH08172252A (ja) * 1994-12-19 1996-07-02 Kyocera Corp 回路基板
JPH09260537A (ja) * 1996-03-26 1997-10-03 Sumitomo Kinzoku Electro Device:Kk フリップチップセラミック基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283538A (ja) * 1994-04-14 1995-10-27 Ibiden Co Ltd 多層プリント配線板の製造方法
JPH08172252A (ja) * 1994-12-19 1996-07-02 Kyocera Corp 回路基板
JPH09260537A (ja) * 1996-03-26 1997-10-03 Sumitomo Kinzoku Electro Device:Kk フリップチップセラミック基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9980369B2 (en) 2016-06-28 2018-05-22 Joled Inc. Mounting board having electronic components mounted on substrate using different solder ball configurations
US10163789B2 (en) 2016-10-04 2018-12-25 Joled Inc. Semiconductor device and display device

Also Published As

Publication number Publication date
JP4627323B2 (ja) 2011-02-09

Similar Documents

Publication Publication Date Title
KR100368696B1 (ko) 반도체장치 및 제조방법
US10290620B2 (en) Package with SoC and integrated memory
JP5222509B2 (ja) 半導体装置
US6369448B1 (en) Vertically integrated flip chip semiconductor package
US20150221625A1 (en) Semiconductor package having a dissipating plate
US20150022985A1 (en) Device-embedded package substrate and semiconductor package including the same
KR20220140688A (ko) 반도체 패키지
US20140124907A1 (en) Semiconductor packages
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20060249852A1 (en) Flip-chip semiconductor device
JP5413971B2 (ja) 電子部品実装装置及びその製造方法
US9123554B2 (en) Semiconductor device
US20090014865A1 (en) Heat-conductive package structure
TWI685929B (zh) 具改良均熱板之薄型晶片封裝
TWI391084B (zh) 具有散熱件之電路板結構
US6034425A (en) Flat multiple-chip module micro ball grid array packaging
JP2003324183A (ja) 半導体装置
JP2006086149A (ja) 半導体装置
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
JP4919689B2 (ja) モジュール基板
JP3944898B2 (ja) 半導体装置
JP4627323B2 (ja) 半導体装置
JP2010245269A (ja) 半導体装置
US20140097530A1 (en) Integrated circuit package
JP2010258254A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees