KR20220140688A - 반도체 패키지 - Google Patents

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KR20220140688A
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KR
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semiconductor package
semiconductor
conductive layer
disposed
package
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KR1020220130452A
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다케시 미야코시
스미카즈 호소야마다
요시카즈 쿠마가야
토모시게 치카이
신고 나카무라
히로아키 마츠바라
쇼타로 사쿠모토
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가부시키가이샤 앰코테크놀로지재팬
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    • H01L2224/331—Disposition
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

본 발명의 일 실시형태에 따른 적층형 반도체 패키지는 제1 회로기판과, 제1 회로기판에 제1 반도체 소자가 실장된 제1 반도체 패키지와, 제2 회로기판과, 제2 회로기판에 제2 반도체 소자가 실장되어, 제1의 반도체 패키지에 적층된 제2 반도체 패키지와 제1 반도체를 봉지하는 봉지 수지와, 봉지 수지에 접하여 배치되는 도전층과 접속하여 제1 회로기판 상에 배치되는 서멀 비아를 구비한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 실장 기술에 관한 것이다. 특히, 적층형 반도체 패키지에 있어 하측 패키지에서 상측 패키지로의 전열(傳熱)을 저감(低減)시키기 위한 구성에 관한 것이다.
최근 전자 기기의 소형화, 고밀도화 및 반도체 소자의 액세스 속도 향상 등의 요청에 따라 복수의 반도체 패키지를 적층하는 패키지 온 패키지(Pop: Package on Package)가 이용되고 있다(예를 들면, 일본 특허공개공보 2010-153651호). 휴대 전화나 스마트 폰 등의 휴대용 단말에서는 화상 처리를 하는 로직 칩이 포함된 패키지를 하측으로 하고, 메모리 칩이 포함된 패키지를 상측으로 하는 반도체 패키지가 이용되고 있다.
이러한 적층형 반도체 패키지는 칩 사이의 거리가 1mm이하 정도까지 접근할 수도 있으므로 하측 로직 칩의 발열이 상측 메모리 칩에 전달되어 상측 메모리 칩이 오작동을 일으키는 경우가 있다. 따라서 하측 패키지에서 상측 패키지로의 전열을 저감시키는 것이 요구되고 있다.
특허 문헌 1：일본 특허공개공보 2010-153651호.
본 발명은 적층형 반도체 패키지에 있어서 하측 칩에서 상측 칩으로의 전열을 저감하는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태에 따른 적층형 반도체 패키지는 제1 회로기판과, 제1 회로기판에 제1 반도체 소자가 실장된 제1 반도체 패키지와, 제2 회로기판과, 제2 회로기판에 제2 반도체 소자가 실장되어 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제1 반도체를 봉지하는 봉지 수지와, 봉지 수지에 접하여 배치되는 도전층과, 도전층과 접속하여 제1 회로기판 상에 배치되는 서멀 비아(Thermal Via)를 구비하고 있다.
또한, 도전층은 봉지 수지 상에 배치되어도 무방하다.
또한, 제1 반도체 패키지는 제2 반도체 패키지와 접합하고, 제1 반도체 주변에 배치된 복수의 접합용 전극 단자를 갖추고 있으며, 도전층은 복수의 접합용 전극 단자 내측에 배치되어도 무방하다.
또한, 도전층은 구리 또는 구리 합금이어도 무방하다.
또한, 서멀 비아는 접합용 전극 단자보다 안쪽에 배치되어도 무방하다.
또한, 복수 접합용 전극 단자는 수지 코어 볼을 사용해도 무방하다.
또한, 도전층은 제1 반도체 패키지 옆면에 배치되어도 무방하다.
또한, 도전층은 봉지 수지에 덮여 있어도 무방하다.
또한, 도전층은 제1 반도체 상에 접착제 또는 스페이서를 통해 배치되어도 무방하다.
또한, 도전층은 2층 이상의 배선 기판이어도 무방하다.
또한, 2층 이상의 배선 기판 및 봉지 수지에 비아(Via)를 배치하고, 제1 회로기판과 제2 회로기판을 비아를 통해 전기적으로 접속시켜도 무방하다.
또한, 봉지 수지에 비아를 배치하고, 제1 회로기판과 제2 회로기판을, 비아와 2층 이상의 배선 기판의 회로를 통해 전기적으로 접속시켜도 무방하다.
또한, 본 발명의 일 실시형태에 따른 적층형 반도체 패키지는 제1 회로기판과, 제1 회로기판에 제1 반도체 소자가 실장된 제1 반도체 패키지와, 제2 회로기판과, 제2 회로기판에 제2 반도체 소자가 실장되어 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제1 반도체를 봉지하는 봉지 수지와, 봉지 수지에 접하여 배치된 단열층을 구비하고 있다.
도 1은 본 발명의 실시형태 1에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시형태 1에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 3은 본 발명의 실시형태 1에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 4는 본 발명의 실시형태 1의 변형예 1에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 5는 본 발명의 실시형태 1의 변형예 2에 따른 적층형 반도체 패키지의 단면도이다.
도 6은 본 발명의 실시형태 1의 변형예 2에 따른 적층형 반도체 패키지의 단면도이다.
도 7은 본 발명의 실시형태 2에 따른 적층형 반도체 패키지의 단면도이다.
도 8은 본 발명의 실시형태 2에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 9는 본 발명의 실시형태 3에 따른 적층형 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시형태 4에 따른 적층형 반도체 패키지의 단면도이다.
도 11은 본 발명의 실시형태 5에 따른 적층형 반도체 패키지의 단면도이다.
도 12는 본 발명의 실시형태 5에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 13은 본 발명의 실시형태 6에 따른 적층형 반도체 패키지의 단면도이다.
도 14는 본 발명의 실시형태 6에 따른 적층형 반도체 패키지의 개략 평면도이다.
이하, 도면을 참조하여 본 발명에 따른 적층형 반도체 패키지에 관해 설명한다. 그러나 본 발명의 적층형 반도체 패키지는 여러 다양한 형태로 실시할 수 있으며, 이하에서 나타내는 실시형태의 기재 내용으로 한정하여 해석되지 않는다. 또한, 본 실시형태의 참조 도면에서 동일한 부분 또는 같은 기능을 갖는 부분에 대해서는 동일한 부호를 붙여 반복적인 설명은 생략한다.
<실시형태 1>
본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 개요에 관해,　도 1 내지 도 3을 참조하여 상세히 설명한다.
(적층형 반도체 패키지의 기본 구성)
도 1은 본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의, 도 3에서의 A-A' 단면도를 나타낸 것이다. 도 1을 참조하면, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 솔더 볼(31)을 통해 접합된 제1 반도체 패키지(10) 위에 제2 반도체 패키지(20)가 적층되어 있음을 알 수 있다.
제1 반도체 패키지(10)는 제1 회로기판(11)을 구비하고, 제1 회로기판(11) 상에 제1 반도체 소자(12)가 배치된다. 제1 회로기판(11)은 하나 또는 복수의 배선 기판으로 구성되어 있으며, 도 1에서는 4층임을 나타내고 있다. 제1 반도체 소자(12)는 예를 들면, 애플리케이션 프로세서 등이 배치되어 있지만 이에 한정하지는 않는다. 또한,　도 1에서는 제1 반도체 소자(12)를 한 개의 반도체로 나타냈지만 복수 반도체 소자가 제1 반도체 소자(12)로 제1 회로기판(11) 위에 배치되어도 무방하다.
제1 회로기판(11) 및 제1 반도체 소자(12)를 덮도록 봉지 수지(13)가 배치된다. 봉지 수지(13)는 외부로부터의 수분 및 불순물의 혼입으로부터 제1 반도체 소자(12)와 제1 회로기판(11)의 상부를 보호하고, 제1 회로기판(11)의 변형을 방지한다. 봉지 수지(13)로는 에폭시 수지, 시아네이트 에스테르 수지, 아크릴 수지, 폴리이미드 수지, 실리콘 수지 등을 사용할 수 있다.
봉지 수지(13) 안에 복수의 비아(16)가 배치된다. 비아(16)는 하단이 제1 회로기판(11) 위에 배치된 전극에 부착되고, 상단은 접합용 전극 단자(17)로 봉지 수지(13)에서 노출된다. 접합용 전극 단자(17) 위에 솔더 볼(31)이 배치되고, 제2 반도체 패키지(20)의 제2 회로기판(21) 하측에 배치된 전극과 접속된다. 즉, 비아(16)는 제1 반도체 패키지(10)의 제1 회로기판(11) 배선과 제2 반도체 패키지(20)의 제2 회로기판(21) 배선을 전기적으로 접속한다. 비아(16)는 예를 들면, 봉지 수지(13)의 정해진 위치를 에칭하여 형성한 개구부에 금속 도금 또는 에칭 등에 의해 형성된 금속 재료를 끼워 놓고, 제1 회로기판(11) 위에 배치된 전극에 접착시키는 방법으로 형성된다.
제2 반도체 패키지(20)는 하나 또는 복수의 배선 기판으로 이루어진 제2 회로기판 (21)을 가지며, 제2 회로기판(21) 위에 제2 반도체 소자(22)가 배치된다. 제2 반도체 소자(22)는 제2 회로기판(21) 배선과 Au 또는 Cu 등을 재료로 하는 본딩 와이어(34)에 전기적으로 접속된다. 제2 반도체 소자(22)는 예를 들면 FLASH, SDRAM 등의 메모리가 배치된다. 복수의 같은 종류 또는 다른 종류의 메모리를 제2 회로기판(21) 위에 나란히 배치하여 제2 반도체 소자(22)로 해도 무방하다. 또한, 복수 메모리를 적층 배치하여 제2의 반도체 소자(22)로 해도 무방하다.
제2 회로기판(21) 및 제2 반도체 소자(22)를 덮도록 봉지 수지(23)가 배치된다. 봉지 수지(23)는 상술한 봉지 수지(13)와 같은 재질로 구성된다. 또한, 제2 회로기판(21) 하측에는 제2 회로기판(21)의 배선과 전기적으로 접속하는 전극이 배치된다. 제2 회로기판(21)의 하측 전극과 제1 반도체 패키지(10)의 접합용 전극 단자(17)는 솔더 볼(31)에 연결되므로, 제1 회로기판(11)과 제2 회로기판(21)의 각각의 배선은 솔더 볼(31)을 통해 전기적으로 접속된다. 제1 회로기판(11) 하측에는 전극이 배치되어 있어 적층형 반도체 패키지(100)에 실장 되는 외부 실장 기판과 해당 전극에 배치되는 솔더 볼(35)을 통해 접속된다.
(하측 반도체 소자에서 상측 반도체 소자로의 전열을 저감하기 위한 구성)
본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)는 제1 반도체 패키지(10)에 도전층(14) 및 서멀 비아(15)가 배치된다.
도 2는 본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 위에서 본 평면도를 나타낸 것이다. 도 2를 참조하면, 직사각형의 제1 반도체 패키지(10) 외주 부근에 상하 좌우 각각 2열씩 복수의 접합용 전극 단자(17)가 배치된다. 또한, 상술한 바와 같이 접합용 전극 단자(17)는 비아(16, 도 1 참조)의 상단이므로, 비아(16)가 접합용 전극 단자(17)와 같이 배치되는 것을 나타내고 있다. 도전층(14)은 제1 반도체 패키지(10) 외주 부근에 배치된 복수의 접합용 전극 단자(17)에 둘러싸여 그 내부 영역에 배치된 것을 알 수 있다.
도 3은 본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 위에서 본 평면도이며, 도전층(14)을 투과하여, 제1 반도체 소자(12)의 평면 위치를 나타낸 도면이다. 점선(14a)으로 둘러싸인 부분은 도전층(14)이 배치되는 위치를 보여주고 있다. 또한, 점선(12a)으로 둘러싸인 부분은 제1 반도체 소자(12)가 배치되는 위치를 보여주고 있다.
도 3을 참조하면, 도전층(14)은 제1 반도체 소자(12)가 배치된 부분을 모두 덮도록 제1 반도체 소자(12)가 배치된 부분보다 넓게 배치된 것을 알 수 있다. 제1 반도체 소자(12)는 직사각형이고, 이를 둘러싸는 것처럼 직사각형의 도전층(14)이 배치되어 있다. 또한, 도전층(14)이 배치되어 제1 반도체 소자(12)가 배치되지 않은 영역(50)은 빈공간의 직사각형으로 형성된다.
서멀 비아(15)는 영역(50)에 배치된다. 도 3을 참조하면, 서멀 비아(15)는 영역(50)의 각 모서리 부근과 각 변의 중앙 부근에 총 8개 배치되어 있지만 서멀 비아(15)의 배치 수량 및 영역(50) 내에서 위치는 이에 한정하지는 않는다.
다시, 도 1을 참조하면 도전층(14)은 봉지 수지(13)의 표면 즉, 제1 반도체 패키지(10) 상단 면에 형성되어 있는 것을 알 수 있다. 또한, 도전층(14)은 제1 반도체 패키지(10)의 외주 부근에 배치된 접합용 전극 단자(17, 비아(16))보다 안쪽에 배치되어, 제1 반도체 소자(12)가 배치된 영역보다 넓은 영역에 배치된다. 서멀 비아(15)는 도전층(14)이 배치되고 또한, 제1 반도체 소자(12)가 배치되지 않은 영역(50)에 배치되어, 도전층(14) 하측면에 서멀 비아(15)의 상단이 접속되어 있다. 도전층(14)은 열전도율이 높은 부재로 이루어져 있다. 예를 들면, 구리 또는 구리 합금을 이용해도 무방하다. 도전층(14)의 형성 방법은 예를 들면, 봉지 수지(13)를 형성한 후에 도전층(14)을 형성하는 위치에서 수지를 제거한다. 수지 제거 방법은 기계적, 화학적 등으로 특별히 문제되지 않는다. 그 다음 제거한 홈부분에 구리 페이스트를 충전시켜 고체화시킨다. 또는 서멀 비아와 접속하는 면에 도전성 접착제를 구비한 금속제의 판상(板狀) 부재를 홈 부분에 배치·접합하여 도전층(14)을 형성해도 무방하다.
서멀 비아(15)는 봉지 수지(13) 및 제1 회로기판(11)에 형성된다. 서멀 비아(15) 형성 방법으로는 예를 들면, 먼저 제1 회로기판(11)에 비아를 형성시킨 다음 봉지 수지(13)를 형성시키고, 봉지 수지(13)의 정해진 위치에 상술한 바와 같이 비아(16)와 동일 방법으로 형성할 수 있다. 여기서, 제1 회로기판(11)에 형성된 비아와 봉지 수지(13)에 형성된 비아는 반드시 직접 접속되어 있을 필요는 없고, 둘 사이에 금속 부재 또는 배선 등이 개재되어 있어도 무방하다. 도 1은 제1 회로기판(11)에 형성된 비아와 봉지 수지(13)에 형성된 비아 사이에 배선(18)을 개재하고 있다. 서멀 비아(15) 하단 즉, 제1 회로기판(11)에 형성된 비아 하단은, 제1 회로기판(11) 하측에 배치한 도전 부재(19)까지 도달한다. 도전 부재(19)에는 솔더 볼(35)이 배치되어 솔더 볼(35)을 통해 적층형 반도체 패키지(100) 외부와 접속된다.
본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)에 따르면, 제1 반도체 소자(12)의 발열을 도전층(14) 및 서멀 비아(15)를 통해 제1 반도체 패키지(10) 하측으로 빠지게 할 수 있다. 제1 반도체 소자(12)의 발열 일부분을 제1 반도체 패키지(10) 하측으로 전열할 수 있어, 제1 반도체 소자(12)에서 제1 반도체 패키지(10) 상측에 배치되는 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 저감할 수 있으며, 제2의 반도체 소자(22)의 동작 불량을 억제할 수 있다.
(변형예 1)
본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 변형예 1을 도 4를 참조하여 상세히 설명한다.
상술한 실시형태 1의 설명에서 영역(50)의 형상은 빈공간의 직사각형이라고 설명하였으나, 영역(50)의 형상은 이에 한정하지는 않는다. 도 2 및 도 3은 접합용 전극 단자(17, 비아(16))가 제1 반도체 패키지(10) 주변 부분의 안쪽과 바깥쪽 2열로 배치했다. 반면에, 4를 참조하면 도 2 및 도 3에서 내부 비아(16)의 일부를 서멀 비아(15)로 바꿔 구성하고 있다. 도 4에서 영역(50) 외부 형상은 요철 형상으로 되어 있지만 파선형도 무방하다.
상기 구성을 구비함으로써 제1 반도체 소자(12)를 배치하는 공간을 보다 넓게 확보할 수 있다. 또한, 제1 반도체 소자(12)와 서멀 비아(15) 간의 거리를 짧게 할 수 있어, 제1 반도체 소자(12)의 발열을 보다 효과적으로 도전층(14)과 서멀 비아(15)를 통해 제1 반도체 패키지(10) 하측으로 전열할 수 있다.
(변형예 2)
본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 변형예 2를 도 5 및 도 6을 참조하여 상세히 설명한다.
상술한 실시예 1의 설명에서 도전층(14)은 구리 또는 구리 합금과 같은 열전도율이 높은 부재가 이용되는 것을 설명하였다. 그러나, 본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 도전층(14)은 상술한 바와 같이 단일 부재로 구성되는 것으로 한정되지는 않는다. 도 5 및 도 6에 나타낸 바와 같이 2층 이상의 배선 기판(70)을 도전층(14)으로서 배치하는 것도 가능하다. 이 경우 예를 들면, 제1 반도체 패키지(10) 윗면 전체에 2층 이상의 배선 기판이 배치되어도 무방하다.
변형예 2에서 제1 반도체 패키지(10)와 제2 반도체 패키지(20)의 접속은 다양한 형태를 취할 수 있다. 도 5를 참조하면, 제1 반도체 패키지(10) 윗면에 배치한 2층 이상의 배선 기판(70)과 봉지 수지(13)에 비아(16)를 배치하고, 비아(16)의 상단과 제2 회로기판(21)의 하측에 배치된 전극을 솔더 볼(31)로 접속시킨 것을 알 수 있다. 또는, 도 6에서 나타낸 바와 같이 배선 기판(70)에 비아를 배치하지 않고, 배선 기판(70)의 하측 단자와 봉지 수지(13)에 배치한 비아(16) 상단을 접속하여 배선 기판(70) 상측 단자와 제2 회로기판(21) 하측에 배치된 전극을 솔더 볼(31)로 접속된 것을 알 수 있다. 이 경우 배선 기판(70)의 내부 배선을 끌어내어 제1 반도체 패키지(10)와 제2 반도체 패키지(20)의 원하는 단자에 전기적으로 접속시켜도 무방하다.
<실시형태 2>
본 발명의 실시형태 2에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 7 및 도 8을 참조하여 상세히 설명한다.
도 7은 본 발명의 실시형태 2에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 7은 도 1과 유사하지만 도전층(14)이 접합용 전극 단자(17)에 접하지 않도록 접합용 전극 단자(17)가 배치되어, 제1 반도체 패키지(10) 주변부에도 배치되고 또한, 제1 반도체 패키지(10) 측면까지 배치되는 점은 도 1과 차이가 있다.
도전층(14)은 제1 반도체 패키지(10) 측면 즉, 봉지 수지(13) 및 제1 회로기판(11) 측면에 배치된다. 상술한 바와 같이 직사각형인 제1 반도체 패키지(10) 측면은 4면 존재하고, 4면 전체의 측면에 도전층(14)이 배치되는 것이 바람직하다. 측면 도전층(14)의 형성 방법은 예를 들면, 봉지 수지(13)를 형성한 후에 봉지 수지(13)와 접속하는 면에 접착제를 구비한 금속제의 판상 부재를 봉지 수지(13) 및 제1 회로기판(11) 측면에 배치·접합시켜 도전층(14)을 형성하여도 무방하다.
도 8은 본 발명의 실시형태 2에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 위에서 본 평면도를 나타낸 것이다. 도 8을 참조하면, 도전층(14)이 제1 반도체 패키지(10)의 상측 전면(全面)에 걸쳐 배치된 것을 알 수 있다. 그러나 도전층(14)과 접합용 전극 단자(17) 사이에 봉지 수지(13)가 개재하고 있고, 도전층(14)은 접합용 전극 단자(17)와 전기적으로 접속하지 않는다. 도 8에 나타낸 바와 같이 도전층(14)은 제1 반도체 패키지(10) 외연까지 배치되어 있으며, 제1 반도체 패키지(10) 윗면과 측면에 배치된 도전층(14)은 제1 반도체 패키지(10)의 외연 부분으로 연결된 것을 알 수 있다.
상기와 같이, 실시형태 2에 따른 적층형 반도체 패키지(100)는 도전층(14)이 제1 반도체 패키지(10) 윗면을 비롯해 측면까지 배치되어 있다. 이 구성은 제1 반도체 소자(12) 발열을 도전층(14)과 서멀 비아(15)를 통해 제1 반도체 패키지(10) 하측으로 전열할 뿐만 아니라, 제1 반도체 패키지(10) 측면에 배치된 도전층(14)에 의해 측면으로도 전열할 수 있다. 따라서 제1 반도체 패키지(10)의 제1 반도체 소자(12)로부터 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 보다 저감시켜, 제2 반도체 소자(22)의 동작 불량을 억제할 수 있다.
또한, 제1 반도체 패키지(10) 측면의 전열 관점에서는 측면에 배치되는 도전층(14) 면적이 넓을수록 바람직하다. 또한, 제1 반도체 패키지(10) 측면에 배치되는 도전층(14) 하단이 적층형 반도체 패키지(100)가 실장되는 실장 기판 등에 접속되면, 측면 도전층(14)에서 해당 기판에 전열하는 것도 가능하므로 보다 바람직하다.
<실시형태 3>
본 발명 실시형태 3에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 9를 참조하여 상세히 설명한다.
도 9는 본 발명의 실시형태 3에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 9는 도 1과 유사하지만 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 수지 코어 볼(32)에 의해 접속된 점에서 도 1과는 차이가 있다.
도 1에서 제1 반도체 소자(12)로부터 발생한 열의 일부는 솔더 볼(31)을 통해 제2 반도체 패키지(20)의 제2 반도체 소자(22)로 전열된다. 실시형태 3에서는 솔더 볼(31)보다도 열전도성이 낮은 수지 코어 볼(32)을, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)의 접속에 사용한다. 이러한 구성을 갖춤으로써 제1 반도체 소자(12)의 발열을, 도전층(14)과 서멀 비아(15)를 통해 제1 반도체 패키지(10)의 하측으로 전열할 뿐만 아니라, 제1 반도체 패키지(10)와 제2 반도체 패키지(20) 접속 부분에서 제2 반도체 소자(22)로의 전열을 저감하는 것도 가능하다.
<실시형태 4>
본 발명 실시형태 4에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 10을 참조하면서 설명한다.
도 10은 본 발명의 실시형태 4에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 10은 도 1과 유사하지만 실시형태 2와 동일하게 도전층(14)이 제1 반도체 패키지(10) 측면까지 배치되는 점과, 실시형태 3과 같이 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 수지 코어 볼(32)에 접속되어 있다는 점이 도 1과는 차이가 있다. 실시형태 4의 구성을 구비하는 것에 대한 효과는 실시형태 2 및 실시형태 3에서 설명한 효과를 합친 것이 된다.
<실시형태 5>
본 발명 실시형태 5에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 11 및 도 12를 참조하여 상세히 설명한다.
도 11은 본 발명의 실시형태 5에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 11은 도 1과 유사하지만 도전층(14)이 봉지 수지(13) 표면에 형성되어 있지 않고 봉지 수지(13) 내부에 형성되는 점이 차이가 있다.
도전층(14)은 예를 들면, 금속제의 판상 부재가 사용된다. 도전층(14)은 예를 들면, Ag 페이스트 등의 접착제를 통해 제1 반도체 소자(12) 위에 배치된다. 또는, 도전층(14)은 예를 들면, 실리콘 등의 스페이서를 통해 제1 반도체 소자(12) 위에 배치된다. 도전층(14)이 제1 반도체 소자(12)에 배치된 후에 봉지 수지(13)에 의해 도전층(14)은 봉지 수지(13) 안에 삽입된다. 또한, 봉지 수지(13)의 정해진 위치에 에칭 등에 의해서 서멀 비아(15)용 개구부가 형성되지만 에칭에 따라서 도전층(14) 일부도 제거된다. 개구부에 금속 자재를 삽입함에 따라 서멀 비아(15)가 형성되고, 봉지 수지(13)에 삽입된 도전층(14)은 서멀 비아(15)와 접속된다.
도 12는 본 발명의 실시형태 5에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 위에서 본 평면도를 나타낸 것이다.
실시형태 5에 따른 적층형 반도체 패키지(100)에 의하면, 제1 반도체 소자(12)와 도전층(14)이 밀착되어 배치되어 있으므로, 제1 반도체 소자(12)의 발열을 도전층(14)이 직접적으로 전열하여, 서멀 비아(15)를 통해 제1 반도체 패키지(10) 하측에 보다 효과적으로 전열할 수 있게 된다. 이에 따라 제1 반도체 패키지(10)의 제1 반도체 소자(12)에서, 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 보다 저감시켜, 제2 반도체 소자(22)의 동작 불량을 억제할 수 있다.
<실시형태 6>
본 발명 실시형태 6에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 13 및 도 14를 참조하여 상세히 설명한다.
도 13은 본 발명의 실시형태 6에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 13과 도 1을 비교하면, 도 1에서는, 제1 반도체 패키지(10)의 윗면에 도전층(14)이 형성되어 있지만 도 13에서는 단열층(60)이 배치되어 있다는 점이 차이가 있다. 또한, 도 13은 도 1의 서멀 비아(15)를 배치하지 않은 점도 차이가 있다.
단열층(60)은 예를 들면, 무기절연막 등 저열전도성을 가진 수지가 사용된다. 봉지 수지(13)의 열전도율이 약 0.6[W/mK]인 반면, 단열층(60)에 이용되는 저열전도성을 가진 수지 열전도율은 약 0.2[W/mK]이다. 단열층(60) 쪽이 봉지 수지(13)보다 열전도율이 낮으므로, 제1 반도체 소자(12)의 발열이 봉지 수지(13)의 횡 방향으로 보다 많이 전열되게 된다. 이로 인해, 봉지 수지(13)의 측면이나, 봉지 수지(13) 하측에 있는 제1 회로기판(11)을 통해 제1 반도체 패키지(10) 하측으로의 전열을 증가시키는 것이 가능하여, 제1 반도체 패키지(10)의 제1 반도체 소자(12)에서, 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 더욱 저감시켜, 제2 반도체 소자(22)의 동작 불량을 억제할 수 있다.
도 14는 본 발명 실시형태 6에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 위에서 본 평면도를 나타낸 것이다. 도 8과 도 14를 비교하면, 도 8은 도전층(14)이 접합용 전극 단자(17)와 접촉하지 않도록 제1 반도체 패키지(10) 전면에 배치된 반면, 도 14에서는 단열층(60)이 접합용 전극 단자(17)에 접촉하면서 제1 반도체 패키지(10) 전면에 배치되어 있다는 점이 서로 차이가 있다.
상술한 바와 같이 단열층(60)은 절연성을 갖는 수지가 사용되기 때문에 접합용 전극 단자(17)에 접해 있어도 무방하다. 따라서 제1 반도체 패키지(10) 형성 방법에 있어 봉지 수지(13)를 배치한 후에 봉지 수지(13) 상의 전면(全面)에 단열층(60)을 배치하고, 그대로 정해진 위치에 홀(hole)을 형성하여 비아(16)를 배치할 수 있다.
<시뮬레이션>
이하, 종래 기술에 따른 PoP 및 본 발명의 실시형태 1, 실시형태 2 및 실시형태 5에 대응하는 실시예 1~3의 방열 효과를 시뮬레이션으로 분석한 결과를 설명한다.
(비교예)
비교예 분석 대상은 종래 기술에 따른 상하 이층의 PoP이다. 상단 패키지는 216pinBGA로 하고, 칩 사이즈를 10.0[mm]×10.0[mm]×0.10[mmt], 발열량을 1.5[W]로 하였다. 또한, 하단 패키지는 312pinBGA로 하여, 칩 크기를 7.0[mm]×7.0[mm]×0.08[mmt], 발열량을 2.5[W]로 하였다. 또한, 실장 기판으로서 JEDEC 표준 4층 기판(101.5[mm]×114.5[mm]×1.6[mmt]), 환경 온도를 25[degC], 분석 파라미터를 Tj(각 칩의 최고 온도[degC])로 하였다. 상단 패키지의 기판은 2층(SR: 0.03, Cu: 0.02, 코어: 0.05, Cu: 0.02, SR: 0.03)로 하고, 층의 두께는 0.15[mm]로 하였다. 상단 패키지의 기판과 칩은 본딩 와이어(와이어 직경: 18[㎛], 평균 길이: 1.5[mm], 봉수: 300봉, 재질: Cu)로 접속하게 하였다. 상단 패키지의 수지 몰드(mold)는 두께 0.4[mm], 열전도율을 0.6[W/mK]로 하였다. 상단 패키지 기판 중 배선층으로 덮인 부분의 비율은 Top (L1): 30%, Bottom (L2): 40%로 하였다. 하단 패키지의 기판은 4층(SR: 0.03, Cu: 0.02, 코어: 0.05, Cu: 0.02, 코어: 0.06, Cu: 0.02, 코어: 0.05, Cu: 0.02, SR: 0.03)으로 하고, 층의 두께는 0.3[mm]으로 하였다. 하단 패키지의 기판과 칩은 범프(크기: 27×49[㎛], 두께: 43[㎛], 수: 742pin, 재질: Cu(30㎛ 두께)+SnAg(13㎛ 두께), SnAg이 기판과 접속한다.)로 하였다. 하단 패키지의 수지 몰드는 두께를 0.25[mm], 열전도율을 0.6[W/mK]로 하였다. 하단 패키지 기판 중 배선층으로 덮인 부분의 비율은 Top(L1): 30%, L2: 80%, L3: 80%, Bottom (L4): 40%로 하였다. 상단 패키지와 하단 패키지를 접속하는 솔더 볼의 두께를 0.02[mm], 하단 패키지와 기판을 접속하는 솔더 볼의 두께를 0.2[mm]로 하고, 각 솔더 볼의 열전도율은 64.2[W/mK]로 하였다.
(실시예 1)
실시예 1은 본 발명의 실시형태 1에 대응하고, 하단 패키지 윗면에 도전층을 배치했다. 도전층의 면적은 10.0[mm]×10.0[mm], 두께는 0.05 [mm], 재질은 Cu(열전도율 390[W/mK])으로 하였다. 또한, 서멀 비아의 직경을 0.15[mm], 재질을 Cu로 하여 하단 패키지의 칩 주변에 비아(16) 안쪽으로 한 바퀴, 0.4[mm] 피치로 전체 총 96개를 배치하였다. 그 외 구성은 비교예와 동일하다.
(실시예 2)
실시예 2는 본 발명의 실시형태 2에 대응하고, 하단 패키지 상면 및 측면에 도전층을 배치하고 측면 도전층은 실장 기판에 접속시켰다. 측면에 도전층을 배치하고, 실장 기판에 접속시킨 것 이외는 실시예 1과 동일하다.
(실시예 3)
실시예 3은 본 발명의 실시형태 5에 대응하고, 하단 패키지 봉지 수지 내부에 도전층을 배치하고, 도전층은 접착제를 통해 칩과 접하고 있다. 여기서, 도전층은 치수를 10.0[mm]×10.0[mm]×0.1[mm] 재질은 Cu(열전도율 390 [W/mK])로 하였다. 또한 도전층과 칩을 접속하는 접착제 두께는 0.01[mm], 열전도율을 60[W/mK]로 하여, 칩 윗면 전체에 도포된 것으로 하였다. 그 외 구성은 실시예 1과 동일하다.
(분석 결과)
표 1은 비교예, 실시예 1 및 실시예 2, 실시예 3에 대한 방열 효과의 분석 결과를 나타낸 것이다. 여기서, Tj는 칩 최고 온도, θJA는 θJA=(Tj-Ta)/Power 관계식으로 표현되는 열저항, Ta는 환경 온도(25[degC]), Power는 상단 칩 및 하단 칩의 총소비 전력 4[W]이다. θJA 변화율은 비교예의 열저항 및 각 실시예의 열저항을 비교한 변화율을 나타내고 있다.
Figure pat00001
표 1을 참조하면, 각 실시예에서 최고 온도 Tj 및 열저항 θJA는 모두 비교예보다 낮고, 하단 패키지의 발열이 상단 패키지로의 전열을 억제하고 있음을 알 수 있다. 실시예 1(패키지 윗면에 도전층을 배치)에서 상단 칩의 θJA 변화율은 -9.9%이다. 이 효과는 도전층 및 서멀 비아를 배치 함으로써 하단 패키지 칩의 발열을 패키지 하측으로 전열할 수 있었기 때문이라고 생각할 수 있다. 또한, 실시예 1(패키지 윗면에 도전층을 배치)과 실시예 2(패키지 윗면 및 측면에 도전층을 배치하고, 측면 도전층은 실장 기판에 접속시킴)의 상단 칩의 θJA 변화율을 비교해 보면, 실시예 1은 -9.9%, 실시예 2는 -18.1%이며, 실시예 2는 실시예 1보다도 약 2배 열저항이 낮아지는 것을 나타내고 있다. 이 효과의 차이는 실시예 2가 패키지 측면에 도전층을 배치하고, 실장 기판에 접속시키므로 하단 패키지 칩의 발열을 서멀 비아를 통해서만이 아니라, 측면 도전층에서도 하측으로 전열할 수 있기 때문이라고 생각된다.
실시예 1과 실시예 3(하단 패키지의 봉지 수지 내부에 도전층을 배치하고, 도전층은 접착제를 통해 칩과 접하는 구조)에서 상단 칩 θJA 변화율을 비교하면, 실시예 1은 -9.9%, 실시예 3은 -10.2%이며, 실시예 3이 실시예 1보다도 약간의 효과 개선이 인정된다. 그러나 하단 칩 θJA 변화율을 비교하면, 실시예 1은 -15.1%, 실시예 3은 -18.7%이며, 하단 칩 θJA 변화율은 실시예 3쪽이 보다 개선되었음을 확인할 수 있다.
이상, 본 발명의 실시형태 1 내지 실시형태 6를 도 1 내지 도 14를 참조하면서 설명하였고, 효과를 시뮬레이션을 통해 검증했다. 또한, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 요지를 벗어나지 않는 범위에서 적절하게 변경하는 것이 가능하다.
10: 제1 반도체 패키지
11: 제1 회로기판
12: 제1 반도체 소자
13: 봉지 수지
14: 도전층
15: 서멀 비아
16: 비아
17: 접합용 전극 단자
18: 배선
19: 도전 부재
20: 제2 반도체 패키지
21: 제2 회로기판
22: 제2 반도체 소자
23: 봉지 수지
31: 솔더 볼
32: 수지 코어 볼
34: 본딩 와이어
35: 솔더 볼
60: 단열층
70: 배선 기판
100: 적층형 반도체 패키지

Claims (18)

  1. 제1 반도체 패키지를 포함하고, 상기 제1 반도체 패키지는:
    제1 도전성 구조를 포함하는 제1 기판;
    상기 제1 기판 위의 제1 반도체 소자;
    상기 제1 기판 위에 상기 제1 반도체 소자와 접촉하는 봉지 수지; 및
    상기 봉지 수지 내에 상기 제1 도전성 구조와 결합되는 수직 금속 재료;를 포함하고,
    상기 수직 금속 재료의 상면은 상기 봉지 수지의 상면으로부터 노출되는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 수직 금속 재료의 일부가 봉지 수지의 상면 위로 돌출되는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 봉지 수지의 일부는 상기 봉지 수지의 상면으로부터 오목한 오목부를 포함하고; 그리고
    상기 수직 금속 재료의 일부가 상기 오목부로부터 노출되는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 기판의 상면 위에 있고 상기 봉지 수지와 접촉하는 도전층을 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 수직 금속 재료의 일부는 제1 반도체 소자의 높이 위로 연장되는, 반도체 패키지.
  6. 제1항에 있어서,
    상기 수직 금속 재료는 구리 또는 구리 합금을 포함하는, 반도체 패키지.
  7. 제4항에 있어서,
    상기 봉지 수지의 일부는 상기 제1 반도체 소자의 상면과 상기 도전층 사이에 있는, 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 도전성 구조와 결합된 제2 반도체 소자를 더 포함하는, 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 반도체 패키지 위에 적층된 제2 반도체 패키지를 더 포함하고, 상기 제2 반도체 패키지는:
    제2 도전성 구조를 포함하는 제2 기판;
    상기 제2 기판 위의 제2 반도체 소자; 및
    상기 제2 도전성 구조 및 상기 제1 도전성 구조와 결합된 내부 상호 접속부를 포함하는, 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 도전성 구조와 결합된 복수의 외부 상호 접속부를 더 포함하고, 상기 복수의 외부 상호 접속부의 각각의 외부 상호 접속부의 코어 부분은 제1 재료를 포함하고, 상기 복수의 외부 상호 접속부의 각각의 외부 상호 접속부는 상기 제1 재료와 상이한 제2 재료를 포함하는, 반도체 패키지.
  11. 제1 반도체 패키지를 포함하고, 상기 제1 반도체 패키지는:
    제1 도전성 구조를 포함하는 제1 기판;
    상기 제1 기판 위의 제1 반도체 소자;
    상기 제1 기판 위에 상기 제1 반도체 소자와 접촉하는 봉지 수지; 및
    상기 봉지 수지 내에 상기 제1 도전성 구조와 결합되는 수직 금속 재료;를 포함하고,
    상기 봉지 수지는 오목부를 갖고, 상기 수직 금속 재료는 오목부로부터 노출되는, 반도체 패키지.
  12. 제11항에 있어서,
    상기 수직 금속 재료의 일부는 상기 오목부 위에 있는, 반도체 패키지.
  13. 제11항에 있어서,
    상기 수직 금속 재료의 일부는 봉지 수지의 상면 위에 있는, 반도체 패키지.
  14. 제11항에 있어서,
    상기 봉지 수지 위의 도전층을 더 포함하는, 반도체 패키지.
  15. 제14항에 있어서,
    상기 봉지 수지의 일부는 상기 도전층과 상기 제1 반도체 소자의 상면 사이에 있는, 반도체 패키지.
  16. 제11항에 있어서,
    상기 제1 반도체 패키지 위에 적층된 제2 반도체 패키지를 더 포함하고, 상기 제2 반도체 패키지는:
    제2 도전성 구조를 포함하는 제2 기판; 및
    상기 제2 기판 위의 제2 반도체 소자를 포함하는, 반도체 패키지.
  17. 제16항에 있어서,
    상기 제2 반도체 소자는 상기 제2 반도체 소자의 상면과 결합된 본딩 와이어에 의해 상기 제2 기판의 제2 도전성 구조와 결합되는, 반도체 패키지.
  18. 제11항에 있어서,
    상기 제1 도전성 구조와 결합된 제2 반도체 소자를 포함하는, 반도체 패키지.
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