KR20130015465A - 적층형 반도체 패키지 - Google Patents

적층형 반도체 패키지 Download PDF

Info

Publication number
KR20130015465A
KR20130015465A KR1020110077471A KR20110077471A KR20130015465A KR 20130015465 A KR20130015465 A KR 20130015465A KR 1020110077471 A KR1020110077471 A KR 1020110077471A KR 20110077471 A KR20110077471 A KR 20110077471A KR 20130015465 A KR20130015465 A KR 20130015465A
Authority
KR
South Korea
Prior art keywords
semiconductor package
region
molding
semiconductor chip
height
Prior art date
Application number
KR1020110077471A
Other languages
English (en)
Inventor
정영복
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020110077471A priority Critical patent/KR20130015465A/ko
Publication of KR20130015465A publication Critical patent/KR20130015465A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

적층형 반도체 패키지는 제1 반도체 칩이 실장된 영역을 덮는 제1 몰딩 영역과 상기 제1 반도체 칩의 주위로 형성된 복수의 제1 도전성 패드를 덮고, 상부 반도체 패키지와의 전기적 연결을 위해 도전성 비아가 형성된 제2 몰딩 영역을 포함하는 하부 반도체 패키지, 및 제2 반도체 칩이 실장되고, 상기 제2 반도체 칩의 실장된 면의 반대면에 상기 제1 몰딩 영역이 함입되도록 제1 깊이로 함몰된 제1 영역, 및 상기 제1 영역 주위로 형성된 복수의 제2 도전성 패드 및 하부 반도체 패키지와 전기적으로 연결되기 위해 솔더볼이 형성된 제2 영역을 포함하는 상부 반도체 패키지를 포함한다. 따라서, 하부 반도체 패키지의 반도체 칩이 상부 반도체 패키지의 제1영역에 함입하여, 적층 반도체 패키지의 박형화가 가능해진다.

Description

적층형 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층형 반도체 장치에 관한 것으로, 특히 박형화에 유리한 적층형 반도체 패키지에 관한 것이다.
최근 전자 휴대기기의 소형화로 인하여 반도체 패키지의 크기 또한 점점 소형화, 박형화, 정량화되고 있다. 또한, 최근에는 두가지 이상의 다른 기능을 담당하는 패키지가 하나의 패키지 형태로 적층되는 POP(Package on Package) 구조가 많이 개발되고 있다. 특히 휴대용 전자 제품들이 더욱 더 경박단소화와 다기능을 요구하면서 POP형태의 패키지의 요구가 증대하고 있다.
일반적인 POP의 구조는 하부 반도체 패키지와 상부 반도체 패키지로 구성되며, 상기 하부 반도체 패키지에는 하부 기판에 반도체 칩과 그 주위로 접속 패드들이 형성된다. 이 때, 반도체 칩이 형성되는 영역은 몰딩수지(Epoxy Mold Compound: EMC)가 덮도록 구성되며, 상기 접속 패드들은 외부로 노출된다. 상부 반도체 패키지에도 반도체 칩이 상부 기판에 형성되며, 몰딩수지(EMC)가 기판 전체를 덮도록 형성된다. 상부 반도체 패키지의 접속 패드들은 상부기판의 아랫면에 위치하여 하부기판의 접속패드들과 대향하도록 위치한다. 상기 상부 반도체 패키지 및 하부패키지의 대응하는 패드들 사이에 접속 수단으로서 솔더볼이 위치하며, 상기 하부패키지와 상부 반도체 패키지는 상기 솔더볼에 의하여 전기적으로 연결된다.
일반적으로 상기 하부 반도체 패키지의 접속 패드 위에 상기 솔더볼을 안치시키기 위하여 접속 패드들이형성된 영역에는 몰딩수지를 형성하지 않으나, 몰딩 수지가 덮혀 있는 부분과 덮혀있지 않은 부분이 함께 존재하는 하부 반도체 패키지의 경우, 워피지(warpage)의 발생에 취약하다. 워피지는 반도체 패키지의 구성 성분들의 열팽창 계수의 차이로 말미암아 열공정을 거치면서 반도체 패키지가 휘어지는 현상이다. 적층반도체 패키지를 구성하는 반도체 패키지가 휘어지면, 반도체 패키지 사이의 접촉 불량이 발생할 수 있다.
이러한 문제점을 해결하기 위한 방안으로 하부 반도체 패키지의 전영역에 몰딩수지를 도포하고, 하부기판의 접속 패드가 형성된 영역의 몰딩수지에 비아홀을 뚫은 후, 상기 비아홀에 도전성물질을 채워 상부 반도체 패키지에 연결하는 구조가 해결로 제시되었으나, 몰딩수지의 두께로 인하여 상대적으로 패키지의 박형화에 불리한 단점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 워피지를 방지하며, 박형화를 꾀할 수 있는 반도체 적층 패키지를 제공하는 데 있다.
본 발명의 목적을 실현하기 위한 일 실시예에 따른 적층형 반도체 패키지는 제1 반도체 칩이 실장된 영역을 덮는 제1 몰딩 영역과 상기 제1 반도체 칩의 주위로 형성된 복수의 제1 도전성 패드를 덮고, 상부 반도체 패키지와의 전기적 연결을 위해 도전성 비아가 형성된 제2 몰딩 영역을 포함하는 하부 반도체 패키지, 및 제2 반도체 칩이 실장되고, 상기 제2 반도체 칩의 실장된 면의 반대면에 상기 제1 몰딩 영역이 함입되도록 제1 깊이로 함몰된 제1 영역, 및 상기 제1 영역 주위로 형성된 복수의 제2 도전성 패드 및 하부 반도체 패키지와 전기적으로 연결되기 위해 솔더볼이 형성된 제2 영역을 포함하는 상부 반도체 패키지를 포함한다.
일 실시예에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의상면을 덮을 수 있다.
일 실시예에 있어서, 상기 제1 몰딩 영역의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1, 2 몰딩 영역들 간에 단차를 형성할 수 있다.
일 실시예에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 몰딩 영역의 높이보다 클 수 있다.
일 실시예에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의상면을 외부로 노출시킬 수 있다.
일 실시예에 있어서, 상기 제1 반도체 칩의 높이가 상기 제2 몰딩영역의 높이보다 높아 상기 제1 반도체 칩과 상기 제2 몰딩 영역 간에 단차를 형성할 수 있다.
일 실시예에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직격 및 상기 제1 깊이의 합이 상기 제1 반도체 칩의 높이보다 클 수 있다.
이와 같은 적층 반도체의 구조에 따르면, 하부 반도체 패키지의 전영역에 몰딩수지를 도포하여 워피지를 방지하면서, 상기하부 반도체 패키지의 몰딩수지에 단차를 형성하고, 그에 대응한 상부 반도체 패키지의 기판 하부에 단차를 형성함으로써, 적층 반도체패키지의 박형화를 이룰 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 도1의 실시예에 따른 적층형 반도체 패키지의 결합을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 결합을 설명하기 위한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지의단면도이다. 도 2는 도 1의 실시예에 따른 적층 반도체 패키지의 결합을 설명하기 위한 단면도이다.
도 1 및 2를 참조하면, 상기 적층 반도체 패키지는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 포함한다.
상기 하부 반도체 패키지(100)에는 하부 기판(110) 위에 반도체 칩(120)이 실장되어 있고, 상기 반도체 칩(120) 주변으로 기판(110) 위에 복수의 제1 도전성 패드(130)가 형성되어 있다. 상기 반도체 칩(120)은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다.
상기 반도체 칩은 와이어 본딩에 의하여 기판에 실장될 수 있다. 기판은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 반도체 칩이 실장되어 있는 면의 반대편 면에는 외부 기판에 연결하기 위한 제2 도전성 패드(135) 및 그 위에 외부 접속 수단으로서의 솔더볼(140)이 형성되어있다.
상기 하부 패키지(100)를 감싸도록 기판의 전영역에 몰딩수지(150)가 형성되어 있다. 상기와 같이 전영역에 몰딩 수지를 도포함으로써 패키지 공정 중의 열팽창으로 인하여 기판에 가해지는 힘을 고르게 하여 기판이 휘어지거나 뒤틀리는 워피지를 방지하거나 감소시킬 수 있다.
상기 몰딩 수지가 도포된 영역은 제1 몰딩 영역(151) 및 제2 몰딩 영역(152)을 포함하며, 상기 제1 몰딩 영역(151)은 반도체 칩(120)을 덮는 영역이며, 상기 제2 몰딩 영역(152)은 상기 제1 도전성 패드들(130)을 덮는 영역이다.
상기 제1 몰딩 영역(151)의 몰딩수지는 반도체 칩의 실장 방식을 고려하여, 그 높이를 조절할 수 있다. 예를 들어, 도2에 나타난 것과 같이, 와이어 본딩에 의해 칩을 실장하는 경우 칩의 상면에 연결된 와이어를 고려하여 몰딩수지를 도포하여야 한다.
상기 제2 몰딩 영역(152)에는 몰딩수지(150)를 관통하여 상기 제1 도전성 패드들(130)에 접촉하는 도전성비아들(160)이 형성된다. 상기 도전성 비아들(160) 상에는 상기 상부 반도체 패키지(200)의 솔더볼(240)이 위치함으로써 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 전기적으로연결된다. 상기 제2 몰딩 영역(152)의 높이는 상기 솔더볼(240)의 직경을 고려하여 결정된다. 상기 솔더볼(240)의 직경이 줄어들면 솔더볼의 피치를 더욱 작게 형성할 수 있으므로 반도체 패키지의 축소에 더욱 유리하다. 따라서, 구현가능한 솔더볼의 직경을 기준으로 하여, 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 상기 솔더볼(240)에 의해 전기적으로 연결될 수 있도록 상기 제2 몰딩 영역(152)의 높이를 조절한다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경을 고려하여, 적어도 제2 몰딩 영역(152)의 높이와 상기 솔더볼(240)의 직경의 합이 상기 제1 몰딩 영역(151)의 높이보다 높은 것이 바람직하다. 예를 들어, 두 개이상의 반도체 칩이 적층된 경우, 이를 덮기 위한 상기 제1 몰딩 영역의 몰딩수지의 높이의 변화에 따라, 상기 제2 몰딩 영역의 높이도 변화할 수 있다. 결과적으로 도포된 몰딩수지가 단차를 형성할 수 있다.
상부의 반도체 패키지(200)는 상부 기판(210) 위에 반도체 칩(220)이 실장되어 있다. 상기 반도체 칩(220)은 상기 하부 반도체 패키지의 반도체 칩(120)과 동일한 것일 수도 있고, 다른 것일 수도 있다. 또한, 상기 반도체 칩은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다.
상기 반도체 칩(220)은 와이어 본딩에 의하여 기판에 실장될 수 있다. 이와 다르게 플립칩 본딩 방식 또는 다른 방식에 의하여 기판에 실장될 수 있다. 상기 상부 기판(220)은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다.
상기 상부 기판(210)의 상기 반도체칩(220)이 실장되어 있는 면의 반대면은 안으로 함몰된 제1 영역(211)과, 외부 기판에 연결하기 위한 복수의 제3 도전성 패드(230)가 형성된 제2 영역(212)을 포함한다.
상기 제1 영역(211)은 임베이디드(embedded) 영역으로서 즉, 주위 영역에 비해 안으로 제1 깊이(d1)로 함몰된 영역이다. 상기 제1 영역(211)은 상기 하부 반도체 패키지(100)의 제1 몰딩 영역(151)에 대응하는 영역으로 상기 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 상기 솔더볼(240)에 의해 접촉할 때, 상기 하부 반도체 패키지의 제1 몰딩 영역(151)이 상기 제1 영역(211)에 포함되도록 형성된다. 이에 따라, 적어도 상기 제2 몰딩 영역(152)의 높이, 상기 솔더볼(240)의 직경 및 상기 제1 깊이(d1)의 합이 상기 제1 몰딩 영역(151)의 높이보다 높은 것이 바람직하다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경을 기준으로 하여, 상기 제1 깊이(d1)와 상기 제2 몰딩 영역(152)의 높이가 결정될 수 있다. 상기 제1 깊이(d1)를 크게 하는 것이 적층형 반도체 패키지의 박형화에 유리하다.
상기 제2 영역(152)에는 복수의 제3 도전성 패드(230)가 형성되며, 그 위에 상기 솔더볼(240)이 형성되어 있다. 상기 솔더볼(240)은 상기 하부 반도체 패키지(100)의 도전성 비아(160)와 접촉하여 상부 반도체 패키지(200)와 하부 반도체 패키지(100)를 전기적으로 연결한다.
상기 상부 반도체 패키지(200)에서 상기 반도체 칩이 실장되어 있는 면은 그 위로 다른 반도체 패키지가 적층, 연결되어 있지 않으므로, 몰딩수지(250)가 상부 기판(210)의 전면에 형성되어 있다.
한편 도면에 도시하지는 않았으나, 상부 반도체 패키지(200)와 하부 반도체 패키지(100) 사이에 상기 하부 반도체 패키지(100)와 같이 단차 있는 몰딩수지 구조를 가지며, 상부 반도체 패키지(200)와 같이 함몰된 제1 영역(211)을 갖는 다른 반도체 패키지가 개재될 수 있다.
본 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다.
도 3은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 결합을 설명하기 위한 단면도이다.
본 실시예에 의한 적층 반도체 패키지는 하부 반도체 패키지의 몰딩수지와 상부 반도체 패키지의 제1 영역을 제외하고는 도2에 나타난 적층 반도체 패키지의 구조와 실질적으로 동일하다. 따라서, 도1 및 2에 도시된 실시예에 따른 반도체 패키지와 동일한 구성요소는 동일한 도면번호를 부여하고, 반복되는 설명은 생략한다.
도 1 및 3을 참조하면, 하부 반도체 패키지(101)에는 하부 기판(110) 위에 반도체 칩(120)이 실장되어 있고, 상기 반도체 칩(120) 주변으로 기판(110) 위에 복수의 제1 도전성 패드(130)가 형성되어 있다. 상기 반도체 칩(120)은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다.
상기 반도체 칩(120)은 플립칩 본딩 방식 또는 다른 방식에 의하여 기판에 실장될 수 있다. 상기 하부 기판(110)은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 반도체 칩이 실장되어 있는 면의 반대편 면에는 외부 기판에 연결하기 위한 제2 도전성 패드(135) 및 그 위에 외부 접속 수단으로서의 솔더볼(140)이 형성되어있다.
상기 하부 패키지(101)를 감싸도록 기판에 몰딩수지(350)가 형성되어 있다. 상기 몰딩 수지를 도포함으로써 패키지 공정 중의 열팽창으로 인하여 기판에 가해지는 힘을 고르게 하여 기판이 휘어지거나 뒤틀리는 워피지를 방지하거나 감소시킬 수 있다.
상기 몰딩수지가 도포된 영역은 제3 몰딩 영역(351) 및 제4 몰딩 영역(352)를 포함한다. 상기 제3 몰딩 영역(351) 상기 반도체 칩의 상부를 노출시키고, 측면의 일부를 노출시키는 영역이며, 상기 제4 몰딩 영역(352)은 상기 제1 도전성 패드들(130)을 덮는 영역이다.
상기 제3 몰딩 영역(351)이 상기 반도체 칩의 상면을 노출시킴으로써,결과적으로 상기 제3 몰딩 영역(351)과 상기 제4 몰딩 영역(352)에 단차가 형성된다.
상기 제4 몰딩 영역(352)에는 몰딩수지(350)를 관통하여 상기 제1 도전성 패드들(130)에 접촉하는 도전성비아들(160)이 형성된다. 상기 도전성 비아들(160)에는 상기 상부 반도체 패키지(200)의 솔더볼(240)이 위치함으로써 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 전기적으로 연결된다. 상기 제4 몰딩 영역(352)의 높이는 상기 솔더볼(240)의 직경을 고려하여 결정된다. 상기 솔더볼(240)의 직경이 줄어들면 솔더볼의 피치를 더욱 작게 형성할 수 있으므로 반도체 패키지의 축소에 더욱 유리하다. 따라서, 구현가능한 솔더볼의 직경을 기준으로 하여, 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 상기 솔더볼(240)에 의해 전기적으로 연결될 수 있도록 상기 제4 몰딩 영역(152)의 높이를 조절한다. 본 실시예에서는 상기 반도체 칩의 상면이 노출되므로, 구현할 수 있는 상기 솔더볼(240)의 직경과 상기 반도체 칩의 높이를 고려하여, 적어도 제4 몰딩 영역(152)의 높이와 상기 솔더볼(240)의 직경의 합이 상기 반도체 칩의 높이보다 높은 것이 바람직하다.
상부의 반도체 패키지(200)는 상부 기판(310) 위에 반도체 칩(220)이 실장되어 있다. 상기 상부 기판(210)의 상기 반도체 칩(220)이 실장되어 있는 면의 반대면은 안으로 함몰된 제3 영역(311)과, 외부 기판에 연결하기 위한 복수의 제3 도전성 패드(230)가 형성된 제4 영역(412)을 포함한다.
상기 제3 영역(311)은 임베이디드(embedded) 영역으로서 즉, 주위 영역에 비해 안으로 제2 깊이(d2)로 함몰된 영역이다. 상기 제3 영역(311)은 상기 하부 반도체 패키지(101)의 제3 몰딩 영역(351)에 대응하는 영역으로 상기 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 상기 솔더볼(240)에 의해 접촉할 때, 상기 하부 반도체 패키지의 제3 몰딩 영역(351)의 노출된 반도체 칩의 상면이 상기 제3 영역(311)에 함입되도록 형성된다. 이에 따라, 적어도 상기 제4 몰딩 영역(352)의 높이, 상기 솔더볼(240)의 직경 및 상기 제2 깊이(d2)의 합이 상기 하부 반도체 패키지의 반도체 칩(120)의 높이보다 높은 것이 바람직하다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경과 상기 반도체 칩(120)의 높이를 고려하여, 상기 제2 깊이(d2)와 상기 제4 몰딩 영역(352)의 높이가 결정될 수 있다. 상기 제2 깊이(d2)를 크게 하는 것이 적층형 반도체 패키지의 박형화에 유리하다.
본 발명의 목적을 실현하기 위한 일 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다.
또한, 상기 칩의 상면을 노출 시킴으로써 반도체 패키지의 동작에 따른 반도체 칩에서 발생하는 열을 효율적으로 외부로 방출할 수 있다.
본 발명의 목적을 실현하기 위한 일 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101: 하부 반도체 패키지 200: 상부 반도체 패키지
120, 220: 반도체 칩 110, 210: 하부, 상부기판
140, 240: 솔더볼 130: 제1 도전성 패드들
135: 제2 도전성 패드들 230: 제3 도전성 패드들
160: 도전성 비아들
150, 250, 350: 몰딩 부재

Claims (7)

  1. 제1 반도체 칩이 실장된 영역을 덮는 제1 몰딩 영역과 상기 제1 반도체 칩의 주위로 형성된 복수의 제1 도전성 패드를 덮고, 상부 반도체 패키지와의 전기적 연결을 위해 도전성 비아가 형성된 제2 몰딩 영역을 포함하는 하부 반도체 패키지; 및
    제2 반도체 칩이 실장되고, 상기 제2 반도체 칩의 실장된 면의 반대면에 상기 제1 몰딩 영역이 함입되도록 제1 깊이로 함몰된 제1 영역, 및 상기 제1 영역 주위로 형성된 복수의 제2 도전성 패드 및 하부 반도체 패키지와 전기적으로 연결되기 위해 솔더볼이 형성된 제2 영역을 포함하는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의 상면을 덮는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제2항에 있어서, 상기 제1 몰딩 영역의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1, 2 몰딩 영역들 간에 단차를 형성하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제3항에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 몰딩 영역의 높이보다 큰 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의 상면을 외부로 노출시키는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제5항에 있어서, 상기 제1 반도체 칩의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1 반도체 칩과 상기 제2 몰딩 영역 간에 단차를 형성하는 것을 특징으로하는 적층형 반도체 패키지.
  7. 제6항에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 반도체 칩의 높이보다 큰 것을 특징으로 하는 적층형 반도체 패키지.
KR1020110077471A 2011-08-03 2011-08-03 적층형 반도체 패키지 KR20130015465A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110077471A KR20130015465A (ko) 2011-08-03 2011-08-03 적층형 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110077471A KR20130015465A (ko) 2011-08-03 2011-08-03 적층형 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20130015465A true KR20130015465A (ko) 2013-02-14

Family

ID=47895274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110077471A KR20130015465A (ko) 2011-08-03 2011-08-03 적층형 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20130015465A (ko)

Similar Documents

Publication Publication Date Title
US7656015B2 (en) Packaging substrate having heat-dissipating structure
US10134710B2 (en) Semiconductor package
US9000581B2 (en) Semiconductor package
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
KR20130076899A (ko) 상부 ic 패키지와 결합하여 패키지-온-패키지 (pop) 어셈블리를 형성하는 하부 ic 패키지 구조체 및 그러한 하부 ic 패키지 구조체를 포함하는 pop 어셈블리
JP2008071953A (ja) 半導体装置
TWI536523B (zh) 具有垂直互連的積體電路封裝系統及其製造方法
US9119320B2 (en) System in package assembly
KR20100009941A (ko) 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지
WO2012145480A1 (en) Reinforced fan-out wafer-level package
KR102228461B1 (ko) 반도체 패키지 장치
US9271388B2 (en) Interposer and package on package structure
KR20150126133A (ko) 반도체 패키지
JP2009135391A (ja) 電子装置およびその製造方法
EP3182449A1 (en) Semiconductor package
US11417581B2 (en) Package structure
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
TWI435667B (zh) 印刷電路板組件
KR20130015685A (ko) 반도체 패키지 및 이의 제조 방법
KR20100099778A (ko) 반도체 패키지 및 이의 제조 방법
KR20130015465A (ko) 적층형 반도체 패키지
KR101514525B1 (ko) 반도체 패키지 및 그 제조 방법
US11139228B2 (en) Semiconductor device
US20200381400A1 (en) Semiconductor package and semiconductor device including the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid