KR20100009941A - 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지 - Google Patents

단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지 Download PDF

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Abstract

워피지를 방지할 수 있는 반도체 패키지 및 그 형성방법을 제공한다. 본 발명에 의한 반도체 패키지는 기판; 상기 기판 위에 장착된 반도체 칩; 상기 반도체 칩 주변으로 상기 기판 위로 형성되어 있는 복수의 제1 도전성 패드; 상기 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드를 덮고 있는 높이가 상기 반도체 칩을 덮고 있는 높이보다 낮은 몰딩수지; 및 상기 몰딩수지를 관통하여 상기 제1 도전성 패드에 접촉하는 도전성 비아; 를 포함한다.
반도체 패키지, 워피지, 몰딩수지, 도전성 비아

Description

단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체 패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지{Semiconductor package having stepped molding compound with conductive via, method for formation of the same and stacked semiconductor package using the same}
본 발명은 반도체 장치 및 반도체 장치의 형성방법에 관한 것으로, 특히, 적층 반도체 패키지 및 적층 반도체 패키지의 형성방법에 관한 것이다.
최근 전자 휴대기기의 소형화로 인하여 반도체 패키지의 크기 또한 점점 소형화, 박형화, 경량화되고 있다. 또한, 최근에는 두 가지 이상의 다른 기능을 담당하는 패키지가 하나의 패키지 형태로 적층되는 POP(Package On Package) 구조가 많이 개발되고 있다. 특히 휴대용 전자 제품들이 더욱 더 경박단소화와 다기능을 요구하면서 POP 형태의 패키지의 요구가 증대하고 있다.
도 1은 일반적인 POP 패키지의 구조를 도시한 도면이다. 도 1을 참조하면, 하부 패키지(10)에서 반도체 칩(12)이 기판(11)에 와이어(13) 본딩되어 있고, 반도체 칩(12) 주변으로 접속 패드(15)들이 형성되어 있다. 기판(11)의 뒷면에는 또 다른 접속 패드(16)들과 접속 패드(16)들에 연결된 솔더볼(17)들이 형성되어 있다. 몰딩수지(Epoxy Mold Compound: EMC)(14)가 반도체 칩(12)을 덮도록 형성되어 있고, 접속 패드(15)들은 노출되어 있다. 상부 패키지(20)에도 반도체 칩(22)이 기판(21)에 와이어(23) 본딩되어 있고, 기판(21)의 뒷면에 접속 패드(26)들이 형성되어 있다. 상부 패키지(20)의 몰딩수지(24)는 기판(21) 전체를 덮도록 형성되어 있다. 하부 패키지(10)와 상부 패키지(20)는 솔더볼(18)에 의하여 전기적으로 접속되어 있다.
하부 패키지(10)의 접속 패드(15) 위에 솔더볼(18)을 안치시키기 위하여 접속 패드(15)들이 형성된 영역에는 몰딩 수지(14)가 형성되어 있지 않으나, 몰딩수지가 덮혀있는 부분과 덮혀있지 않은 부분이 함께 존재하는 하부 패키지(10)는 워피지(warpage)의 발생에 취약하다. 워피지는 반도체 패키지의 구성 성분들의 열팽창 계수의 차이로 말미암아 열공정을 거치면서 반도체 패키지가 휘어지는 현상이다. 적층 반도체 패키지를 구성하는 반도체 패키지가 휘어지면, 반도체 패키지 사이의 접촉 불량이 발생할 수 있다.
한편, 다시 도 1을 참조하면, 하부 패키지(10)와 상부 패키지(20)를 연결하는 솔더볼(25)의 크기는 하부 패키지(10)의 몰딩수지(14)의 높이 이상이 되어야 한다. 따라서 몰딩수지(14)의 높이가 높을수록 솔더볼(18)의 피치도 증가하게 되어 패키지 크기를 크게 한다.
본 발명의 목적은 워피지를 방지할 수 있는 반도체 패키지 및 이를 이용한 적층 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 워피지를 방지할 수 있는 반도체 패키지의 형성 방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 반도체 패키지는 기판; 상기 기판 위에 장착된 반도체 칩; 상기 반도체 칩 주변으로 상기 기판 위로 형성되어 있는 복수의 제1 도전성 패드; 상기 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드를 덮고 있는 높이가 상기 반도체 칩을 덮고 있는 높이보다 낮은 몰딩수지; 및 상기 몰딩수지를 관통하여 상기 제1 도전성 패드에 접촉하는 도전성 비아; 를 포함한다.
상기 반도체 칩은 복수의 반도체 칩일 수 있고, 상기 복수의 반도체 칩은 수직으로 적층되어 있을 수 있다.
상기 반도체 칩은 와이어 본딩 또는 플립칩 본딩에 의하여 상기 기판에 장착되어 있을 수 있다.
상기 반도체 패키지는 상기 기판의 상기 반도체 칩이 실장된 면의 반대편 면 위에 형성되어 있는 복수의 제2 도전성 패드; 및 상기 복수의 제2 도전성 패드 위로 형성되어 있는 복수의 솔더볼을 더 포함할 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 적층 반도체 패키지는 기판; 상기 기판 위에 제1 반도체 칩이 장착되어 있고, 상기 제1 반도체 칩의 주변으로 복수의 제1도전성 패드가 형성되어 있는 제1 기판; 상기 제1 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드가 형성되어 있는 부분에서의 높이가 상기 제1 반도체 칩을 덮는 부분에서의 높이보다 더 낮은 제1 몰딩수지; 및 상기 제1 몰딩수지를 관통하여 상기 복수의 제1 도전성 패드를 접촉하는 복수의 도전성 비아; 를 포함하는 하부 반도체 패키지;; 일면에는 제2 반도체 칩이 장착되어 있고, 상기 일면의 반대편 면에는 복수의 외부 접속용 패드가 형성되어 있는 제2 기판; 및 상기 제2 반도체 칩을 덮도록 상기 제2 기판의 위에 형성되어 있는 제2 몰딩수지; 를 포함하며, 상기 하부 반도체 패키지 위에 놓여있는 상부 반도체 패키지;; 및 상기 하부 반도체 패키지의 상기 복수의 도전성 비아의 상면과 상기 상부 반도체 패키지의 상기 복수의 외부 접속용 패드를 접속하는 제1 솔더볼;; 을 포함한다.
상기 제1 반도체 칩 또는 상기 제2 반도체 칩은 복수의 반도체 칩일 수 있고, 상기 복수의 반도체 칩은 수직으로 적층되어 있을 수 있다.
상기 제1 반도체 칩 또는 상기 제2 반도체 칩은 와이어 본딩 또는 플립칩 본딩에 의하여 상기 기판에 장착되어 있을 수 있다.
상기 적층 반도체 패키지는 상기 제1 기판의 상기 제1 반도체 칩이 실장된 면의 반대편 면 위에 형성되어 있는 복수의 제2 도전성 패드; 및 상기 복수의 제2 도전성 패드 위로 형성되어 있는 복수의 제2 솔더볼을 더 포함할 수 있다.
본 발명의 또 다른 일 목적을 달성하기 위한 반도체 패키지의 형성방법은 기판 위에 반도체 칩을 장착하는 단계; 상기 반도체 칩 주변으로 복수의 제1 도전성 패드가 형성되어 있는 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드를 덮고 있는 높이가 상기 반도체 칩을 덮고 있는 높이보다 낮도록 몰딩수지를 형성하는 단계; 상기 몰딩수지를 관통하여 상기 제1 도전성 패드에 연결되는 비아홀을 형성하는 단계; 및 상기 비아홀 내에 도전성 금속을 채워서 도전성 비아를 형성하는 단계; 를 포함한다.
상기 비아홀을 형성하는 단계는 몰딩 금형에 의하여 상기 몰딩수지를 형성하는 단계와 동시에 이루어질 수 있다. 상기 비아홀을 형성하는 단계는 레이저를 이용하는 것을 포함할 수 있다. 상기 비아홀을 형성하는 단계는 식각 공정을 포함할 수 있다.
상기 비아홀 내에 상기 도전성 금속을 채우는 단계는 금속 도금을 이용하거나 스텐실 프린팅을 이용하여 도전성 페이스트의 도포하는 것을 포함할 수 있다. 또는 상기 비아홀 내에 상기 도전성 금속을 채우는 단계는 상기 비아홀 위에 솔더볼을 올리는 단계; 및 상기 솔더볼을 리플로우하는 단계를 포함할 수 있다.
본 발명에 의하면, 하부 반도체 패키지의 몰딩수지를 기판 전면에 형성하되, 도전성 패드 위의 몰딩수지가 반도체 칩 위의 몰딩수지보다 낮도록 형성하고, 몰딩수지를 관통하여 도전성 패드에 연결되는 도전성 비아를 형성한다. 몰딩수지가 기판의 전면에 형성됨으로써 반도체 패키지의 워피지를 방지할 수 있고, 적층 반도체 피비지의 접촉 불량을 방지할 수 있다. 한편, 상부 반도체 패키지와 하부 반도체 패키지를 연결하는 솔더볼의 직경이 몰딩수지의 단차에 대응하여 작아질 수 있고, 따라서 솔더볼의 피치를 줄일 수 있어서 반도체 패키지의 크기 축소에 도움을 줄 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면도이다. 도 2를 참조하면, 기판(110) 위에 반도체 칩(120)이 장착되어 있고, 반도체 칩(120) 주변으로 기판(110) 위에 복수의 제1 도전성 패드(112)가 형성되어 있다. 도 2의 반도체 칩(120)은 단일의 반도체 칩일 수 있고, 2개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다. 반도체 칩(120)은 와이어 본딩(122)에 의하여 기판(110)에 실장될 수 있다. 이와 다르게 플립칩 본딩 방식 또는 다른 방식에 의하여 기판(110)에 실장될 수 있다. 기판(110)은 인쇄회로기판(PCB: printed circuit board)일 수 있다. 반도체 칩(120)이 실장되어 있는 면의 반대편 면에는 외부 기판에 연결하기 위한 제2 도전성 패드(114) 및 그 위의 솔더볼(150)이 형성되어 있다.
반도체 칩(120)을 감싸도록 기판(110)의 전면에 몰딩수지(130)가 형성되어 있다. 이때, 반도체 칩(120)을 덮는 부분의 높이는 제1 도전성 패드(112)가 형성되어 있는 부분의 높이 보다 낮도록 몰딩수지(130)에는 단차가 형성되어 있다. 그리고 몰딩수지(130)는 몰딩수지(130)를 관통하여 제1 도전성 패드(112)에 접촉하는 도전성 비아(140)를 포함한다.
도 2의 반도체 패키지(100)는 기판(110)의 전면에 몰딩수지(130)가 형성되어 있으므로 패키지 공정 중의 열팽창으로 인하여 기판(110)에 가해지는 힘을 고르게 하여 기판(110)이 휘어지거나 뒤틀리는 워피지를 방지하거나 감소시킬 수 있다.
도 3는 도 2의 반도체 패키지(100)를 하부 패키지로 이용한 적층 반도체 패키지의 단면도이다. 도 3를 참조하면, 반도체 패키지(100) 위에 반도체 패키지(200)가 적층되어 있고, 상기 반도체 패키지(100, 200)는 솔더볼(250)에 의하여 전기적으로 연결되어 있다. 솔더볼(250)은 상부 반도체 패키지(200)의 전도성 패드(214) 위에 형성되어 있으며, 하부 반도체 패키지(100)의 도전성 비아(140)에 접속한다.
하부의 반도체 패키지(100)는 도 2에서 설명한 바와 같다. 상부의 반도체 패키지(200)는 기판(210) 위에 반도체 칩(220)이 와이어(222) 본딩되어 있고, 반도체 칩(220) 주변으로 기판(210) 위에 복수의 제3 도전성 패드(212)가 형성되어 있다. 상부의 반도체 패키지(200)는 그 위로 다른 반도체 패키지가 적층, 연결되어 있지 않으므로 몰딩수지(230)은 기판(210)의 전면에 형성되어 있다. 상부 반도체 패키지(200)의 반도체 칩(210)은 하부 반도체 패키지(100)의 반도체 칩(120)과 동일한 것일 수도 있고, 다른 것일 수도 있다.
도 3의 적층 반도체 패키지는 하부 반도체 패키지(100)의 전면에 몰딩 수지(130)가 형성되어 있어서 워피지가 발생하지 않으며, 따라서 반도체 패키지(100)의 워피지로 인한 상부 반도체 패키지(200)와의 접촉 불량이 일어나지 않는다. 한편, 종래의 반도체 패키지를 다른 상부 반도체 패키지에 연결할 경우의 솔더볼의 직경은 기판으로부터 몰딩수지의 높이에 대응된다. 그러나 본 발명에 의하면, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 솔더볼(250)의 직경이 하부 반도체 패키지(100)의 몰딩수지(130)의 단차에 대응하되므로 종래의 기술에 비하여 솔더볼(250)의 직경이 줄어들 수 있다. 솔더볼의 직경이 줄어들면 솔더볼의 피치를 더욱 작게 형성할 수 있으므로 반도체 패키지의 축소에 더욱 유리하다.
한편, 상부 반도체 패키지(200)와 하부 반도체 패키지(100) 사이에 하부 반도체 패키지(100)와 같이 단차 있는 몰딩수지 구조를 갖는 다른 반도체 패키지가 개재될 수도 있다.
도 4a 내지 도 4d는 도 3의 적층 패키지를 형성하는 방법을 순서대로 도시한 단면도들이다. 도 4a를 참조하면, 반도체 칩(120)이 와이어(112) 본딩되어 있고, 반도체 칩(120) 주변으로 제1 도전성 패드(112) 패드가 형성되어 있는 기판(110)에 몰딩수지(130)을 형성한다. 이때 반도체 칩(120)을 덮는 부분이 제1 도전성 패드(112)를 덮는 부분보다 더 높도록 몰딩수지(130)에 단차가 형성되도록 한다. 몰딩수지(130)의 단차는 몰딩시 몰딩 금형에 의하여 형성할 수 있다. 반도체 칩(120) 이 실장되어 있는 면의 반대편 면에는 제2 도전성 패드(114) 및 솔더볼(150)이 형성되어 있다.
도 4b를 참조하면, 몰딩수지(130)를 관통하여 제1 도전성 패드(112)에 연결되도록 비아홀(132)을 형성한다. 비아홀(132)은 몰딩시 몰딩 금형에 의하여 형성하거나 또는 레이저빔을 이용하여 형성하거나 또는 사진 식각 공정을 포함하는 선택적 식각 공정에 의하여 형성할 수 있다. 이 밖의 다른 적절한 방법에 의하여 형성할 수도 있다.
도 4c를 참조하면, 비아홀(132)을 도전성 물질로 채워서 도전성 비아(140)를 형성한다. 금속물질을 도금하는 방법, 스텐실 프린팅을 이용하여 도전성 페이스트를 채우는 방법 또는 비아홀(132) 위에 솔더볼을 위치시키고 리플로우하는 방법 등을 사용하여 도전성 물질을 비아홀(132) 내에 채울 수 있다. 한편, 본 실시예에서는 솔더볼(150)을 비아홀(132) 형성 전에 형성하였으나 도전성 비아(140)를 형성한 후에 솔더볼(150)을 형성할 수도 있다.
도 4d를 참조하면, 기판(210) 하부에 솔더볼(250)이 형성되어 있는 반도체 패키지(200)를 반도체 패키지(100) 위에 정렬하고, 리플로우 공정을 수행한다. 상부의 반도체 패키지(200)의 솔더볼(250)이 하부의 반도체 패키지(100)의 도전성 비아(140) 위에 접속되어 두 반도체 패키지(100, 200)은 전기적으로 연결된다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것 이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 POP 패키지의 구조를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3는 도 2의 반도체 패키지를 하부 패키지로 이용한 적층 반도체 패키지의 단면도이다.
도 4a 내지 도 4d는 도 3의 적층 패키지를 형성하는 방법을 순서대로 도시한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110, 210: 기판 112, 212, 114, 214: 도전성 패드
120, 220: 반도체 칩 122, 222: 와이어
130, 230: 몰딩수지 132: 비아홀
140: 도전성 비아 150, 25: 솔더볼

Claims (17)

  1. 기판;
    상기 기판 위에 장착된 반도체 칩;
    상기 반도체 칩 주변으로 상기 기판 위로 형성되어 있는 복수의 제1 도전성 패드;
    상기 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드를 덮고 있는 높이가 상기 반도체 칩을 덮고 있는 높이보다 낮은 몰딩수지; 및
    상기 몰딩수지를 관통하여 상기 제1 도전성 패드에 접촉하는 도전성 비아; 를 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 반도체 칩은 복수의 반도체 칩을 포함하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 복수의 반도체 칩은 수직으로 적층되어 있는 반도체 패키지.
  4. 제1 항에 있어서, 상기 반도체 칩은 와이어 본딩 또는 플립칩 본딩에 의하여 상기 기판에 장착되어 있는 반도체 패키지.
  5. 제1 항에 있어서, 상기 기판의 상기 반도체 칩이 실장된 면의 반대편 면 위에 형성되어 있는 복수의 제2 도전성 패드;
    상기 복수의 제2 도전성 패드 위로 형성되어 있는 복수의 솔더볼을 더 포함하는 반도체 패키지.
  6. 제1 반도체 칩이 장착되어 있고, 상기 제1 반도체 칩의 주변으로 복수의 제1도전성 패드가 형성되어 있는 제1 기판; 상기 제1 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드가 형성되어 있는 부분에서의 높이가 상기 제1 반도체 칩을 덮는 부분에서의 높이보다 더 낮은 제1 몰딩수지; 및 상기 제1 몰딩수지를 관통하여 상기 복수의 제1 도전성 패드를 접촉하는 복수의 도전성 비아; 를 포함하는 하부 반도체 패키지;
    일면에는 제2 반도체 칩이 장착되어 있고, 상기 일면의 반대편 면에는 복수의 외부 접속용 패드가 형성되어 있는 제2 기판; 및 상기 제2 반도체 칩을 덮도록 상기 제2 기판의 위에 형성되어 있는 제2 몰딩수지; 를 포함하며, 상기 하부 반도체 패키지 위에 놓여있는 상부 반도체 패키지; 및
    상기 하부 반도체 패키지의 상기 복수의 도전성 비아의 상면과 상기 상부 반도체 패키지의 상기 복수의 외부 접속용 패드를 접속하는 제1 솔더볼; 을 포함하는 적층 반도체 패키지.
  7. 제6 항에 있어서, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩은 복수의 반 도체 칩인 적층 반도체 패키지.
  8. 제7 항에 있어서, 상기 복수의 반도체 칩은 수직으로 적층되어 있는 적층 반도체 패키지.
  9. 제6 항에 있어서, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩은 와이어 본딩 또는 플립칩 본딩에 의하여 상기 기판에 장착되어 있는 적층 반도체 패키지.
  10. 제6 항에 있어서, 상기 제1 기판의 상기 제1 반도체 칩이 실장된 면의 반대편 면 위에 형성되어 있는 복수의 제2 도전성 패드;
    상기 복수의 제2 도전성 패드 위로 형성되어 있는 복수의 제2 솔더볼을 더 포함하는 적층 반도체 패키지.
  11. 기판 위에 반도체 칩을 장착하는 단계;
    상기 반도체 칩 주변으로 복수의 제1 도전성 패드가 형성되어 있는 기판의 전면을 덮되, 상기 복수의 제1 도전성 패드를 덮고 있는 높이가 상기 반도체 칩을 덮고 있는 높이보다 낮도록 몰딩수지를 형성하는 단계;
    상기 몰딩수지를 관통하여 상기 제1 도전성 패드에 연결되는 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 도전성 금속을 채워서 도전성 비아를 형성하는 단계; 를 포함하는 반도체 패키지의 형성 방법.
  12. 제11 항에 있어서, 상기 비아홀을 형성하는 단계는 몰딩 금형에 의하여 상기 몰딩수지를 형성하는 단계와 동시에 이루어지는 반도체 패키지의 형성방법.
  13. 제11 항에 있어서, 상기 비아홀을 형성하는 단계는 레이저를 이용하는 것을 포함하는 반도체 패키지의 형성방법.
  14. 제11 항에 있어서, 상기 비아홀을 형성하는 단계는 식각 공정을 포함하는 반도체 패키지의 형성방법.
  15. 제11 항에 있어서, 상기 비아홀 내에 상기 도전성 금속을 채우는 단계는 금속 도금을 이용하는 반도체 패키지의 형성방법.
  16. 제11 항에 있어서, 상기 비아홀 내에 상기 도전성 금속을 채우는 단계는 스텐실 프린팅을 이용하여 도전성 페이스트의 도포하는 것을 포함하는 반도체 패키지의 형성방법.
  17. 제11 항에 있어서, 상기 비아홀 내에 상기 도전성 금속을 채우는 단계는 상기 비아홀 위에 솔더볼을 올리는 단계; 및 상기 솔더볼을 리플로우하는 단계를 포 함하는 반도체 패키지의 형성방법.
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