KR20150126133A - 반도체 패키지 - Google Patents

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KR20150126133A
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조은석
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최경세
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Abstract

반도체 패키지는 반도체 칩, 상부 구조물 및 하부 구조물을 포함한다. 상부 구조물은 상기 반도체 칩의 상부에 위치한다. 상부 구조물은 제 1 열팽창계수를 갖는다. 하부 구조물은 상기 반도체 칩의 하부에 위치한다. 하부 구조물은 상기 제 1 열팽창계수 이하인 제 2 열팽창계수를 갖는다. 따라서, 하부 구조물보다 상부 구조물이 상대적으로 더 많이 팽창하게 되어, 반도체 패키지가 상부로 볼록하게 휘어지는 것을 억제할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 로직 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지가 실장되는 보드의 면적이 줄어듬에 따라, 복수개의 패키지들이 적층된 구조를 갖는 패키지-온-패키지(Package-on-Package : POP)에 대한 연구가 이루어지고 있다. POP는 반도체 칩을 패키지 기판의 내부에 배치하고, 절연막과 도전막을 패터닝하는 공정들을 통해서 제조된다.
관련 기술들에 따르면, 패키지 기판과 반도체 칩 사이의 열팽창계수들 차이가 매우 커서, 반도체 패키지가 심하게 휘는 문제가 있다. 특히, 반도체 칩의 상부의 열팽창계수가 반도체 칩의 하부의 열팽창계수보다 작아서, 반도체 패키지가 상부로 볼록하게 휘어지는 문제가 있다.
본 발명은 휨 현상을 억제할 수 있는 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 반도체 칩, 상부 구조물 및 하부 구조물을 포함한다. 상부 구조물은 상기 반도체 칩의 상부에 위치한다. 상부 구조물은 제 1 열팽창계수를 갖는다. 하부 구조물은 상기 반도체 칩의 하부에 위치한다. 하부 구조물은 상기 제 1 열팽창계수 이하인 제 2 열팽창계수를 갖는다.
예시적인 실시예들에 있어서, 상기 상부 구조물은 상기 반도체 칩의 상부면에 배치된 다이 어태치 필름, 상기 다이 어태치 필름에 부착된 보강판, 및 상기 보강판 상에 형성된 상부 절연막을 포함할 수 있다. 상기 제 1 열팽창계수는 상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 다이 어태치 필름의 두께 이상의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상부 구조물은 상기 상부 절연막을 관통하는 상부 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 구조물은 상기 상부 절연막 상에 형성되어 상기 상부 플러그를 부분적으로 노출시키는 상부 솔더 레지스트를 더 포함할 수 있다. 상기 제 1 열팽창계수는 상기 솔더 레지스트의 열팽창계수를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 상기 반도체 칩과 상기 상부 구조물의 하부에 배치된 하부 절연막, 및 상기 하부 절연막 내에 형성되고 상기 반도체 칩과 전기적으로 연결된 도전 패턴을 포함할 수 있다. 상기 제 2 열팽창계수는 상기 하부 절연막의 열팽창계수를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 상기 하부 절연막의 하부면에 형성되어 상기 도전 패턴을 부분적으로 노출시키는 하부 솔더 레지스트를 더 포함할 수 있다. 상기 제 2 열팽창계수는 상기 하부 솔더 레지스트의 열팽창계수를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 상기 하부 절연막 내에 배치되어 상기 반도체 칩을 둘러싸는 더미 코어를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 상기 하부 절연막 내에 상기 상부 구조물을 향해 형성되고, 상기 도전 패턴과 전기적으로 연결된 하부 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 로직 칩을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 상부 구조물 상에 배치된 메모리 패키지를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 패키지는 상기 상부 구조물 상에 배치되어 상기 상부 구조물과 전기적으로 연결된 패키지 기판, 상기 패키지 기판 상에 배치된 메모리 칩, 및 상기 메모리 칩과 상기 패키지 기판을 전기적으로 연결시키는 도전성 와이어를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 반도체 칩으로 공급되는 전원을 조정하기 위한 전원관리집적회로(Power Management Integrated Circuit : PMIC) 칩을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 반도체 칩, 다이 어태치 필름, 보강판, 상부 절연막, 하부 절연막 및 도전 패턴을 포함한다. 다이 어태치 필름은 상기 반도체 칩의 상부면에 배치된다. 보강판은 상기 다이 어태치 필름에 부착된다. 상부 절연막은 상기 보강판 상에 형성된다. 하부 절연막은 상기 반도체 칩의 하부에 배치된다. 도전 패턴은 상기 하부 절연막 내에 형성되고, 상기 반도체 칩과 전기적으로 연결된다. 상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수의 합은 상기 하부 절연막의 열팽창계수 이상이다. 상기 보강판은 상기 도전 패턴의 두께 이상의 두께를 갖는다.
예시적인 실시예들에 있어서, 상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수의 평균값과 상기 하부 절연막의 열팽창계수 사이의 차이는 30ppm 이상일 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 하부 절연막 내에 배치되어 상기 반도체 칩을 둘러싸는 더미 코어를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 상부 절연막, 상기 더미 코어 및 상기 하부 절연막을 관통하여 상기 도전 패턴에 전기적으로 연결된 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보강판과 상기 도전 패턴은 구리를 포함할 수 있다.
상기된 본 발명에 따르면, 상부 구조물의 제 1 열팽창계수가 하부 구조물의 제 2 열팽창계수 이상이 되므로, 하부 구조물보다 상부 구조물이 상대적으로 더 많이 팽창하게 된다. 따라서, 반도체 패키지가 상부로 볼록하게 휘어지는 것을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 비교예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3 및 도 4는 도 1의 반도체 패키지와 도 2의 반도체 패키지의 열팽창계수에 따른 휨 정도를 비교해서 나타낸 그래프들이다.
도 5 내지 도 8은 25℃에서 도 1의 반도체 패키지의 도전부들의 두께 변화에 따른 휨 정도를 비교해서 나타낸 그래프들이다.
도 9 내지 도 12는 240℃에서 도 1의 반도체 패키지의 도전부들의 두께 변화에 따른 휨 정도를 비교해서 나타낸 그래프들이다.
도 13은 도 1의 반도체 패키지의 상부 구조물의 도전부의 두께 변화에 따른 휨 정도를 나타낸 그래프이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 반도체 칩(110), 상부 구조물(130) 및 하부 구조물(230)을 포함한다.
반도체 칩(110)은 반도체 패키지(100)의 중앙부에 배치된다. 반도체 칩(110)은 상부 구조물(130)과 하부 구조물(230)의 열팽창계수들보다 낮은 열팽창계수를 갖는다. 따라서, 반도체 칩(110)은 반도체 패키지(100)의 휨을 억제하는 중심적인 역할을 하게 된다.
반도체 칩(110)은 본딩 패드(112)들을 갖는다. 본 실시예에서, 본딩 패드(112)들은 반도체 칩(110)의 하부면에 배열된다. 도전성 범프(120)들이 본딩 패드(112)에 실장된다. 반도체 칩(110)은 로직 칩을 포함할 수 있다. 반도체 칩(110)이 로직 칩을 포함할 경우, 메모리 칩을 갖는 다른 반도체 패키지가 반도체 패키지(100) 상에 적층될 수 있다. 다른 실시예로서, 반도체 칩(110)은 메모리 칩을 포함할 수도 있다.
상부 구조물(130)은 반도체 칩(110)의 상부에 배치된다. 상부 구조물(130)은 제 1 열팽창계수를 갖는다. 본 실시예에서, 상부 구조물(130)은 다이 어태치 필름(140), 상부 절연막(150), 상부 솔더 레지스트(152), 보강판(160) 및 상부 플러그(170)를 포함한다.
다이 어태치 필름(140)은 반도체 칩(110)의 상부면에 배치된다. 다이 어태치 필름(140)은 반도체 칩(110)의 열팽창계수보다 상대적으로 높은 열팽창계수를 갖는다. 따라서, 다이 어태치 필름(140)의 두께가 반도체 칩(110)의 두께보다 두꺼우면, 반도체 칩(110)보다 더 많이 팽창된 다이 어태치 필름(140)으로 인해서 반도체 패키지(100)의 휨을 억제하는 반도체 칩(110)의 중심적인 기능이 효과적으로 발휘될 수 없다. 따라서, 반도체 칩(110)은 다이 어태치 필름(140)의 두께보다 두꺼운 두께를 갖는다.
보강판(160)은 다이 어태치 필름(140)을 매개로 반도체 칩(110)의 상부면에 부착된다. 보강판(160)은 반도체 칩(110)에서 발생된 열을 외부로 방출하는 방열판으로서의 기능을 갖는다. 또한, 보강판(160)은 반도체 패키지(100)의 휨을 억제하는 기능도 갖는다. 보강판(160)이 반도체 칩(110)의 상부에 위치하고 있으므로, 보강판(160)은 반도체 패키지(100)의 상부가 휘어지는 것을 억제한다. 본 실시예에서, 보강판(160)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어서, 보강판(160)은 구리를 포함할 수 있다.
상부 절연막(150)은 보강판(160)의 상부면에 형성된다. 상부 절연막(150)은 상부 절연막(150)에 수직 방향을 따라 형성된 홀을 갖는다. 상부 절연막(150)은 절연성 물질을 포함한다. 절연성 물질의 종류는 제한되지 않는다.
상부 플러그(170)는 상부 절연막(150)의 홀 내에 형성된 메인 컨택(172), 메인 컨택(172)의 상단으로부터 연장되어 상부 절연막(150)의 상부면에 배열된 상부 컨택(174), 및 메인 컨택(172)의 하단으로부터 연장되어 상부 절연막(150)의 하부면에 배열된 하부 컨택(176)을 포함한다. 본 실시예에서, 하부 컨택(176)은 보강판(160)을 형성하는 공정에 의해서 같이 형성될 수 있다. 따라서, 하부 컨택(176)의 하부면은 보강판(160)의 하부면과 실질적으로 동일한 평면 상에 위치할 수 있다. 특히, 하부 컨택(176)은 보강판(160)의 두께와 실질적으로 동일한 두께를 가질 수 있다. 또한, 상부 플러그(170)는 구리를 포함할 수 있다.
본 실시예에서, 상부 플러그(170)는 반도체 칩(110)과 전기적으로 연결되지 않는다. 상부 플러그(170)는 반도체 패키지(100) 상에 적층되는 다른 반도체 패키지와 전기적으로 연결된다. 따라서, 다른 반도체 패키지가 반도체 패키지(100) 상에 적층되지 않을 경우, 상부 구조물(130)은 상부 플러그(170)를 포함하지 않을 수 있다.
상부 솔더 레지스트(152)는 상부 컨택(174)이 노출되도록 상부 절연막(150)의 상부면에 형성된다. 반도체 패키지(100)와 적층되는 다른 반도체 패키지 사이의 전기적 연결 매개체인 도전성 범프가 상부 솔더 레지스트(152)로부터 노출된 상부 컨택(174) 상에 실장될 수 있다.
본 실시예에서, 전술한 바와 같이, 상부 구조물(130)은 제 1 열팽창계수를 갖는다. 제 1 열팽창계수는 다이 어태치 필름(140)과 상부 절연막(150) 및 상부 솔더 레지스트(152)의 열팽창계수들을 합산한 값이다. 또한, 상부 구조물(130)의 도전부 두께는 보강판(160), 상부 컨택(174) 및 하부 컨택(176)의 두께들을 합산한 값이다. 상부 구조물(130)이 상부 플러그(170)를 포함하지 않을 경우, 상부 구조물(130)의 도전부 두께는 보강판(160)의 두께에 해당된다.
하부 구조물(230)은 반도체 칩(110)의 하부에 배치된다. 하부 구조물(230)은 상부 구조물(130)의 제 1 열팽창계수 이하인 제 2 열팽창계수를 갖는다. 따라서, 하부 구조물(230)은 상부 구조물(130)보다 상대적으로 덜 팽창하게 된다. 결과적으로, 반도체 패키지(100)가 상부를 향해서 볼록하게 휘어지는 현상이 억제될 수 있다. 본 실시예에서, 하부 구조물(230)은 더미 코어(240), 제 1 하부 절연막(250), 제 2 하부 절연막(252), 제 3 하부 절연막(254), 제 4 하부 절연막(256), 하부 솔더 레지스트(258), 도전 패턴(260) 및 하부 플러그(270)를 포함한다. 하부 구조물(230)은 반도체 패키지(100)의 패키지 기판에 해당된다.
제 1 하부 절연막(250)은 상부 절연막(150)의 하부면에 형성되어, 반도체 칩(110)을 부분적으로 둘러싼다. 제 1 하부 절연막(250)은 반도체 칩(110)의 하부면보다 높게 위치하는 하부면을 갖는다. 제 1 하부 절연막(250)은 상부 플러그(170)의 하부 컨택(174)을 노출시키는 홀을 갖는다. 제 1 하부 절연막(250)은 상부 절연막(150)의 재질과 실질적으로 동일한 재질을 포함할 수 있다.
더미 코어(240)는 제 1 하부 절연막(250)의 하부면에 배치되어, 반도체 칩(110)을 둘러싼다. 더미 코어(240)는 반도체 패키지(100)의 휨을 억제한다. 더미 코어(240)는 반도체 칩(110)의 측부에 배치되어 있으므로, 더미 코어(240)는 반도체 패키지(100)의 측부가 휘어지는 현상을 억제한다. 더미 코어(240)는 제 1 하부 절연막(250)의 홀과 연통된 홀을 갖는다. 본 실시예에서, 더미 코어(240)는 절연성 물질을 포함할 수 있다.
제 2 하부 절연막(252)은 제 1 하부 절연막(250)의 하부면에 형성되어, 반도체 칩(110)의 하부면과 더미 코어(240)의 하부면을 덮는다. 제 2 하부 절연막(252)은 더미 코어(240)의 홀과 연통된 홀을 갖는다. 또한, 제 2 하부 절연막(252)은 도전성 범프(120)를 노출시키는 홀을 갖는다. 본 실시예에서, 제 2 하부 절연막(252)은 제 1 하부 절연막(252)의 재질과 실질적으로 동일한 재질을 포함할 수 있다.
하부 플러그(270)는 제 1 하부 절연막(250), 더미 코어(240) 및 제 2 하부 절연막(252)의 홀들 내에 형성된다. 따라서, 하부 플러그(270)는 상부 플러그(170)의 하부 컨택(174)에 전기적으로 접촉된다. 본 실시예에서, 하부 플러그(270)는 상부 플러그(170)의 재질과 실질적으로 동일한 재질을 포함할 수 있다. 다른 실시예로서, 상부 구조물(130)이 상부 플러그(170)를 포함하지 않을 경우, 하부 구조물(230)도 하부 플러그(270)를 포함하지 않게 된다.
제 3 하부 절연막(254)은 제 2 하부 절연막(252)의 하부면에 형성된다. 제 3 하부 절연막(254)은 도전성 범프(120)를 노출시키는 제 2 하부 절연막(252)의 홀과 연통된 홀을 갖는다. 본 실시예에서, 제 3 하부 절연막(254)은 제 2 하부 절연막(252)의 재질과 실질적으로 동일한 재질을 포함할 수 있다.
제 4 하부 절연막(256)은 제 3 하부 절연막(254)의 하부면에 형성된다. 제 4 하부 절연막(256)은 제 3 하부 절연막(254)의 홀과 연통된 홀을 갖는다. 본 실시예에서, 제 4 하부 절연막(256)은 제 2 하부 절연막(252)의 재질과 실질적으로 동일한 재질을 포함할 수 있다.
도전 패턴(260)은 제 2 하부 절연막(252), 제 3 하부 절연막(254) 및 제 4 하부 절연막(256)의 홀들 내에 형성되어, 도전성 범프(120)를 매개로 반도체 칩(110)과 전기적으로 연결된다. 도전 패턴(260)은 제 1 패턴(262), 제 2 패턴(264) 및 제 3 패턴(266)을 포함한다. 본 실시예에서, 도전 패턴(260)은 구리를 포함할 수 있다.
제 1 패턴(262)은 제 2 하부 절연막(252)의 홀 내에 형성된다. 제 1 패턴(262)은 제 2 하부 절연막(252)의 홀 내에 형성되어 도전성 범프(120)와 전기적으로 접촉된 수직부, 및 수직부의 하단으로부터 제 2 하부 절연막(252)의 하부면을 따라 연장된 수평부를 포함한다. 본 실시예에서, 제 1 패턴(262)은 하부 플러그(270)를 형성하는 공정에 의해 같이 형성될 수 있다. 따라서, 제 1 패턴(262)의 수평부는 하부 플러그(270)의 하단 두께와 실질적으로 동일한 두께를 가질 수 있다.
제 2 패턴(264)은 제 3 하부 절연막(254)의 홀 내에 형성된다. 제 2 패턴(264)은 제 3 하부 절연막(254)의 홀 내에 형성되어 제 1 패턴(262)의 수평부와 전기적으로 접촉된 수직부, 및 수직부의 하단으로부터 제 3 하부 절연막(254)의 하부면을 따라 연장된 수평부를 포함한다. 제 2 패턴(264)의 수직부는 하부 플러그(270)와 전기적으로 접촉된다.
제 3 패턴(266)은 제 4 하부 절연막(256)의 홀 내에 형성된다. 제 3 패턴(264)은 제 4 하부 절연막(256)의 홀 내에 형성되어 제 2 패턴(264)의 수평부와 전기적으로 접촉된 수직부, 및 수직부의 하단으로부터 제 4 하부 절연막(256)의 하부면을 따라 연장된 수평부를 포함한다.
하부 솔더 레지스트(258)는 제 4 하부 절연막(256)의 하부면에 형성되어, 제 3 패턴(266)의 수평부를 노출시킨다. 솔더 볼과 같은 외부접속단자(280)들이 하부 솔더 레지스트(258)로부터 노출된 제 3 패턴(266)의 수평부 상에 실장될 수 있다.
본 실시예에서, 전술한 바와 같이, 하부 구조물(230)은 제 1 열팽창계수 이하인 제 2 열팽창계수를 갖는다. 제 2 열팽창계수는 제 1 하부 절연막(260), 제 2 하부 절연막(262), 제 3 하부 절연막(264), 제 4 하부 절연막(266) 및 하부 솔더 레지스트(268)의 열팽창계수들을 합산한 값이다.
또한, 하부 구조물(230)의 도전부 두께는 제 1 패턴(262), 제 2 패턴(264) 및 제 3 패턴(266)의 수평부들의 두께들을 합산한 값이다. 상부 구조물(130)의 도전부 두께가 하부 구조물(230)의 도전부 두께 이상일 경우에, 반도체 패키지(100)의 휨이 억제될 수 있다. 반도체 패키지(100) 내에서 도전부는 휨을 억제하는 기능을 갖고 있으므로, 상부 구조물(130)의 도전부가 하부 구조물(230)의 도전부보다 두꺼워야만 반도체 패키지(100)가 상부로 볼록하게 휘어지는 현상이 억제될 수 있다.
도 2는 비교예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2를 참조하면, 비교예에 따른 반도체 패키지(300)는 메인 컨택과 상부 컨택을 포함하지 않는다는 점을 제외하고는 도 1의 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 또한, 도 2의 반도체 패키지(300)의 각 구성요소들의 열팽창계수와 두께는 하기 표 1에 나타난 바와 같이, 도 1의 반도체 패키지(100)의 각 구성요소들과 열팽창계수와 두께와 상이하다.
Figure pat00001
상기 표 1에 나타난 바와 같이, 도 1의 반도체 패키지(100)의 상부 구조물의 제 1 열팽창계수는 55.5ppm이고, 하부 구조물의 제 2 열팽창계수는 23.4ppm이다. 따라서, 도 1의 반도체 패키지(100)의 제 1 열팽창계수와 제 2 열팽창계수 사이의 차이는 32.1ppm이다. 또한, 도 1의 반도체 패키지(100)의 상부 구조물(130)의 도전부 두께는 25㎛이고, 하부 구조물(230)의 도전부 두께는 21㎛이다. 따라서, 상부 구조물(130)의 도전부 두께가 하부 구조물(230)의 도전부 두께보다 두껍다.
반면에, 도 2의 반도체 패키지(300)의 상부 구조물의 제 1 열팽창계수는 42.1ppm이고, 하부 구조물의 제 2 열팽창계수는 17.3ppm이다. 따라서, 도 2의 반도체 패키지(300)의 제 1 열팽창계수와 제 2 열팽창계수 사이의 차이는 24.8ppm이다. 또한, 도 2의 반도체 패키지(300)의 상부 구조물의 도전부 두께는 23㎛이고, 하부 구조물의 도전부 두께는 26㎛이다. 따라서, 상부 구조물의 도전부 두께는 하부 구조물의 도전부 두께보다 얇다.
도 3 및 도 4는 도 1의 반도체 패키지와 도 2의 반도체 패키지의 열팽창계수에 따른 휨 정도를 비교해서 나타낸 그래프들이다. 도 3 및 도 4에서, 수평축은 온도를 나타내고, 수직축은 반도체 패키지의 휨(㎛)을 나타낸다.
도 3 및 도 4에 나타난 바와 같이, 제 1 열팽창계수가 제 2 열팽창계수보다 높으면서 상부 구조물의 도전부 두께가 하부 구조물의 도전부 두께보다 두꺼운 경우, 반도체 패키지(100, 300)들의 휨이 억제되었다. 그러나, 도 4에 나타난 바와 같이, 제 1 열팽창계수와 제 2 열팽창계수 사이의 차이가 24.8ppm인 도 2의 반도체 패키지(300)에서는 상부로 볼록하게 휘는 현상이 부분적으로 발생되었다. 반면에, 제 1 열팽창계수와 제 2 열팽창계수 사이의 차이가 32.1ppm인 도 1의 반도체 패키지(100)에서는 상부로 볼록하게 휘는 현상이 발생되지 않았다. 따라서, 제 1 열팽창계수와 제 2 열팽창계수 사이의 차이가 적어도 30ppm 이상일 때, 반도체 패키지의 휨 현상이 효과적으로 억제됨을 알 수 있다.
도 5 내지 도 8은 25℃에서 도 1의 반도체 패키지의 도전부들의 두께 변화에 따른 휨 정도를 비교해서 나타낸 그래프들이고, 도 9 내지 도 12는 240℃에서 도 1의 반도체 패키지의 도전부들의 두께 변화에 따른 휨 정도를 비교해서 나타낸 그래프들이다. 도 5 내지 도 12에서, 수평축은 도전부들의 두께를 나타내고, 수직축은 반도체 패키지의 휨을 나타낸다.
도 6 내지 도 8에 나타난 바와 같이, 25℃에서 하부 구조물의 도전부 두께를 8㎛에서 40㎛로 변화시켜도 반도체 패키지의 휨 변화는 크지 않았다. 반면에, 도 5에 나타난 바와 같이, 25℃에서 상부 구조물의 도전부 두께를 8㎛에서 40㎛로 변화시키면 반도체 패키지의 휨이 크게 달라짐을 알 수 있었다. 도 10 내지 도 12에 나타난 바와 같이, 240℃에서 하부 구조물의 도전부 두께를 8㎛에서 40㎛로 변화시켜도 반도체 패키지의 휨 변화는 크지 않았다. 반면에, 도 9에 나타난 바와 같이, 240℃에서 상부 구조물의 도전부 두께를 8㎛에서 40㎛로 변화시키면 반도체 패키지의 휨이 크게 달라짐을 알 수 있었다. 따라서, 반도체 패키지의 휨은 상부 구조물의 도전부 두께에 크게 종속됨을 알 수 있다.
도 13은 도 1의 반도체 패키지의 상부 구조물의 도전부의 두께 변화에 따른 휨 정도를 나타낸 그래프이다. 도 13에서, 수평축은 상부 구조물의 도전부 두께를 나타내고, 수직축은 반도체 패키지의 휨을 나타낸다. 또한, 직선 a는 25℃에서 측정한 반도체 패키지의 휨을 나타내고, 직선 b는 240℃에서 측정한 반도체 패키지의 휨을 나타낸다.
도 13에 나타난 바와 같이, 상부 구조물의 도전부 두께가 31.5㎛일 때, 반도체 패키지의 휨이 25℃에서는 36㎛로 나타나고, 240℃에서는 35.6㎛로 나타났다. 특히, 상부 구조물의 두께가 35㎛일 때, 반도체 패키지의 휨이 거의 0에 근접함을 알 수 있었다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(400)는 메모리 패키지를 더 포함한다는 점을 제외하고는 도 1의 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 메모리 반도체 패키지는 패키지 기판(410), 반도체 칩(420), 도전성 와이어(430) 및 몰딩 부재(440)를 포함한다.
패키지 기판(410)은 반도체 패키지(100)의 상부에 배치된다. 따라서, 패키지 기판(410)의 하부면은 상부 구조물(130)의 상부 솔더 레지스트(152)와 대향한다. 도전 패턴(412)이 패키지 기판(410)에 수직하게 내장된다. 도전 패턴(412)의 상단은 패키지 기판(410)의 상부면을 통해 노출된다. 도전 패턴(412)의 하단은 패키지 기판(410)의 하부면을 통해 노출된다. 도전 패턴(412)의 하단은 상부 플러그(170)의 상부 컨택(174)에 도전성 범프(414)를 매개로 전기적으로 연결된다.
반도체 칩(420)은 패키지 기판(410)의 상부면에 배치된다. 반도체 칩(420)은 본딩 패드(422)를 갖는다. 본딩 패드(422)는 반도체 칩(420)의 상부면 가장자리에 배치된다. 본 실시예에서, 반도체 칩(420)은 메모리 칩을 포함한다.
도전성 와이어(430)는 반도체 칩(420)의 본딩 패드(422)와 도전 패턴(412)의 상단을 전기적으로 연결시킨다. 몰딩 부재(440)는 패키지 기판(410)의 상부면에 형성되어 반도체 칩(420)을 덮는다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(500)는 전원관리집적회로(Power Management Integrated Circuit : PMIC) 칩과 반도체 패키지를 더 포함한다는 점을 제외하고는 도 14의 반도체 패키지(400)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, PMIC 칩(510)은 로직 칩(110)의 측부에 배치된다. PMIC 칩(510)은 로직 칩(110)으로 인가되는 파워를 조정한다. 제 2 반도체 패키지(520)는 PMIC 칩(510)의 상부에 적층된다. 제 2 반도체 패키지(520)는 도 14의 반도체 패키지(400)의 메모리 패키지 구조와 실질적으로 동일한 구조를 가지므로, 제 2 반도체 패키지(520)에 대한 반복 설명은 생략한다.
상기된 본 실시예들에 따르면, 상부 구조물의 제 1 열팽창계수가 하부 구조물의 제 2 열팽창계수 이상이 되므로, 하부 구조물보다 상부 구조물이 상대적으로 더 많이 팽창하게 된다. 따라서, 반도체 패키지가 상부로 볼록하게 휘어지는 것을 억제할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 칩 112 ; 본딩 패드
120 ; 도전성 범프 130 ; 상부 구조물
140 ; 다이 어태치 필름 150 ; 상부 절연막
152 ; 상부 솔더 레지스트 170 ; 상부 플러그
172 ; 메인 컨택 174 ; 상부 컨택
176 ; 하부 컨택 230 ; 하부 구조물
240 ; 더미 코어 250 ; 제 1 하부 절연막
252 ; 제 2 하부 절연막 254 ; 제 3 하부 절연막
256 ; 제 4 하부 절연막 258 ; 하부 솔더 레지스트
260 ; 도전 패턴 262 ; 제 1 패턴
264 ; 제 2 패턴 266 ; 제 3 패턴
270 ; 하부 플러그

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 상부에 위치하고, 제 1 열팽창계수를 갖는 상부 구조물; 및
    상기 반도체 칩의 하부에 위치하고, 상기 제 1 열팽창계수 이하인 제 2 열팽창계수를 갖는 하부 구조물을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 상부 구조물은
    상기 반도체 칩의 상부면에 배치된 다이 어태치 필름;
    상기 다이 어태치 필름에 부착된 보강판; 및
    상기 보강판 상에 형성된 상부 절연막을 포함하고,
    상기 제 1 열팽창계수는 상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 반도체 칩은 상기 다이 어태치 필름의 두께 이상의 두께를 갖는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 상부 구조물은 상기 상부 절연막을 관통하는 상부 플러그를 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 상부 구조물은 상기 상부 절연막 상에 형성되어 상기 상부 플러그를 부분적으로 노출시키는 상부 솔더 레지스트를 더 포함하고,
    상기 제 1 열팽창계수는 상기 상부 솔더 레지스트의 열팽창계수를 포함하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 하부 구조물은
    상기 반도체 칩과 상기 상부 구조물의 하부에 배치된 하부 절연막;
    상기 하부 절연막 내에 형성되고, 상기 반도체 칩과 전기적으로 연결된 도전 패턴;
    상기 하부 절연막의 하부면에 형성되어 상기 도전 패턴을 부분적으로 노출시키는 하부 솔더 레지스트; 및
    상기 하부 절연막 내에 배치되어 상기 반도체 칩을 둘러싸는 더미 코어를 포함하고,
    상기 제 2 열팽창계수는 상기 하부 절연막의 열팽창계수와 상기 하부 솔더 레지스트의 열팽창계수를 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 하부 구조물은 상기 하부 절연막 내에 상기 상부 구조물을 향해 형성되고, 상기 도전 패턴과 전기적으로 연결된 하부 플러그를 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 반도체 칩은 로직 칩을 포함하고,
    상기 상부 구조물 상에 배치되고, 메모리 칩을 포함하는 메모리 패키지를 더 포함하는 반도체 패키지.
  9. 반도체 칩;
    상기 반도체 칩의 상부면에 배치된 다이 어태치 필름;
    상기 다이 어태치 필름에 부착된 보강판;
    상기 보강판 상에 형성된 상부 절연막;
    상기 반도체 칩의 하부에 배치된 하부 절연막;
    상기 하부 절연막 내에 형성되고, 상기 반도체 칩과 전기적으로 연결된 도전 패턴; 및
    상기 하부 절연막 내에 배치되어 상기 반도체 칩을 둘러싸는 더미 코어를 포함하고,
    상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수의 합은 상기 하부 절연막의 열팽창계수 이상이고,
    상기 보강판은 상기 도전 패턴의 두께 이상의 두께를 갖는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 다이 어태치 필름의 열팽창계수와 상기 상부 절연막의 열팽창계수의 평균값과 상기 하부 절연막의 열팽창계수 사이의 차이는 30ppm 이상인 반도체 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017082926A1 (en) * 2015-11-13 2017-05-18 Intel Corporation Apparatus and method for mitigating surface imperfections on die backside film
KR20200009279A (ko) * 2018-07-18 2020-01-30 삼성전기주식회사 패키지 기판 및 이를 포함하는 칩 패키지
US11075156B2 (en) 2019-12-19 2021-07-27 Samsung Electro-Mechanics Co., Ltd. Substrate having electronic component embedded therein

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10297544B2 (en) * 2017-09-26 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
KR101933425B1 (ko) * 2017-11-30 2018-12-28 삼성전기 주식회사 반도체 패키지
KR102029101B1 (ko) * 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
US11862594B2 (en) * 2019-12-18 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with solder resist underlayer for warpage control and method of manufacturing the same
US11848280B2 (en) * 2020-11-25 2023-12-19 ADVANCED SEMlCONDUCTOR ENGINEERING, INC. Method for manufacturing assembly structure by using frame structure on substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010101167A1 (ja) * 2009-03-05 2010-09-10 日本電気株式会社 半導体装置及びその製造方法
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
JP2013197382A (ja) * 2012-03-21 2013-09-30 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
KR20130129100A (ko) * 2012-05-17 2013-11-27 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888247A (en) 1986-08-27 1989-12-19 General Electric Company Low-thermal-expansion, heat conducting laminates having layers of metal and reinforced polymer matrix composite
US5888631A (en) 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
EP1259103B1 (en) 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
TW557521B (en) 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
US6680529B2 (en) 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
EP1491927B1 (en) 2002-04-01 2013-02-27 Ibiden Co., Ltd. Ic chip mounting substrate, and ic chip mounting substrate manufacturing method
TWI269423B (en) 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
JP4016039B2 (ja) 2005-06-02 2007-12-05 新光電気工業株式会社 配線基板および配線基板の製造方法
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
TWI305119B (en) 2005-12-22 2009-01-01 Phoenix Prec Technology Corp Circuit board structure having capacitance array and embedded electronic component and method for fabricating the same
US8829661B2 (en) 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
JP4518113B2 (ja) 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
US8415809B2 (en) 2008-07-02 2013-04-09 Altera Corporation Flip chip overmold package
US20110024898A1 (en) 2009-07-31 2011-02-03 Ati Technologies Ulc Method of manufacturing substrates having asymmetric buildup layers
US8021930B2 (en) 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
KR101060842B1 (ko) 2010-01-07 2011-08-31 삼성전기주식회사 반도체 패키지의 제조 방법
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
JP5879030B2 (ja) 2010-11-16 2016-03-08 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP5715835B2 (ja) 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5779970B2 (ja) 2011-05-13 2015-09-16 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP5660462B2 (ja) 2011-05-13 2015-01-28 イビデン株式会社 プリント配線板
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
WO2013101161A1 (en) 2011-12-30 2013-07-04 Intel Corporation Bbul material integration in-plane with embedded die for warpage control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010101167A1 (ja) * 2009-03-05 2010-09-10 日本電気株式会社 半導体装置及びその製造方法
JP2013197382A (ja) * 2012-03-21 2013-09-30 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
KR20130129100A (ko) * 2012-05-17 2013-11-27 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017082926A1 (en) * 2015-11-13 2017-05-18 Intel Corporation Apparatus and method for mitigating surface imperfections on die backside film
US10546823B2 (en) 2015-11-13 2020-01-28 Intel Corporation Apparatus and method for mitigating surface imperfections on die backside film using fluorocarbon material
KR20200009279A (ko) * 2018-07-18 2020-01-30 삼성전기주식회사 패키지 기판 및 이를 포함하는 칩 패키지
US11075156B2 (en) 2019-12-19 2021-07-27 Samsung Electro-Mechanics Co., Ltd. Substrate having electronic component embedded therein

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