KR101933425B1 - 반도체 패키지 - Google Patents

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KR101933425B1
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semiconductor chip
disposed
layer
sealing material
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김한
조은정
심정호
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 포함하며, 복수의 제1 배선패턴과 상기 복수의 제1 배선패턴에 연결된 복수의 제1 비아를 포함하는 제1 재배선층을 갖는 인터포저와; 접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 인터포저의 제2 면에 마주하도록 상기 인터포저 상에 배치된 반도체 칩과; 상기 인터포저의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재와; 상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 제2 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 제2 비아 및 상기 관통 비아에 일체화된 구조를 갖는 제2 배선 패턴을 포함하는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 특히 POP(package on package) 구조를 위한 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체 패키지에 관한 기술 개발의 주요한 추세 중의 하나는 제품의 성능을 유지하면서 그 크기를 감소시키는 것이다. 일 예로, 팬-아웃 반도체 패키지는 접속 단자를 반도체 칩의 실장 영역의 외부까지 재배선하여, 접속 단자의 효율적인 배열과 함께 소형의 크기를 유지할 수 있다.
최근 개발되는 POP(package on package) 구조에서는, 상부 패키지와 하부 패키지의 많은 접속 단자들(예, I/O)을 상호 연결할 필요가 있으며, 이러한 상호 연결을 위해서 인터포저(interposer)와 같은 연결부재가 요구된다.
본 개시의 여러 목적 중 하나는, 인터포저와 같은 연결부재의 도입에 따른 두께 증가를 경감시키기 위한 반도체 패키지를 제공하는데 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 미리 제조된 연결부재를 인터포저로 사용함으로써 공정과 구조를 간소화하고, 나아가 반도체 칩의 상하부에 위치한 연결부재의 재배선층들의 연결 구조를 개선한 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 포함하며, 복수의 제1 배선패턴과 상기 복수의 제1 배선패턴에 연결된 복수의 제1 비아를 포함하는 제1 재배선층을 갖는 인터포저와; 접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 인터포저의 제2 면에 마주하도록 상기 인터포저 상에 배치된 반도체 칩과; 상기 인터포저의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재와; 상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 제2 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 제2 비아 및 상기 관통 비아에 일체화된 구조를 갖는 제2 배선 패턴을 포함하는 제2 재배선층을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 복수의 패드가 제공되는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 복수의 패드에 연결된 제1 재배선층을 갖는 인터포저와; 접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 인터포저의 제2 면에 마주하도록 상기 인터포저 상에 배치된 반도체 칩과; 상기 인터포저의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재와; 상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아와 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층과; 상기 봉합재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치하며 전기 연결 구조체가 배치된 제2 면을 가지며, 상기 제2 재배선층 및 상기 전기 연결 구조체에 연결된 제3 재배선층을 갖는 연결 부재;를 포함하며, 상기 제1 재배선층은 복수의 제1 배선패턴과 상기 복수의 제1 배선패턴에 연결된 복수의 제1 비아를 포함하며, 상기 복수의 제1 배선 패턴 중 상기 인터포저의 제1 면에 인접한 제1 배선 패턴은 돌출되고, 상기 복수의 제1 배선 패턴 중 상기 인터포저의 제2 면에 인접한 제1 배선 패턴은 상기 인터포저에 매립된 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서, 미리 제조된 연결 부재를 인터포저로 활용함으로써, 연결 구조 및 공정을 간소화할 뿐만 아니라, 반도체 칩을 위한 열방출 경로를 효과적으로 개선할 수 있다. 또한, 감광성 재료를 봉합재로 도입함으로써 재배선층들의 수직 연결 구조를 반도체 칩을 위한 재배선 구조와 함께 제조할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10a 및 도 10b는 도 9에 도시된 반도체 패키지를 나타내는 평면도 및 저면도이다.
도 11은 도 9에 도시된 반도체 패키지의 일부 영역(A 영역)을 확대하여 나타내는 단면도들이다.
도 12는 도9에 도시된 반도체 패키지를 포함한 POP 구조를 나타내는 측단면도이다.
도 13a 내지 도 13f는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 15a 내지 도 15c는 도 14에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5를 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 미리 제조된 인터포저와 같은 연결 부재를 채용한 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다. 도 9에 도시된 단면은 도 10a 및 도 10b는 도 9에 도시된 반도체 패키지의 평면("T" 방향 뷰) 및 저면("B" 방향 뷰)을 I-I'으로 절개하여 본 단면도로 이해될 수 있다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(130A) 및 제2 면(130B)을 가지며 제1 재배선층(135)을 갖는 인터포저(130)와, 상기 인터포저(130)의 제2 면(130B)에 배치된 반도체 칩(120)과, 상기 인터포저(130)의 제2 면(130B)에 배치되며 상기 반도체 칩(120)을 덮는 봉합재(140)와, 상기 봉합재(140) 상에 배치되며 상기 제1 재배선층(135)에 연결된 제2재배선층(155)과, 상기 봉합재(140) 상에 배치된 제1 면(160A)과 상기 제1 면(160A)과 반대에 위치한 제2 면(160B)을 가지며 상기 제2 재배선층(155)에 연결된 제3 재배선층(165)을 갖는 연결 부재(160)를 포함한다.
상기 반도체 칩(120)은 복수의 접속 전극(120P)이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 갖는다. 상기 반도체 칩(120)의 비활성면과 상기 인터포저(130)의 제2 면(130B)은 접합층(125)을 이용하여 서로 접합될 수 있다.
본 실시예에 채용된 제2 배선층(155)은, 상기 반도체 칩(120)의 접속전극(120P)에 직접 연결되며, 상기 인터포저(130)의 제1 재배선층(135)과 상기 연결 부재(160)의 제3 재배선층(165)을 서로 연결시킬 수 있다. 상기 봉합재(140)는 상기 반도체 칩(120)을 덮는 제1 영역(140A)과 상기 반도체 칩(120)의 주위에 위치한 제2 영역(140B)으로 구분될 수 있다.
상기 제2 재배선층(155)은, 상기 봉합재(140)의 제1 영역(140A)을 관통하며 상기 접속 전극(120P)이 연결된 접속 비아(153)('제2 비아'라고도 함)와, 상기 봉합재(140)의 제2 영역(140B)을 관통하며 상기 제1 재배선층(135)에 연결된 관통 비아(154)를 포함한다. 또한, 상기 제2 재배선층(155)은 상기 봉합재(140) 상에 배치되며 상기 접속 비아(153) 및 상기 관통 비아(154) 중 적어도 하나에 연결된 제2 배선패턴(152)을 포함한다. 상기 제3 재배선층(165)은 제2 배선패턴(152)을 통해서 접속 비아(153)와 상기 관통 비아(154)에 연결될 수 있다.
상기 인터포저(130)의 제1 면(130A)에는 제1 패시베이션층(171)이 형성될 수 있다. 상기 제1 패시베이션층(171)는 복수의 패드(P)의 영역을 정의하는 제1 개구(O1)를 갖는다. 제1 개구(O1)는 상부에 배치될 다른 반도체 칩/패키지의 접속단자의 배열에 대응하여 형성될 수 있다. 복수의 패드(P)는 Au와 같은 금속을 이용하여 형성되어 다른 패키지 및 칩과의 접속을 위한 패드로 제공될 수 있다.
상기 연결 부재(160)의 제2 면(160B)에는 상기 제3 재배선층(165)에 연결된 전기연결 구조체(185)가 배치된다. 상기 전기연결 구조체(185)는 언더범프 금속(underbump metallogy: UBM)층(181)을 통해 제3 재배선층(165)과 연결될 수 있다. 상기 연결 부재(160)의 제2 면(160B)에는 제2 패시베이션층(172)이 배치될 수 있다. 상기 제2 패시베이션층(172)은 UBM층(181)과 접속되는 제3 재배선층(165)의 영역들을 정의하는 제2 개구(O2)를 갖는다.
본 실시예에서, 도10a에 도시된 바와 같이, 상기 복수의 패드(P)은 반도체 패키지(100)의 양측에 각각 8×3 배열의 패드를 갖는다. 도10b에 도시된 바와 같이, 전기연결 구조체(185)는 중앙영역(4×4)을 제외한 10×10 배열로 예시되어 있다. 상기 복수의 패드(P) 및 전기연결 구조체(185)는 반도체 칩(120)과 중첩된 팬-인 패드와, 반도체 칩(120)과 중첩되지 않은 팬-아웃 패드로 구분될 수 있다.
상기 복수의 패드(P)는 반도체 패키지(100) 상에 탑재된 다른 상부 반도체 패키지의 접속단자 배열과 대응되는 배열을 가지며, 전기연결 구조체(185)는 상기 반도체 패키지(100)가 배치될 마더 보드의 접속단자에 대응되게 배열될 수 있다. 상기 복수의 패드(P)와 전기 연결구조체(185)는 각각 상부 반도체 패키지 및 마더 보드에 따라 다양한 다른 수와 다양한 배열로 형성될 수 있다.
상술한 바와 같이, 상기 복수의 패드(P)와 전기 연결구조체(185)은 제2 재배선층(155)과 함께 제1 및 제3 재배선층(135,165)에 의해 서로 연결되며 반도체 칩(120)과도 연결될 수 있다.
본 실시예에서, 제1 및 제3 재배선층(135,165) 및 제2 재배선층(155)을 구성하는 비아들과 패턴들은 고유한 공정에 의해 특징적인 구조를 가질 수 있다. 도 11은 도9에 도시된 반도체 패키지의 "A"부분을 확대한 도면이다.
도 11을 참조하면, 상기 제2 배선패턴(152)은 접속 비아(153) 및 관통 비아(154)와 일체화된 구조를 가질 수 있다. 본 명세서에서 "일체화된 구조(integrated structure)"는, 두 요소가 단순히 접촉한 상태를 의미하는 것이 아니라, 동일한 공정을 통해서 동일한 물질로 이용하여 일체로 형성되는 구조를 말한다. 예를 들어 상기 제2 배선패턴(152)이 접속 비아(152) 및 관통 비아(154)와 함께 동일한 도금 공정을 통해서 동시에 형성된 "일체화된 구조"라 할 수 있다(도 13c의 공정 참조). 이와 같이, 접속 비아(153) 및 관통 비아(154)는 서로 동일한 금속 물질로 형성될 수 있다. 또한, 접속 비아(153) 및 관통 비아(154)는 제2 배선패턴(152)와 일체화된 구조를 가질 수 있다.
상기 봉합재(140)는 감광성 물질로 구성될 수 있다. 앞서 설명한 바와 같이, 상기 봉합재(140)는 상기 연결 부재(160)의 제2 면(160B)에 배치된 반도체 칩(120)을 덮도록 형성되며, 제2 배선층(155)을 위한 접속비아(153)와 관통 비아(154)는 포토레지스트를 위한 정밀한 가공 공정을 통해서 원하는 홀을 형성될 수 있다(도 13b 참조).
접속 비아(153)를 위한 홀은 상기 봉합재(140)의 상면으로부터 반도체 칩(120)을 향해 형성될 수 있다. 따라서, 접속 비아(153)는 상기 인터포저(130)에 인접한 면의 면적보다 상기 연결 부재(160)(또는 반도체 칩(120))에 가까운 면의 면적이 작을 수 있다. 이와 유사하게, 관통 비아(154)를 위한 홀도 상기 봉합재(140)의 상면으로부터 연결 부재(160)를 향해 형성될 수 있으므로, 관통 비아(154)는 상기 인터포저(130)에 인접한 면의 면적보다 상기 연결 부재(160)에 인접한 면의 면적이 작을 수 있다.
본 실시예에 채용된 연결 부재(160)에서, 제3 재배선층(165)은 복수의 제3 배선패턴(162)과 복수의 비아(163)를 포함할 수 있다. 구체적으로, 제3 재배선층(165)은 2개의 절연층(161)과, 2개의 절연층(161)에 각각 배치된 제3 배선패턴(162)과, 제3 배선패턴(162)에 각각 연결된 제3 비아(162)를 포함한다. 제3 비아(163)는 제2 재배선층(155)과 제3 배선패턴(162)을 연결하는 비아와 제3 배선패턴들(162)간을 연결하는 비아를 포함할 수 있다. 상기 제3 재배선층(165)은 2층의 재배선구조를 포함하는 것으로 예시되어 있으나, 이에 한정되지 않으며, 단일층 또는 3 이상의 재배선구조를 가질 수 있다.
제3 재배선층(165)의 절연층(161)은 PID(Photo Imagable Dielectric)와 같은 감광성 절연 물질로 형성될 수 있다. 상기 제3 재배선층(165)의 제3 비아(163)는 상기 연결 부재(160)의 제2 면(160B)에 인접한 면의 면적보다 상기 연결 부재(160)의 제1 면(160A)에 인접한 면의 면적이 작을 수 있다.
본 실시예에 채용된 인터포저(130)에서, 상기 제1 재배선층(135)은 복수의 배선패턴(132)과 상기 복수의 배선패턴(132)에 연결된 복수의 비아(133)를 포함할 수 있다. 상기 제1 재배선층(135)의 비아는 상기 인터포저(130)의 제2 면(130B)에 인접한 면의 면적보다 상기 인터포저(130)의 제1 면(130A)에 인접한 면의 면적이 작을 수 있다. 본 실시예에서, 인터포저(130)는 반도체 칩(120)이 탑재되기 전에 미리 제조되므로, 필요에 따라 비아의 형상방향은 반전될 수 있다.
이하, 본 실시예에 따른 팬-아웃 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
상기 인터포저(130)는 상부 및 하부 패키지를 연결하는 인터포저(interposer)로 사용될 수 있다(도12 참조). 앞서 설명한 바와 같이, 본 실시예에 채용된 상기 인터포저(130)는 반도체 칩(120)이 탑재되기 전에 미리 제조될 수 있다. 상기 인터포저(130)의 절연층(131)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지를 포함할 수 있으며, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등일 수 있다. 상기 제1 재배선층(135)을 구성하는 배선패턴(132) 및 비아(133)는 이에 한정되지 않으나, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
상기 반도체 칩(120)은 앞서 설명한 바와 같이, 접착필름과 같은 접합층(125)을 통해 인터포저(160)에 접합되고 인터포저(160)에 의해 지지될 수 있다. 인터포저(130)는 반도체 칩(120)의 비활성면 상에 위치하는 방열 구조(HD)를 포함할 수 있다. 방열구조(HD)는 배선패턴(132')과 비아(133')의 스택 비아 구조일 수 있으나, 이에 한정되는 것은 아니다. 반도체 칩(120)에서 발생된 열은 방열구조(143B)를 통해서 전기연결 구조체(170)에 전달되어 효과적으로 방출시킬 수 있다. 방열구조(HD)는 배선패턴(132')과 비아(133')는 제1 재배선층(135)의 배선패턴(132)과 비아(133)와 함께 형성될 수 있다.
상기 연결 부재(160)은 반도체 칩(120)의 접속 전극(120P)를 재배선하기 위한 구성이다. 본 실시예에서, 상기 연결 부재(160)는 제2 재배선층(155)과 함께 다양한 기능을 갖는 반도체 칩(120)의 수십 수백의 접속 전극(120P)가 재배선하여 전기 연결구조체(185)를 통하여 외부 장치에 물리적 및/또는 전기적으로 연결될 수 있다. 특히, 제2 재배선층(155)이 접속되는 접속 전극(120P)은 도전성 범프와 같은 다른 연결 금속체가 도입되지 않으며, 베어 칩의 패드 전극에 직접 제2 재배선층(155)이 접속되도록 형성될 수 있다. 상기 연결 부재(160)는 반도체 칩(120)의 접속 전극(120P)에 연결되며, 상기 인터포저(130)와 함께 반도체 칩(120)을 지지할 수 있다.
상기 연결 부재(160)의 절연층(161)은 PID 수지와 같은 감광성 절연 재료를 사용할 수 있다. 제3 재배선층(165)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
이와 같이, 연결 부재(160)의 제3 재배선층(165)은 제2 배선패턴(152)과 접속 비아(153)를 통해서 반도체 칩(120)과 전기적으로 연결되며, 인터포저(130)의 제1 재배선층(135)은 관통 비아(154)를 통해서 우회(bypass)하여 반도체 칩(120)과 전기적으로 연결될 수 있다.
상기 봉합재(140)는 반도체 칩(120)을 보호하기 위한 구성이다. 본 실시예에서, 봉합재(140)는 반도체 칩(120)를 덮으며, 상기 인터포저(130) 및 연결 부재(160) 사이의 반도체 칩(120)의 주위 영역에 형성된다. 본 실시예에 채용된 봉합재(140)는 감광성 절연 물질로 구성될 수 있다. 앞서 설명한 바와 같이, 제2 재배선층(155)을 위한 비아 가공은 포토레지스트를 이용한 리소그래피공정을 이용하므로 정밀하게 구현될 수 있다.
본 실시예에 따른 반도체 패키지(100)는, 인터포저(130) 및 연결 부재(160)에 각각 배치된 제1 및 제2 패시베이션층(171,172)을 더 포함할 수 있다. 상기 제1 및 제2 패시베이션층(171,172)은 각각 인터포저(130) 및 연결 부재(160)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 제1 및 제2 패시베이션층(171,172)의 재료는 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다.
연결 부재(160)의 제3 재배선층(165)에 연결된 전기연결 구조체(185)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)는 앞서 설명한 바와 같이, 전기 연결구조체(185)를 통하여 전자 기기의 마더 보드에 실장될 수 있다.
예를 들어, 전기 연결구조체(185)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 등과 같은 저융점 금속으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 전기 연결구조체(185)는 랜드(land), 볼(ball), 핀(pin) 등의 다양한 구조를 가질 수 있다.
필요에 따라 연결 부재(160)의 제2 면(160B)에 적어도 하나의 수동 부품(190)을 배치되어 제3 재배선층(165)에 연결될 수 있다. 본 실시예에서는, 수동 부품(190)은 전기 연결구조체(185)들 사이에 배치될 수 있으나, 이에 한정되지는 않는다.
도10b에 도시된 바와 같이, 전기 연결구조체(185) 중 일부는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다는 장점이 있다. 이러한 전기 연결구조체(185)의 배열(개수, 간격 등)은 특별히 한정되지 않으며, 실장될 외부 장치 등의 조건에 따라 다양하게 변경될 수 있다.
본 실시예에서는, 전기 연결구조체(185)가 연결 부재(160)의 제2 면(160B)에만 제공된 것으로 도시되어 있으나, 필요에 따라, 전기 연결구조체(185)와 유사한 접속단자가 인터포저(130), 즉 패드(P) 상에도 제공될 수 있다.
도 12는 도9에 도시된 반도체 패키지(100)를 포함한 POP(package on package) 구조의 반도체 장치(300)를 나타내는 측단면도이다.
도12를 참조하면, 본 실시에에 따른 반도체 장치(300)는, 하부 패키지로 제공되는 반도체 패키지(100)와, 상기 인터포저(130)의 제1 면(130A) 상에 배치된 상부 패키지(200)를 포함한다.
상기 상부 패키지(200)는, 지지 기판으로 제공되며 되며 절연층(211)과 절연층(211)에 형성된 재배선층(215)을 갖는 연결부재(210)와, 상기 연결부재 상에 탑재된 반도체 칩(220)과 , 상기 연결부재(210) 상에 형성되며 반도체 칩(220)을 봉합하는 봉합재(240)를 포함할 수 있다.
상기 상부 패키지(200)는 상기 하부 패키지(100)의 인터포저(130)의 하면에 제공된 추가적인 전기 연결구조체(285)를 이용하여 상기 하부 패키지(100)의 패드(P)에 각각 접속되어 하나의 모듈을 구성할 수 있다.
패키지 온 패키지(POP: Package on Package)는 장치의 두께가 감소시킬 수 있을 뿐만 아니라, 신호 경로를 최소화하는 장점을 제공할 수 있다. 예를 들어, 그래픽 프로세서(GPU)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM과 같은 반도체 칩(220)을 포함한 상부 패키지(200)을 GPU와 같은 반도체 칩(120)이 실장된 하부 패키지(100) 상에 적층하여 POP 구조로 사용될 수 있다.
도 13a 내지 도 13f는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 13a를 참조하면, 서로 반대에 위치한 제1 면 및 제2 면(130A,130B)을 가지며, 제1 재배선층(135)을 구비한 인터포저(130)를 제공한다.
본 실시예에서, 인터포저(130)는 상부 및 하부 패키지를 연결하는 기능을 수행할 수 있으며, 반도체 칩(120)을 탑재하기 전(도13b)에 미리 제조될 수 있다. 상기 인터포저(130)에 구현된 상기 제1 재배선층(135)은 복수의 배선패턴(132)과 상기 복수의 배선패턴(132)에 연결된 복수의 비아(133)를 포함할 수 있다. 상기 제1 배선층(135)은 2층 배선 구조로 예시되어 있으나 이에 한정되지 않으며, 단일층 또는 3 이상의 층으로 구현될 수 있다.
도 13a에 도시된 바와 같이, 복수의 제1 배선패턴(132) 중 상기 인터포저의 제1 면(130A)에 인접한 제1 배선 패턴은 절연층(131) 표면으로부터 돌출되고, 복수의 제1 배선패턴(132) 중 상기 인터포저의 제2 면(130B)에 인접한 제1 배선패턴을 인터포저(130), 즉 절연층(131)에 매립된 형태일 수 있다. 이러한 특징은 비아의 폭과 유사하게 인터포저(130)가 형성된 방향을 나타낸다. 예를 들어, 도 13a에서 인터포저(130)가 배치된 방향과 반대로 제2 면(130B)부터 제1 면(130A)을 향해 형성된 것으로 이해할 수 있으며, 본 실시예와 같이 본 실시예에 채용된 인터포저(130)가 미리 제조된 구조물이란 점을 나타낸다.
상기 인터포저(130)는 반도체 칩이 실장될 영역에 방열 구조(HD)를 포함할 수 있다. 상기 방열구조(HD)는 제1 재배선층(135)의 배선패턴(132)과 비아(133)과 동일한 공정으로 함께 형성되는 배선패턴(132')과 비아(133')로 제공될 수 있다.
상기 제1 재배선층(135)의 비아(133)는 상기 인터포저(130)의 제2 면(130B)에 인접한 면의 면적보다 상기 인터포저(130)의 제1 면(130A)에 인접한 면의 면적이 작을 수 있으나, 이에 한정되지 않으며, 필요에 따라 비아의 형상방향은 반전될 수 있다. 상기 인터포저(130)의 제1 면(130A)에는 제1 패시베이션층(171)이 형성될 수 있다. 상기 제1 패시베이션층(171)는 복수의 패드(P)을 정의하는 제1 개구(O1)를 갖는다. 제1 개구(O1)는 상부에 배치될 다른 반도체 칩/패키지의 접속단자의 배열에 대응하여 형성될 수 있다.
이어, 도 13b를 참조하면, 상기 인터포저(130)의 제2 면(130B) 상에 반도체 칩(120)을 탑재한다.
본 실시예에 채용된 반도체 칩(120)은 복수의 접속 전극(120P)이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 갖는다. 본 공정에서는, 미리 제조된 인터포저(130)의 제2 면(130B)에 상기 반도체 칩(120)의 비활성면이 접하도록 접합층(125)을 이용하여 상기 인터포저(130)에 반도체 칩(120)을 접합시킬 수 있다.
상기 인터포저(130)는 반도체 칩(120)의 비활성면에 대응되는 영역에 방열 구조(HD)를 포함하므로, 반도체 칩(120)에서 발생된 열은 방열구조(143B)를 통해서 전기연결 구조체(170)에 전달되어 방출될 수 있다.
특히, 인터포저(130)와 반도체 칩(120) 사이에 언더필이나 봉합재(140)의 일부가 배치되지 않으므로, 패키지 전체 두께를 감소시키는데 기여할 수 있을 뿐만 아니라, 반도체 칩(120)과 방열구조(HD)의 거리를 감소시켜 효과적인 열방출을 보장할 수 있다.
다음으로, 도 13c를 참조하면, 상기 반도체 칩(120)을 봉합하도록 상기 인터포저(130)의 제2 면(130B)에 봉합재(140)를 형성한다.
상기 봉합재(140)는 감광성 물질로 구성될 수 있다. 본 실시예에서, 봉합재(140)는 반도체 칩(120)를 덮으며, 상기 인터포저(130) 상의 반도체 칩(120)의 주위 영역에 형성된다. 상기 봉합재(140)는 상기 반도체 칩(120)을 덮는 제1 영역(140A)과 상기 반도체 칩(120)의 주위에 위치한 제2 영역(140B)으로 구분될 수 있다.
이어, 도 13d를 참조하면, 봉합재(140)에 상기 반도체 칩(120)의 접속전극(120P)을 노출하는 제1 홀(H1)과 상기 제1 재배선층(135)의 일부 영역이 노출되는 제2 홀(H2)을 형성한다.
본 실시예에서는 감광성 물질로 봉합재를 형성함으로써 홀 형성 공정은 포토레지스트를 이용한 리소그래피 공정을 이용하여 정밀하게 수행될 수 있다. 상기 제1 영역에서 접속 비아를 위한 제1 홀(H1)뿐만 아니라, 상기 제2 영역에서 관통 비아를 위한 제2 홀(H2)을 동시에 형성할 수 있다.
본 공정에서, 제1 홀(H1) 및 제2 홀(H2)은 상기 봉합재(140)의 상면으로부터 가공되므로, 제1 및 제2 홀(H1,H2)의 측단면은 아래로 갈수록 좁아지는 경향을 가질 수 있다. 본 실시예에서, 반도체 칩(120)의 접속전극(120P)은 도전성 범프와 같은 다른 연결 금속체가 도입되지 않으며, 별도의 도전성 범프 등을 노출하기 위한 평탄화 공정 등이 요구되지 않을 수 있다.
다음으로, 도 13e를 참조하면, 제1 홀(H1) 및 제2 홀(H2)이 충전되도록 상기 봉합재(140) 상에 제2 재배선층(155)을 형성한다.
상기 제2 재배선층(155)은, 상기 봉합재(140) 상에 포토레지스트층을 형성하고 리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한 후에 도금 공정을 적용하고, 이어 포토레지스트 패턴을 제거함으로써 형성될 수 있다. 상기 제2 재배선층(155)은 상기 봉합재(140)의 제1 영역(140A)을 관통하며 상기 접속 전극(120P)이 연결된 접속 비아(153)와, 상기 봉합재(140)의 제2 영역(140B)을 관통하며 상기 제1 재배선층(135)에 연결된 관통 비아(154)를 포함한다. 또한, 상기 제2 재배선층(155)은 상기 봉합재(140) 상에 배치되며 상기 접속 비아(153)(또는 제2 비아) 및 상기 관통 비아(154) 중 적어도 하나에 연결된 제2 배선패턴(152)을 포함한다. 제2 배선패턴(152)은 접속 비아(153)와 상기 관통 비아(154)과 함께 형성될 수 있다. 그 결과, 상기 제2 배선패턴(152)은 접속 비아(153) 및 관통 비아(154)와 일체화된 구조를 가질 수 있다. 이와 같이, 접속 비아(153) 및 관통 비아(154)는 제2 배선패턴(152)과 동일한 금속 물질로 형성될 수 있다.
이어, 도 13f를 참조하면, 상기 봉합재(140) 상에 제3 재배선층(165)을 갖는 연결 부재(160)를 형성한다.
상기 제3 재배선층(165)은 제2 재배선층(155)에 연결될 수 있다. 상기 제3 재배선층(165)은 제2 재배선층(155)과 함께 백사이드 재배선구조를 제공할 수 있다. 각 절연층(161)은 PID와 같은 감광성 절연물질로 형성될 수 있으며, 상기 제3 재배선층(165)은 포토레지스트를 이용한 리소그래피 공정으로 형성될 수 있다.
구체적으로, 상기 제3 재배선층(165)은 2개의 절연층(161)을 이용하여 형성된 제3 배선패턴(162)과 제3 비아(163)를 포함할 수 있다. 각 절연층(161)에 관련된 제3 배선패턴(162)과 제3 비아(163)는 동일한 도금공정에 의해 형성되므로, 일체화된 구조를 가질 수 있다. 제2 비아(163b)에 의해 상기 제1 배선패턴(162a)에 연결될 수 있다. 이러한 제3 재배선층(165)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
연결 부재(160)의 제2 면(160B)에 제1 패시베이션층(171)과 유사한 물질로 제2 패시베이션층(172)을 형성하고, 제3 재배선층(165)이 노출되도록 제2 개구(O2)를 형성한 후에 언더범프 금속층(181)을 형성할 수 있다.
이어, 언더범프 금속층(181) 상에 전기 연결구조체(185)을 형성하고 필요한 수동 부품(190)을 탑재함으로써 도9에 도시된 반도체 패키지(100)를 제조할 수 있다.
본 실시예에 따른 반도체 패키지(100)에서, 봉합재(140)의 제2 영역(140B)에 위치한 관통 비아(154)는 제1 및 제3 재배선층(135,165)을 연결하는 수직 연결 구조체로 제공될 수 있다. 별도의 도전성 범프와 같은 다른 구조체를 도입하지 않고 접속 비아(153)의 형성과정과 함께 수행함으로써, 패키지 두께를 감소시킬 뿐만 아니라, 수직 연결 구조체를 용이하게 형성할 수 있다.
다른 실시예에서는, 수직 연결 구조체의 일부를 제1 재배선층(135)에 연결된 포스트로 대체함으로써 관통 비아(154)의 높이를 낮추어 접속 비아 형성을 위한 도금 공정의 편차를 감소시킬 수 있다. 도 14는 본 개시의 다른 실시예에 따른 반도체 패키지(100A)를 나타내는 측단면도이다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는 수직 연결 구조체를 도전성 포스트와 관통 비아(154)의 결합 구조로 구현된 점을 제외하고, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 내지 도11에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 인터포저(130)는 상기 봉합재(140)의 상기 반도체 칩(120)의 주위에 위치한 제1 영역에서 상기 제1 재배선층(135) 상에 배치된 도전성 포스트(134)를 더 포함한다. 상기 도전성 포스트(134)는 인터포저(130)의 제2 면(134)에 노출된 배선패턴(132) 상에 도금 공정을 이용하여 형성될 수 있다. 상기 도전성 포스트(134)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb) 또는 이들의 합금을 포함할 수 있다.
상기 제2 재배선층(155)의 관통 비아(154')는 도전성 포스트(134) 상에 형성되어, 도전성 포스트(134)와 함께 수직 연결 구조체(TV)로 제공될 수 있다. 도전성 포스트(134)의 상면은 관통 비아(154')의 하면을 포함하도록 상대적으로 큰 면적으로 형성될 수 있다. 본 실시예에서, 접속 비아(152)의 도금공정과 함께 형성되는 관통 비아(154')의 높이를 감소시킴으로써, 두 영역에서 형성되는 도금층의 편차를 감소시킬 수 있다.
도 15a 내지 도 15c는 도 14에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 15a를 참조하면, 제1 재배선층(135)과 도전성 포스트(134)를 갖는 인터포저(130)를 제공한다.
도전성 포스트(134)를 갖는 점을 제외하고, 도 13a에 도시된 제1 연결 부재(130)의 마련 공정과 동일한 공정으로 이해될 수 있다. 상기 인터포저(130)의 제1 재배선층(135)에서 반도체 칩이 실장될 영역의 주위에 도전성 포스트(134)가 형성될 수 있다. 도전성 포스트(134)는 후속 공정에서 형성될 제3 재배선층(도 15c의 165)과 연결하기 위한 수직 연결 구조체가 형성될 영역을 정의한다. 도전성 포스트(134)는 이에 한정되지는 않으나 상기 반도체 칩(120)의 실장 높이의 30∼100 %일 수 있다.
이어, 도 15b를 참조하면, 상기 인터포저(130)의 제2 면(130B) 상에 접합층(125)을 이용하여 반도체 칩(120)을 탑재하고, 상기 반도체 칩(120)을 봉합하도록 상기 인터포저(130)의 제2 면(130B)에 감광성 물질로 이루어진 봉합재(140)를 형성한다. 다음으로, 봉합재(140)에 상기 반도체 칩(120)의 접속 전극(120P)을 노출하는 제1 홀(H1)과 상기 제1 재배선층(135)의 도전성 포스트(134)가 노출되는 제2 홀(H2')을 형성한다. 이러한 공정들은 도 13b 내지 도 13e에서 설명된 공정들과 유사하게 수행될 수 있으며, 관련 설명이 참조되어 본 공정의 설명과 결합될 수 있다.
본 공정에서 얻어진 제2 홀(H2')은 미리 마련된 도전성 포스트(134)에 의해 도 13d에 도시된 제2 홀(H2)의 깊이보다 작게 형성될 수 있다.
다음으로, 도 15c를 참조하면, 제1 홀(H1) 및 제2 홀(H2')이 충전되도록 상기 봉합재(140) 상에 제2 재배선층(155')을 형성하고, 상기 봉합재(140) 상에 제3 재배선층(165)을 갖는 연결 부재(160)를 형성한다.
본 실시예에서 형성된 제2 홀(H2')은 도 13d에 도시된 제2 홀(H2)에 비해 제1 홀(H1)과의 깊이 편차가 감소되므로, 관통 비아(154')를 비교적 짧은 도금 공정을 통해서 형성할 수 있으며, 제1 및 제3 재배선층(135,165)을 연결하기 위한 안정적인 수직 연결구조체(TV)를 더욱 용이하게 형성할 수 있다.
상기 제3 재배선층(165)은 제2 재배선층(155')에 연결될 수 있다. 상기 제3 재배선층(165)은 제2 재배선층(155')과 함께 백사이드 재배선구조를 제공할 수 있다(도13f 공정 참조).
이어, 언더범프 금속층(181) 상에 전기연결 구조체(185)을 형성함으로써 도14에 도시된 반도체 패키지(100A)를 제조할 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, "제1(first)" 또는 "제2(second)" 등의 서수는 한 구성요소와 다른 구성요소를 구분하기 위해서 사용되며, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 "일 실시예"로 지칭된 형태는 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 예를 들어, 단수로 표현되어도 문맥상 명백하게 단수로 한정되지 않는 한, 복수의 의미를 포함하는 것으로 해석되어야 한다.

Claims (16)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 포함하며, 복수의 제1 배선패턴과 상기 복수의 제1 배선패턴에 연결된 복수의 제1 비아를 포함하는 제1 재배선층을 갖는 인터포저;
    접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 인터포저의 제2 면에 마주하도록 상기 인터포저 상에 배치된 반도체 칩;
    상기 인터포저의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재; 및
    상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 제2 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 제2 비아 및 상기 관통 비아에 일체화된 구조를 갖는 제2 배선 패턴을 포함하는 제2 재배선층;을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 봉합재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제2 재배선층에 연결된 제3 재배선층을 갖는 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제3 재배선층은 복수의 제3 배선패턴과 상기 복수의 제3 배선패턴에 연결된 복수의 제3 비아를 포함하며,
    상기 복수의 제3 비아는 상기 연결 부재의 제1 면을 향해 갈수록 작아지는 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항 또는 제3항에 있어서,
    상기 복수의 제1 비아는 상기 인터포저의 제1 면에 향해 갈수록 작아지는 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 복수의 제1 배선 패턴 중 상기 인터포저의 제1 면에 인접한 제1 배선 패턴는 상기 인터포저로부터 돌출되고, 상기 복수의 제1 배선 패턴 중 상기 인터포저의 제2 면에 인접한 제1 배선 패턴은 상기 인터포저에 매립된 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 비아와 상기 관통 비아는 실질적으로 동일한 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.
  7. 제2항에 있어서,
    상기 관통 비아는, 상기 연결 부재에 인접한 면의 면적보다 상기 인터포저에 인접한 면의 면적이 작은 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩의 비활성면과 상기 인터포저의 제2 면 사이에 배치된 접합층을 더 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 인터포저는 상기 반도체 칩에 대응되는 영역에 위치한 방열 패턴을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 인터포저는, 상기 관통 비아의 하면에 위치하며 상기 제1 재배선층에 연결된 도전성 포스트를 더 포함하며,
    상기 관통 비아는 도전성 포스트 상에 배치되며 상기 도전성 포스트를 통해 상기 제1 재배선층과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 도전성 포스트는 상기 반도체 칩의 실장 높이의 30∼100 %인 것을 특징으로 하는 반도체 패키지.
  12. 제2항에 있어서,
    상기 연결부재의 제2 면에 배치되며 상기 제3 재배선층에 연결된 전기 연결 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 연결 부재의 제2 면 및 상기 인터포저의 제1 면 중 적어도 하나에 배치된 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 연결 부재의 제2 면에 배치되며 상기 제3 재배선층과 상기 전기 연결구조체를 연결하는 언더범프 금속층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 인터포저의 제1 면에 배치되며 상기 제1 재배선층에 연결된 복수의 패드를 더 포함하는 반도체 패키지.
  16. 복수의 패드가 제공되는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 복수의 패드에 연결된 제1 재배선층을 갖는 인터포저;
    접속 전극이 위치한 활성면과 상기 활성면과 반대에 위치하는 비활성면을 가지며, 상기 비활성면이 상기 인터포저의 제2 면에 마주하도록 상기 인터포저 상에 배치된 반도체 칩;
    상기 인터포저의 제2 면에 배치되며, 감광성 절연 물질을 포함하고, 상기 반도체 칩의 활성면을 덮는 제1 영역과 상기 반도체 칩의 주위에 위치한 제2 영역을 갖는 봉합재;
    상기 봉합재의 제1 영역을 관통하며 상기 접속 전극이 연결된 접속 비아와, 상기 봉합재의 제2 영역을 관통하며 상기 제1 재배선층에 연결된 관통 비아와, 상기 봉합재 상에 배치되며 상기 접속 비아 및 상기 관통 비아와 일체화된 구조를 갖는 배선 패턴을 포함하는 제2 재배선층; 및
    상기 봉합재 상에 배치된 제1 면과 상기 제1 면과 반대에 위치하며 전기 연결 구조체가 배치된 제2 면을 가지며, 상기 제2 재배선층 및 상기 전기 연결 구조체에 연결된 제3 재배선층을 갖는 연결 부재;를 포함하며,
    상기 제1 재배선층은 복수의 제1 배선패턴과 상기 복수의 제1 배선패턴에 연결된 복수의 제1 비아를 포함하며, 상기 복수의 제1 배선 패턴 중 상기 인터포저의 제1 면에 인접한 제1 배선 패턴은 상기 인터포저로부터 돌출되고, 상기 복수의 제1 배선 패턴 중 상기 인터포저의 제2 면에 인접한 제1 배선 패턴은 상기 인터포저에 매립된 것을 특징으로 하는 반도체 패키지.


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