CN109860123A - 半导体封装件 - Google Patents

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layer
semiconductor package
package part
via hole
semiconductor chip
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金汉�
赵银贞
沈正虎
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Samsung Electronics Co Ltd
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Samsung Electro Mechanics Co Ltd
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Abstract

本发明提供一种半导体封装件。所述半导体封装件包括：中介层，具有第一表面和第二表面并包括第一重新分布层；半导体芯片，具有有效表面和无效表面，在有效表面上设置有连接电极，半导体芯片设置在中介层上以使无效表面面对中介层的第二表面；包封件，设置在中介层的第二表面上，包封件包括感光绝缘材料，并具有覆盖半导体芯片的第一区域以及位于半导体芯片周围的第二区域；以及第二重新分布层，包括：第二过孔，穿过包封件的第一区域并连接到连接电极；导通孔，穿过包封件的第二区域并连接到第一重新分布层；以及第二布线图案，设置在包封件上并具有与第二过孔和导通孔一体的结构。

Description

半导体封装件
本申请基于并要求于2017年11月30日在韩国知识产权局提交的第10-2017-0162706号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种用于叠层封装(POP)结构的扇出型半导体封装件。
背景技术
近来，关于半导体封装的技术发展的显著趋势是在保持产品的性能的同时减小半导体封装件的整体尺寸。作为示例，在扇出型半导体封装中，连接端子可重新分布到半导体芯片的安装区域的外部，从而连接端子可有效地布置，并且扇出型半导体封装件可保持小尺寸。
在近来已经开发的叠层封装(POP)结构中，上封装件和下封装件的许多连接端子(例如，I/O)需彼此连接，并且需要诸如中介层的连接构件以将连接端子彼此连接。
发明内容
本公开的一方面可提供一种可抑制由于引入诸如中介层的连接构件而导致厚度增大的半导体封装件。
根据本公开的一方面，可提供一种半导体封装件，在所述半导体封装件中，通过使用提前制造的连接构件作为中介层简化了工艺和结构，并且改善了设置在半导体芯片的上方和下方的连接构件的重新分布层之间的连接结构。
根据本公开的一方面，一种半导体封装件可包括：中介层，具有彼此背对的第一表面和第二表面并包括具有多个第一布线图案和连接到所述多个第一布线图案的多个第一过孔的第一重新分布层；半导体芯片，具有：有效表面，在所述有效表面上设置有连接电极；以及无效表面，与所述有效表面背对，所述半导体芯片设置在所述中介层上以使所述无效表面面对所述中介层的所述第二表面；包封件，设置在所述中介层的所述第二表面上，所述包封件包括感光绝缘材料，并具有覆盖所述半导体芯片的所述有效表面的第一区域以及位于所述半导体芯片周围的第二区域；以及第二重新分布层，包括：第二过孔，穿过所述包封件的所述第一区域并连接到所述连接电极；导通孔，穿过所述包封件的所述第二区域并连接到所述第一重新分布层；以及第二布线图案，设置在所述包封件上并具有与所述第二过孔和所述导通孔一体的结构。
根据本公开的另一方面，一种半导体封装件可包括：中介层，具有：第一表面，在所述第一表面上设置有多个焊盘；以及第二表面，与所述第一表面背对，并且所述中介层包括连接到所述多个焊盘的第一重新分布层；半导体芯片，具有：有效表面，在所述有效表面上设置有连接电极；以及无效表面，与所述有效表面背对，并且半导体芯片设置在所述中介层上以使所述无效表面面对所述中介层的所述第二表面；包封件，设置在所述中介层的所述第二表面上，所述包封件包括感光绝缘材料，并具有覆盖所述半导体芯片的所述有效表面的第一区域和位于所述半导体芯片周围的第二区域；第二重新分布层，包括：连接过孔，穿过所述包封件的所述第一区域并连接到所述连接电极；导通孔，穿过所述包封件的所述第二区域并连接到所述第一重新分布层；以及布线图案，设置在所述包封件上并具有与所述连接过孔和所述导通孔一体的结构；以及连接构件，具有设置在所述包封件上的第一表面以及与所述第一表面背对的第二表面，在所述连接构件的所述第二表面上设置有电连接结构，并且所述连接构件包括连接到所述第二重新分布层和所述电连接结构的第三重新分布层，其中，所述第一重新分布层具有多个第一布线图案和连接到所述多个第一布线图案的多个第一过孔，所述多个第一布线图案中的与所述中介层的所述第一表面相邻的第一布线图案从所述中介层突出，所述多个第一布线图案中的与所述中介层的所述第二表面相邻的第一布线图案嵌在所述中介层中。
附图说明
通过以下结合附图的详细描述，本公开的以上和其他方面、特征和优点将更加清楚地被理解，其中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并最终被安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并最终被安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开的示例性实施例的半导体封装件的侧视截面图；
图10A和图10B分别是示出图9中示出的半导体封装件的平面图和仰视图；
图11是图9中示出的半导体封装件的部分“A”的放大图；
图12是示出包括图9中示出的半导体封装件的叠层封装(POP)结构的半导体装置的侧视截面图；
图13A至13F是示出制造图9中示出的半导体封装件的方法的主要工艺的截面图；
图14是示出根据本公开的另一示例性实施例的半导体封装件的侧视截面图；以及
图15A至图15C是示出制造图14中示出的半导体封装件的方法的主要工艺的截面图。
具体实施方式
在下文中，将参照附图描述本公开的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
说明书中的组件与另一组件的“连接”的含义包括通过粘结层的间接连接以及两个组件之间的直接连接。此外，“电连接”概念性地包括物理连接和物理断开。可理解的是，当使用诸如“第一”和“第二”的术语提及元件时，该元件不会由此受限。它们可仅用于将元件与其他元件区分开的目的，而不会限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称作第二元件。类似地，第二元件也可被称作第一元件。
在此使用的术语“示例性实施例”不指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则在特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。例如，除非上下文中另外解释，否则单数形式需被理解为包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将要描述的其他组件，以形成各种信号线1090。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括在诸如以下的协议下运行的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波互联接入(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO，evolution data only)、高速分组接入+(HSPA+)、高速下行分组接入+(HSDPA+)、高速上行分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通讯系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线标准或有线标准或者其他无线协议或有线协议。此外，网络相关组件1030可与上述的芯片相关组件1020一起彼此组合。
其他组件1040可包括：高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可以物理连接或电连接到主板1010或可以不物理连接或不电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字多功能光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种用途的其他组件。
电子装置1000可以为智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，可在如上所述的各种电子装置1000中使用用于各种用途的半导体封装件。例如，母板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可以物理连接或电连接到主板1010或者可以不物理连接或不电连接到主板1010的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，半导体封装件100可以为例如芯片相关组件中的应用处理器，但不限于此。电子装置不必局限于智能电话1100，而可以为如上所述的其他电子装置。
半导体封装件
通常，许多精细的电子电路集成在半导体芯片中。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或化学冲击而损坏。因此，半导体芯片本身可能不能被使用，而是可被封装并且在封装状态下用在电子装置等中。
这里，在电连接方面，由于半导体芯片与电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B和图4，半导体芯片2220可以为例如处于裸露状态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能会很小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，连接构件2240可形成在半导体芯片2220上，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成开向连接焊盘2222的通路孔(viahole)2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装形式，并可具有优异的电特性并且以低成本生产。因此，安装在智能电话中的许多元件已按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中需要将所有I/O端子设置在半导体芯片内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能不能在电子装置的主板上直接安装并使用扇入型半导体封装件。原因在于，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并最终被安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在中介基板中并最终被安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，扇入型半导体封装件2200可在其安装于中介基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，半导体芯片2220的外侧可覆盖有模制材料2290等。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，半导体芯片2220的连接焊盘2222(即，I/O端子)可在扇入型半导体封装件2200嵌在中介基板2302中的状态下通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装并使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上，然后通过封装工艺安装在电子装置的主板上，或者可在其嵌在中介基板中的状态下在电子装置的主板上进行安装并使用。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可由包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以为包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括绝缘层2141、形成在绝缘层2141上的重新分布层2142以及将连接焊盘2122和重新分布层2142彼此电连接的过孔2143。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，从而可能不能在扇入型半导体封装件中使用标准化的球布局。另一方面，扇出型半导体封装件具有如上所述的半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，也可在扇出型半导体封装件中按照原样使用标准化的球布局，从而扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸之外的扇出区域，从而可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可以按照比使用中介基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，从而其特别适用于移动产品。因此，扇出型半导体封装件可实现为比使用印刷电路板(PCB)的通常的叠层封装(POP)类型的形式更紧凑的形式，并且可解决由于发生翘曲现象而导致的问题。
同时，扇出型半导体封装指如上所述的用于将半导体芯片安装在电子装置的主板等上以及保护半导体芯片免受外部冲击影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的尺寸、用途等不同的尺寸、用途等并具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图详细地描述使用提前制造的诸如中介层的连接构件的半导体封装件。
图9是示出根据本公开的示例性实施例的半导体封装件的侧视截面图。图10A和图10B分别是示出图9中示出的半导体封装件的平面图(从图9的“T”观察)和仰视图(从图9的“B”观察)。
参照图9，根据本示例性实施例的半导体封装件100可包括：中介层130，具有彼此背对的第一表面130A和第二表面130B并具有第一重新分布层135；半导体芯片120，设置在中介层130的第二表面130B上；包封件140，设置在中介层130的第二表面130B上并覆盖半导体芯片120；第二重新分布层155，设置在包封件140上并连接到第一重新分布层135；以及连接构件160，具有设置在包封件140上的第一表面160A以及与第一表面160A背对的第二表面160B，并具有连接到第二重新分布层155的第三重新分布层165。
在本示例性实施例中使用的中介层130中，第一重新分布层135可包括：多个第一布线图案132；以及多个第一过孔133，连接到多个第一布线图案132。
半导体芯片120可具有：有效表面，具有设置在其上的多个连接电极120P；以及无效表面，与有效表面背对。半导体芯片120的无效表面和中介层130的第二表面130B可使用粘合层125彼此结合。
本示例性实施例中使用的第二重新分布层155可直接连接到半导体芯片120的连接电极120P，并可将中介层130的第一重新分布层135和连接构件160的第三重新分布层165彼此连接。包封件140可分为：第一区域140A，覆盖半导体芯片120；以及第二区域140B，位于半导体芯片120周围。
第二重新分布层155可包括：连接过孔(也称为“第二过孔”)153，穿过包封件140的第一区域140A并连接到连接电极120P；以及导通孔(through-via)154，穿过包封件140的第二区域140B并连接到第一重新分布层135。此外，第二重新分布层155可包括设置在包封件140上并连接到连接过孔153和导通孔154中的至少一者的第二布线图案152。第三重新分布层165可通过第二布线图案152连接到连接过孔153和导通孔154。
第一钝化层171可形成在中介层130的第一表面130A上。第一钝化层171可具有限定多个焊盘P的区域的第一开口O1。第一开口O1可形成为对应于将要设置在半导体封装件上的封装件和另一半导体芯片的连接端子的阵列。多个焊盘P可使用诸如Au的金属形成，并可被设置为用于连接到另一封装件和芯片的焊盘。
连接到第三重新分布层165的电连接结构185可设置在连接构件160的第二表面160B上。电连接结构185可通过凸块下金属(UBM)层181连接到第三重新分布层165。第二钝化层172可设置在连接构件160的第二表面160B上。第二钝化层172可具有限定连接到UBM层181的第三重新分布层165的区域的第二开口O2。
在本示例性实施例中，如图10A中所示，多个焊盘P可具有在半导体封装件100的两侧中的每侧上设置为8×3阵列的焊盘。如图10B中所示，除了中央区域(2×2)之外，电连接结构185示出为8×10阵列。多个焊盘P和电连接结构185可分为与半导体芯片120叠置的扇入焊盘以及与半导体芯片120不叠置的扇出焊盘。
多个焊盘P可具有与安装在半导体封装件100上的上半导体封装件的连接端子的阵列对应的阵列，电连接结构185可排列成与其上将要设置半导体封装件100的母板的连接端子对应。多个焊盘P和电连接结构185可形成为具有各种其他数量，并根据上半导体封装件和母板形成为各种阵列。
如上所述，多个焊盘P和电连接结构185可彼此连接，并且还可通过第一重新分布层135和第三重新分布层165连同第二重新分布层155连接到半导体芯片120。
在本示例性实施例中，构成第一重新分布层135和第三重新分布层165以及第二重新分布层155的过孔和图案可通过独特的工艺而具有特性结构。图11是图9中示出的半导体封装件的部分“A”的放大图。
参照图11，第二布线图案152可具有与连接过孔153和导通孔154一体的结构。在本说明书中，术语“一体的结构”不意味着两个组件彼此简单地接触，而指的是两个组件使用相同的材料通过相同的工艺彼此一体形成的结构。例如，由于第二布线图案152通过相同的镀覆工艺(见图13E的工艺)与连接过孔153和导通孔154同时形成，因此第二布线图案152可被视为具有与连接过孔153和导通孔154“一体的结构”。如上所述，连接过孔153和导通孔154可利用相同的金属形成。此外，连接过孔153和导通孔154可具有与第二布线图案152一体的结构。
包封件140可利用感光材料形成。如上所述，包封件140可覆盖设置在中介层130的第二表面130B上的半导体芯片120，并且可通过对光致抗蚀剂的精确的钻孔工艺形成期望的孔，以形成用于第二重新分布层155的连接过孔153和导通孔154(见图13D)。
用于连接过孔153的孔可从包封件140的上表面朝向半导体芯片120形成(见图13E)。因此，连接过孔153的与连接构件160相邻的表面的面积可大于连接过孔153的与半导体芯片120相邻的表面的面积(见图11的详细示图“A”)。同样地，由于用于导通孔154的孔可从包封件140的上表面朝向连接构件160形成，因此导通孔154的与连接构件160相邻的表面的面积可大于导通孔154的与中介层130相邻的表面的面积。
在本示例性实施例中使用的连接构件160中，第三重新分布层165可包括多个第三布线图案162和多个第三过孔163。详细地，连接构件160可包括：两个绝缘层161；第三布线图案162，分别设置在两个绝缘层161上；以及第三过孔163，均连接到第三布线图案162。第三过孔163可包括将第二重新分布层155和第三布线图案162彼此连接的过孔以及将第三布线图案162彼此连接的过孔。通过示例的方式示出了第三重新分布层165包括两层重新分布结构165a和165b的情况。具体地，如图11所示，重新分布结构165a可包括第三布线图案162a和第三过孔163a，重新分布结构165b可包括第三布线图案162b和第三过孔163b。然而，第三重新分布层165不限于此，而是可具有单层或三层或更多层的重新分布结构。
第三重新分布层165的绝缘层161可利用诸如光可成像电介质(PID)的感光绝缘材料形成。第三重新分布层165的第三过孔163的与连接构件160的第一表面160A相邻的表面的面积可小于第三重新分布层165的第三过孔163的与连接构件160的第二表面160B相邻的表面的面积。
第一重新分布层135的过孔的与中介层130的第一表面130A相邻的表面的面积可小于第一重新分布层135的过孔的与中介层130的第二表面130B相邻的表面的面积。在本示例性实施例中，在安装半导体芯片120之前提前制造中介层130，因此如果必要，过孔的方向可被翻转。
在下文中，将更详细地描述根据本示例性实施例的半导体封装件100中所包括的各个组件。
中介层130可用作将上封装件和下封装件彼此连接的中介层(见图12)。如上所述，本示例性实施例中使用的中介层130可在安装半导体芯片120之前提前制造。中介层130的绝缘层131可包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或浸渍有诸如玻璃纤维和/或无机填料的增强材料的树脂(例如，半固化片、ABF(Ajinomoto Buildup Film)、FR-4、双马来亚酰胺三嗪(BT)等)。构成第一重新分布层135的第一布线图案132和第一过孔133可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或它们的合金的导电材料，但不限于此。
如上所述，半导体芯片120可通过诸如粘结膜的粘合层125粘合到中介层130，中介层130可支撑半导体芯片120。中介层130可包括设置在半导体芯片120的无效表面上的散热图案HD。散热图案HD可以是布线图案132'和过孔133'的堆叠过孔结构，但不限于此。从半导体芯片120产生的热可通过散热图案HD传递到电连接结构285，从而被有效地散发掉(见图12)。散热图案HD的布线图案132'和过孔133'可与第一重新分布层135的第一布线图案132和第一过孔133一起形成。
连接构件160可被构造为使半导体芯片120的连接电极120P重新分布。在本示例性实施例中，连接构件160可使半导体芯片120的具有多种功能的数十至数百的连接电极120P与第二重新分布层155一起重新分布，以通过电连接结构185将数十至数百的连接电极120P物理连接或电连接到外部设备。具体地，在连接有第二重新分布层155的连接电极120P中，没有引入诸如导电凸块的其他金属连接体，第二重新分布层155可直接连接到裸片的焊盘电极。连接构件160可连接到半导体芯片120的连接电极120P，并可与中介层130一起支撑半导体芯片120。
连接构件160的绝缘层161可利用诸如PID树脂的感光绝缘材料形成。第三重新分布层165可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或它们的合金的导电材料。
如上所述，连接构件160的第三重新分布层165可通过第二布线图案152和连接过孔153电连接到半导体芯片120，中介层130的第一重新分布层135可通过导通孔154以旁路的方式电连接到半导体芯片120。
包封件140可被构造为保护半导体芯片120。在本示例性实施例中，包封件140可覆盖半导体芯片120，并可形成在位于中介层130和连接构件160之间的包围半导体芯片120的区域中。本示例性实施例中使用的包封件140可利用感光绝缘材料形成。如上所述，用于第二重新分布层155的过孔使用光致抗蚀剂通过光刻工艺形成，从而可被精确地实现。
根据本示例性实施例的半导体封装件100还可包括分别设置在中介层130和连接构件160上的第一钝化层171和第二钝化层172。第一钝化层171和第二钝化层172可分别被构造为保护中介层130和连接构件160免受外部物理或化学损坏等影响。第一钝化层171和第二钝化层172中的每个的材料不受具体限制。例如，可使用阻焊剂作为第一钝化层171和第二钝化层172中的每个的材料。
连接到连接构件160的第三重新分布层165的电连接结构185可被构造为将半导体封装件100物理连接或电连接到外部。例如，如上所述，半导体封装件100可通过电连接结构185安装在电子装置的母板上。
例如，电连接结构185可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)等的低熔点金属形成，但不限于此，电连接结构185可具有诸如焊盘、球、引脚等的各种结构。
如果必要，至少一个无源组件190可设置在连接构件160的第二表面160B上，并连接到第三重新分布层165。在本示例性实施例中，无源组件190可设置在电连接结构185之间，但不限于此。
如图10B中所示，电连接结构185中的一些可设置在扇出区域中。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并可促进3D互联。电连接结构185的阵列(数量、间距等)不受具体限制，而是可根据其上将要安装半导体封装件的外部设备的条件进行各种变形。
在本示例性实施例中，示出了电连接结构185仅设置在连接构件160的第二表面160B上的情况，但是如果必要，与电连接结构185类似的连接端子还可设置在中介层130(即，焊盘P)上。
图12是示出包括图9中示出的半导体封装件100的叠层封装(POP)结构的半导体装置300的侧视截面图。
参照图12，根据本示例性实施例的半导体装置300可包括设置为下封装件的半导体封装件100和设置在中介层130的第一表面130A上的上封装件200。
上封装件200可包括：连接构件210，被设置为支撑基板并具有绝缘层211和形成在绝缘层211中的重新分布层215；半导体芯片220，安装在连接构件上；以及包封件240，形成在连接构件210上并包封半导体芯片220。
上封装件200可使用设置在下封装件100的中介层130的第一表面130A上的另外的电连接结构285连接到下封装件100的焊盘P，以构成一个模块。
叠层封装(POP)可减小装置的厚度，并显著地减小信号路径。例如，在图形处理器(GPU)的情况下，需要显著地减小GPU和诸如高带宽存储器(HBM)的存储器之间的信号路径。为此，上封装件200和下封装件100可通过在安装有诸如GPU的半导体芯片120的下封装件100上堆叠包括诸如HBM的半导体芯片220的上封装件200而用作POP结构。
图13A至图13F是示出制造图9中示出的半导体封装件的方法的主要工艺的截面图。
参照图13A，可设置具有彼此背对的第一表面130A和第二表面130B并包括第一重新分布层135的中介层130。
在本示例性实施例中，中介层130可用于将上封装件和下封装件彼此连接，并可在安装半导体芯片120之前提前制备(见图13B)。中介层130中实现的第一重新分布层135可包括多个第一布线图案132和连接到多个第一布线图案132的多个第一过孔133。通过示例的方式示出了第一重新分布层135具有两层重新分布结构的情况。然而，第一重新分布层135不限于此，而是可通过单层或三层或更多层来实现。
如图13A中所示，多个第一布线图案132中的与中介层的第一表面130A相邻的布线图案可从绝缘层131的表面突出，多个第一布线图案132中的与中介层的第二表面130B相邻的布线图案可嵌在中介层130中(即，嵌在绝缘层131中)。与过孔的宽度类似，这样的特征可指示形成中介层130的方向。例如，可理解的是，在图13A中，与设置中介层130的方向相反，从第二表面130B朝向第一表面130A形成中介层130，这表明本示例性实施例中使用的中介层是提前制造的结构。
中介层130可包括设置在将要安装半导体芯片的区域中的散热图案HD。散热图案HD可包括布线图案132'和过孔133'，布线图案132'和过孔133'通过与形成第一布线图案132和第一过孔133的工艺相同的工艺而与第一重新分布层135的第一布线图案132和第一过孔133一起形成。
可使第一重新分布层135的第一过孔133的与中介层130的第一表面130A相邻的表面的面积小于第一重新分布层135的第一过孔133的与中介层130的第二表面130B相邻的表面的面积，但不限于此。也就是说，如果必要，可翻转过孔的方向。可在中介层130的第一表面130A上形成第一钝化层171。第一钝化层171可具有限定多个焊盘P的第一开口O1。可使第一开口O1形成为与将要设置在半导体封装件上的另一半导体芯片和封装件的连接端子的阵列对应。
然后，参照图13B，可在中介层130的第二表面130B上安装半导体芯片120。
本示例性实施例中使用的半导体芯片120可具有：有效表面，在有效表面上设置有多个连接电极120P；以及无效表面，与有效表面背对。在本工艺中，半导体芯片120可使用粘合层125粘合到中介层130，以使半导体芯片120的无效表面与提前制造的中介层130的第二表面130B接触。
由于中介层130包括设置在与半导体芯片120的无效表面对应的区域中的散热图案HD，因此从半导体芯片120产生的热可通过散热图案HD传递到电连接结构185并被电连接结构185散发掉。
具体地，在中介层130和半导体芯片120之间不设置底部填充件或包封件140的部分，这可有利于减小半导体封装件的整体厚度，可减小半导体芯片120和散热图案HD之间的距离以确保有效的散热。
然后，参照图13C，可在中介层130的第二表面130B上形成包封件140，以包封半导体芯片120。
包封件140可利用感光材料形成。在本示例性实施例中，包封件140可覆盖半导体芯片120，并可在中介层130上形成在围绕半导体芯片120的区域中。包封件140可分为覆盖半导体芯片120的第一区域140A和位于半导体芯片120周围的第二区域140B。
然后，参照图13D，可在包封件140中形成使半导体芯片120的连接电极120P暴露的第一孔H1和使第一重新分布层135的部分区域暴露的第二孔H2。
在本示例性实施例中，包封件可利用感光材料形成，因此可使用光致抗蚀剂通过光刻工艺精确地执行形成孔的工艺。可分别在第一区域和第二区域中同时形成用于连接过孔的第一孔H1和用于导通孔的第二孔H2。
在本工艺中，可从包封件140的上表面钻出第一孔H1和第二孔H2，因此第一孔H1和第二孔H2的侧截面可趋于在向下的方向上变窄。在本示例性实施例中，在半导体芯片120的连接电极120P中，没有引入诸如导电凸块的其他金属连接体，可不需要用于使导电凸块等暴露的单独的平面化工艺。
然后，参照图13E，可在包封件140上形成第二重新分布层155，以填充第一孔H1和第二孔H2。
可通过如下步骤形成第二重新分布层155：在包封件140上形成光致抗蚀剂层，通过光刻工艺形成光致抗蚀剂图案，执行镀覆工艺，然后去除光致抗蚀剂图案。第二重新分布层155可包括：连接过孔153，穿过包封件140的第一区域140A并连接到连接电极120P；以及导通孔154，穿过包封件140的第二区域140B并连接到第一重新分布层135。此外，第二重新分布层155可包括设置在包封件140上并连接到连接过孔(或第二过孔)153和导通孔154中的至少一者的第二布线图案152。第二布线图案152可与连接过孔153和导通孔154一起形成。结果，第二布线图案152可具有与连接过孔153和导通孔154一体的结构。如上所述，连接过孔153和导通孔154可利用与第二布线图案152的金属相同的金属形成。
然后，参照图13F，可在包封件140上形成具有第三重新分布层165的连接构件160。
第三重新分布层165可连接到第二重新分布层155。第三重新分布层165可与第二重新分布层155一起提供背侧重新分布结构。绝缘层161中的每个可利用诸如PID的感光绝缘材料形成，第三重新分布层165可使用光致抗蚀剂通过光刻工艺形成。
详细地，第三重新分布层165可包括使用两个绝缘层161形成的第三布线图案162和第三过孔163。由于与相应的绝缘层161相关的第三布线图案162和第三过孔163通过相同的镀覆工艺形成，因此它们可具有一体的结构。第三重新分布层165可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或它们的合金的导电材料。
可使用与第一钝化层171的材料相似的材料在连接构件160的第二表面160B上形成第二钝化层172，可形成开口O2以使第三重新分布层165暴露，因此可形成UBM层181。
然后，可在UBM层181上形成电连接结构185，可安装需要的无源组件190以制造图9中示出的半导体封装件100。
在根据本示例性实施例的半导体封装件100中，设置在包封件140的第二区域140B中的导通孔154可设置为将第一重新分布层135和第三重新分布层165彼此连接的竖直连接结构。竖直连接结构可在形成连接过孔153的工艺中与连接过孔153一起形成，而没有引入诸如单独的导电凸块的其他结构，从而可减小半导体封装件的厚度并且可容易形成竖直连接结构。
在另一示例性实施例中，可利用连接到第一重新分布层135的柱(post)替换竖直连接结构中的一些，以减小导通孔154的高度，结果减小了用于形成连接过孔的镀覆工艺的偏差。
图14是示出根据本公开的另一示例性实施例的半导体封装件100A的侧视截面图。
参照图14，可理解的是，除了通过导电柱和导通孔154之间的结合结构实现竖直连接结构之外，根据本示例性实施例的半导体封装件100A与图9至图11中示出的半导体封装件100类似。除非明确相反的描述，否则根据本示例性实施例的组件可参照对图9至图11中示出的半导体封装件100的相同或类似组件的描述来理解。
本示例性实施例中使用的中介层130还可包括导电柱134，导电柱134在包封件140的位于半导体芯片120周围的第二区域中设置在第一重新分布层135上。导电柱134可通过镀覆工艺形成在暴露于中介层130的第二表面130B上的第一布线图案132上。导电柱134可包括例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)或它们的合金。
第二重新分布层155的导通孔154'可形成在导电柱134上，并可与导电柱134一起被设置为竖直连接结构TV。导电柱134的上表面可按照相对大的面积形成，以覆盖导通孔154'的下表面，如图15C所示。在本示例性实施例中，可减小在镀覆连接过孔153的工艺中与连接过孔153一起形成的导通孔154'的高度，以减小形成在两个区域中的镀层之间的偏差。
图15A至图15C是示出制造图14中示出的半导体封装件的方法的主要工艺的截面图。
参照图15A，可设置具有第一重新分布层135和导电柱134的中介层130。
可理解的是，除了中介层130具有导电柱134之外，该工艺是与图13A中示出的设置中介层130的工艺相同的工艺。导电柱134可形成在中介层130的第一重新分布层135的将要安装半导体芯片的区域周围。导电柱134可限定如下区域：在该区域中，将要形成用于连接到将要在后续的工艺中形成的第三重新分布层165(见图15C)的竖直连接结构。导电柱134可具有与安装半导体芯片120的高度的30％至100％对应的高度，但不限于此。这里，T指的是从包封件140的底表面至半导体芯片120的无效表面的安装半导体芯片120的高度，如图11中所示。
然后，参照图15B，可使用粘合层125在中介层130的第二表面130B上安装半导体芯片120，并且可在中介层130的第二表面130B上形成利用感光材料形成的包封件140，以包封半导体芯片120。然后，可在包封件140中形成使半导体芯片120的连接电极120P暴露的第一孔H1和使第一重新分布层135的导电柱134暴露的第二孔H2'。可与图13B至图13E中描述的工艺类似地执行这些工艺，相关的描述可与本工艺的描述结合。
由于提前制备的导电柱134，因此在本工艺中获得的第二孔H2'可以按照小于图13D中示出的第二孔H2的深度的深度形成。
然后，参照图15C，可在包封件140上形成第二重新分布层155'，以填充第一孔H1和第二孔H2'，可在包封件140上形成具有第三重新分布层165的连接构件160。
由于本示例性实施例中形成的第二孔H2'和第一孔H1之间的深度偏差小于图13D中示出的第二孔H2和第一孔H1之间的深度偏差，因此可通过相对短的镀覆工艺形成导通孔154'，并且可更容易形成用于将第一重新分布层135和第三重新分布层165彼此连接的稳定的竖直连接结构TV。
第三重新分布层165可连接到第二重新分布层155'。第三重新分布层165可与第二重新分布层155'一起提供背侧重新分布结构(见图13F)。
然后，可在UBM层181上形成电连接结构185，以制造图14中示出的半导体封装件100A。
如上所述，根据本公开的示例性实施例，通过利用提前制造的连接构件作为中介层，可简化连接结构和工艺，可有效地改善用于半导体芯片的散热路径。此外，重新分布层的竖直连接结构可通过引入感光材料作为包封件的材料而与用于半导体芯片的重新分布结构一起制造。
虽然以上已经示出并且描述了示例性实施例，但是对本领域技术人员将显而易见的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (19)

1.一种半导体封装件，包括：
中介层，具有彼此背对的第一表面和第二表面并包括具有多个第一布线图案和连接到所述多个第一布线图案的多个第一过孔的第一重新分布层；
半导体芯片，具有：有效表面，在所述有效表面上设置有连接电极；以及无效表面，与所述有效表面背对，所述半导体芯片设置在所述中介层上以使所述无效表面面对所述中介层的所述第二表面；
包封件，设置在所述中介层的所述第二表面上，所述包封件包括感光绝缘材料，并具有覆盖所述半导体芯片的所述有效表面的第一区域以及位于所述半导体芯片周围的第二区域；以及
第二重新分布层，包括：第二过孔，穿过所述包封件的所述第一区域并连接到所述连接电极；导通孔，穿过所述包封件的所述第二区域并连接到所述第一重新分布层；以及第二布线图案，设置在所述包封件上并具有与所述第二过孔和所述导通孔一体的结构。
2.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：连接构件，所述连接构件具有设置在所述包封件上的第一表面以及与所述第一表面背对的第二表面，所述连接构件包括连接到所述第二重新分布层的第三重新分布层。
3.根据权利要求2所述的半导体封装件，其中，所述第三重新分布层包括多个第三布线图案和连接到所述多个第三布线图案的多个第三过孔，并且
所述多个第三过孔具有朝向所述连接构件的所述第一表面减小的宽度。
4.根据权利要求1所述的半导体封装件，其中，所述第一过孔具有朝向所述中介层的所述第一表面减小的宽度。
5.根据权利要求1所述的半导体封装件，其中，所述多个第一布线图案中的与所述中介层的所述第一表面相邻的第一布线图案从所述中介层突出，所述多个第一布线图案中的与所述中介层的所述第二表面相邻的第一布线图案嵌在所述中介层中。
6.根据权利要求1所述的半导体封装件，其中，所述第二过孔和所述导通孔利用相同的金属形成。
7.根据权利要求1所述的半导体封装件，其中，所述第二过孔的与所述半导体芯片相邻的表面的面积小于所述第二过孔的与所述连接构件相邻的表面的面积。
8.根据权利要求1所述的半导体封装件，其中，所述导通孔的与所述中介层相邻的表面的面积小于所述导通孔的与所述连接构件相邻的表面的面积。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括粘合层，所述粘合层设置在所述半导体芯片的所述无效表面和所述中介层的所述第二表面之间。
10.根据权利要求1所述的半导体封装件，其中，所述中介层还包括散热图案，所述散热图案设置在与所述半导体芯片对应的区域中。
11.根据权利要求10所述的半导体封装件，其中，所述散热图案包括多个布线图案和多个过孔的堆叠结构。
12.根据权利要求1所述的半导体封装件，其中，所述中介层还包括导电柱，所述导电柱设置在所述导通孔的表面上并连接到所述第一重新分布层，并且
所述导通孔设置在所述导电柱上，并通过所述导电柱电连接到所述第一重新分布层。
13.根据权利要求12所述的半导体封装件，其中，所述导电柱的与所述导通孔的所述下表面交汇的表面具有比所述导通孔的所述下表面相对大的面积。
14.根据权利要求12所述的半导体封装件，其中，所述导电柱具有与安装所述半导体芯片的高度的30％至100％对应的高度。
15.根据权利要求2所述的半导体封装件，所述半导体封装件还包括电连接结构，所述电连接结构设置在所述连接构件的所述第二表面上并连接到所述第三重新分布层。
16.根据权利要求15所述的半导体封装件，所述半导体封装件还包括钝化层，所述钝化层设置在所述连接构件的所述第二表面和所述中介层的所述第一表面中的至少一者上。
17.根据权利要求15所述的半导体封装件，所述半导体封装件还包括凸块下金属层，所述凸块下金属层设置在所述连接构件的所述第二表面上并将所述第三重新分布层和所述电连接结构彼此连接。
18.根据权利要求1所述的半导体封装件，所述半导体封装件还包括多个焊盘，所述多个焊盘设置在所述中介层的所述第一表面上并连接到所述第一重新分布层。
19.一种半导体封装件，包括：
中介层，具有：第一表面，在所述第一表面上设置有多个焊盘；以及第二表面，与所述第一表面背对，并且所述中介层包括连接到所述多个焊盘的第一重新分布层；
半导体芯片，具有：有效表面，在所述有效表面上设置有连接电极；以及无效表面，与所述有效表面背对，并且所述半导体芯片设置在所述中介层上以使所述无效表面面对所述中介层的所述第二表面；
包封件，设置在所述中介层的所述第二表面上，所述包封件包括感光绝缘材料，并具有覆盖所述半导体芯片的所述有效表面的第一区域和位于所述半导体芯片周围的第二区域；
第二重新分布层，包括：连接过孔，穿过所述包封件的所述第一区域并连接到所述连接电极；导通孔，穿过所述包封件的所述第二区域并连接到所述第一重新分布层；以及布线图案，设置在所述包封件上并具有与所述连接过孔和所述导通孔一体的结构；以及
连接构件，具有设置在所述包封件上的第一表面以及与所述第一表面背对的第二表面，在所述连接构件的所述第二表面上设置有电连接结构，并且所述连接构件包括连接到所述第二重新分布层和所述电连接结构的第三重新分布层，
其中，所述第一重新分布层具有多个第一布线图案和连接到所述多个第一布线图案的多个第一过孔，所述多个第一布线图案中的与所述中介层的所述第一表面相邻的第一布线图案从所述中介层突出，所述多个第一布线图案中的与所述中介层的所述第二表面相邻的第一布线图案嵌在所述中介层中。
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