TWI697991B - 半導體封裝 - Google Patents

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TWI697991B
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semiconductor package
layer
connecting member
hole
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趙銀貞
金亨俊
金漢
鄭寶珉
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體封裝，包含：第一連接構件，其具有第一表面及第二表面並包含絕緣構件及第一重佈線層；半導體晶片連接電極，其安置於第一連接構件上；囊封體，其在第一連接構件之第二表面上，包含感光性絕緣材料，並具有覆蓋半導體晶片之主動表面的第一區及在半導體晶片附近的第二區；第二重佈線層，其包含穿透囊封體之第一區的連接通孔、穿透囊封體之第二區的穿孔以及在囊封體上並具有與連接通孔及穿孔整合的結構的配線圖案；以及第二連接構件，其在所述囊封體上，包含連接至所述第二重佈線層之第三重佈線層。

Description

半導體封裝
本申請案是基於並主張2017年12月18日在韓國智慧財產局申請的韓國專利申請案第10-2017-0174234號的優先權權利，其全部揭露內容以引用的方式併入本文中。
本發明是有關於一種半導體封裝，且更特別是有關於一種用於疊層封裝(package-on-package；POP)結構的扇出型半導體封裝。
近來，在與半導體封裝有關之技術的開發中顯著的近期趨勢是減小半導體封裝之總體尺寸同時維持半導體封裝之效能。作為一實例，在扇出型半導體封裝中，連接端子可從半導體晶片之安裝區向外重佈，使得連接端子可有效佈置且扇出型半導體封裝可維持在較小尺寸。
在最近開發的疊層封裝(POP)結構中，上部封裝及下部封裝之許多連接端子(例如I/O)需要彼此連接，且需要諸如插入件之第二連接構件以便將連接端子彼此連接。
本發明之態樣可提供一種半導體封裝，其可遏制由於引入諸如插入件之連接構件引起的厚度增加。
根據本發明的一態樣，可提供一種半導體封裝，其中藉由使用預先製造之連接構件來簡化製程及結構，且改良安置於半導體晶片之上及之下的連接構件的重佈線層之間的連接結構。
根據本發明的一態樣，半導體封裝可包含：第一連接構件，其具有在半導體封裝之堆疊方向上彼此相對的第一表面及第二表面，所述第一連接構件包含絕緣構件及嵌入於所述絕緣構件中並具有在所述第二表面中之暴露區的第一重佈線層；半導體晶片，其具有上面安置有連接電極之主動表面及在堆疊方向上與所述主動表面相對並安置於所述第一連接構件上的非主動表面，所述非主動表面面向所述第一連接構件之第二表面；囊封體，其安置於第一連接構件之第二表面上，包含感光性絕緣材料，並具有覆蓋半導體晶片之主動表面的第一區及定位於半導體晶片附近的第二區；第二重佈線層，其包含穿透囊封體之第一區並連接至連接電極的連接通孔、穿透囊封體之第二區並連接至第一重佈線層之暴露區的穿孔，以及安置於囊封體上並具有與所述連接通孔及所述穿孔整合的結構的配線圖案；以及第二連接構件，其具有安置於囊封體上之第一表面及與所述第一表面相對的第二表面，並包含連接至第二重佈線層之第三重佈線層。
根據本發明之另一態樣，半導體封裝可包含：第一連接構件，其具有彼此相對的第一表面及第二表面，包含絕緣構件及嵌入於所述絕緣構件中之第一重佈線層，並具有形成於第二表面中的孔，以便連接至所述第一重佈線層之某些部分；半導體晶片，其具 有上面安置有連接電極之主動表面及非主動表面，所述非主動表面與所述主動表面相對並安置於第一連接構件上，使得所述非主動表面面向所述第一連接構件之第二表面；囊封體，其安置於第一連接構件之第二表面上，包含感光性絕緣材料，並具有覆蓋半導體晶片之主動表面的第一區及定位於半導體晶片附近的第二區；以及第二重佈線層，其包含：連接通孔，所述連接通孔穿透囊封體之第一區並連接至連接電極；穿孔，所述穿孔穿透囊封體之第二區並經由所述第一連接構件之孔連接至第一重佈線層；以及配線圖案，所述配線圖案安置於所述囊封體上並具有與所述連接通孔及所述穿孔整合的結構。
100、100A、100B:半導體封裝/下部封裝
101、161、211、2141、2241:絕緣層
102:金屬層
110:載體膜
120、220、2120、2220:半導體晶片
120P:連接電極
125:接合層
130、130'、130"、160、210、2140、2240:連接構件
130A、160A:第一表面
130B、160B:第二表面
131:絕緣層/絕緣構件
132a、132b、152、162、2242:配線圖案
135、135'、155、165、215、2142:重佈線層
136、192a、192b:連接圖案
140、140'、240、2130、2290:囊封體
140A:第一區
140B:第二區
153:連接通孔
154:穿孔
133、163、193、2143、2243:通孔
171、172、2150、2223、2250:保護層
181:凸塊下冶金層
185、285:電連接結構
190:被動組件
191:絕緣支架
195:佈線貫穿結構
196:支撐構件
200:上部封裝
300:半導體裝置
1000:電子裝置
1010、1110、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示裝置
1080:電池
1090:信號線
1100:智慧型電話
1101、2121、2221:主體
1120:電子組件
2100:扇出型半導體封裝
2200:扇入型半導體封裝
2122、2222:連接襯墊
2160、2260:凸塊下金屬層
2170、2270:低熔點金屬球
2243h:介層孔
2251:開口
2280:底填充樹脂
2301、2302:插入式基板
A:區域
h:開口
HD:散熱結構
H1:第一孔
H2:第二孔
P:襯墊
O1:第一開口
O2:第二開口
自以下結合圖式進行的詳細描述，將更清楚地理解本發明的上述以及其他態樣、特徵以及優點，其中：
圖1是示出電子裝置系統之實例的示意性方塊圖。
圖2是示出電子裝置之實例的示意性透視圖。
圖3A及圖3B是示出在封裝之前及之後的扇入型半導體封裝的狀態的示意性橫截面圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性橫截面圖。
圖5是示出扇入型半導體封裝安裝於插入式基板上且最終安裝於電子裝置之主板上的情況的示意性橫截面圖。
圖6是示出扇入型半導體封裝嵌入於插入式基板中且最終安裝於電子裝置之主板上的情況的示意性橫截面圖。
圖7是示出扇出型半導體封裝的示意性橫截面圖。
圖8是示出扇出型半導體封裝安裝於電子裝置之主板上的情況的示意性橫截面圖。
圖9是示出根據本發明中之示例性實施例的半導體封裝的側截面圖。
圖10A及圖10B分別是示出圖9中所示出的半導體封裝的平面圖及仰視圖。
圖11是示出圖9中所示出的半導體封裝之部分區域(區域A)的放大橫截面圖。
圖12是示出包含圖9中所示出的半導體封裝之疊層封裝(POP)結構的側截面圖。
圖13A至圖13G是用於描述製造圖9中所示出的半導體封裝的方法的主要過程的橫截面圖。
圖14及圖15是示出根據本發明中之各種示例性實施例的半導體封裝的側截面圖。
在下文中，將參考圖式詳細描述本發明中的示例性實施例。在圖式中，為了清楚起見，可放大或縮小組件的形狀、大小以及類似者。
在說明書中的組件與另一組件的「連接(connection)」的涵義包含經由黏接層的間接連接以及兩個組件之間的直接連接。另外，「電連接(electrically connected)」在概念上包含實體連接及實體斷開。
另外，序數(諸如「第一」、「第二」或類似者)用於區分一個組件與另一組件，且並不限制對應組件之序列、重要性及類似者。在一些情況下，第一元件可被稱作第二元件而不脫離本文中所闡述的申請專利範圍的範疇。類似地，第二元件亦可被稱作第一元件。
本文中所使用的術語「示例性實施例」並不指同一示例性實施例，而是提供示例性實施例以強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性。然而，可認為能夠藉由整體或部分地將一個示例性實施例與另一示例性實施例組合來實施本文中所提供的示例性實施例。舉例而言，特定示例性實施例中所描述的一個元件即使未描述於另一示例性實施例中，也可理解為與另一示例性實施例有關的描述，除非其中提供相反或矛盾的描述。
使用本文中所使用的術語僅為了描述示例性實施例而非限制本發明。舉例而言，除非在上下文中另有解釋，否則單數形式需要解釋為包含複數形式。
電子裝置
圖1是示出電子裝置系統之實例的示意性方塊圖。
參考圖1，電子裝置1000可在其中容納主板1010。主板1010可包含與其實體連接或電連接的晶片相關組件1020、網路相關組件1030、其他組件1040以及其類似者。這些組件可連接至下文待描述的其他組件以形成各種信號線1090。
晶片相關組件1020可包含記憶體晶片，諸如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory；DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory； ROM))、快閃記憶體或其類似者；應用程式處理器晶片，諸如中央處理器(例如，中央處理單元(central processing unit；CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit；GPU))、數位信號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器或其類似者；以及邏輯晶片，諸如類比至數位轉換器、特殊應用積體電路(application-specific integrated circuit；ASIC)或其類似者。然而，晶片相關組件1020不限於此，而是亦可包含其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包含諸如以下協定：無線保真(wireless fidelity；Wi-Fi)(電機電子工程師學會(Institute of Electrical and Electronics Engineers；IEEE)802.11系列或類似者)、全球互通微波存取(worldwide interoperability for microwave access；WiMAX)(IEEE 802.16系列或類似者)、IEEE 802.20、長期演進(long term evolution；LTE)、唯資料演進(evolution data only；Ev-DO)、高速封包存取+(high speed packet access+；HSPA+)、高速下行封包存取+(high speed downlink packet access+；HSDPA+)、高速上行封包存取+(high speed uplink packet access+；HSUPA+)、增強型資料GSM環境(enhanced data GSM environment；EDGE)、全球行動通信系統(global system for mobile communications；GSM)、全球定位系統(global positioning system；GPS)、通用封包無線電服務(general package radio service；GPRS)、分碼多重存取(code division multiple access；CDMA)、分時多重存取(time division multiple access；TDMA)、數位增強型無線電 信(digital enhanced cordless telecommunications；DECT)、藍芽、3G協定、4G協定及5G協定以及在上述協定之後所指定的任何其他無線及有線協定。然而，網路相關組件1030不限於此，而是亦可包含多種其他無線或有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包含高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或其類似者。然而，其他組件1040不限於此，而是亦可包含出於各種其他目的而使用的被動組件或其類似者。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。這些其他組件可包含(例如)照相機模組1050、天線1060、顯示裝置1070、電池1080、音訊編解碼器(未示出)、視訊編解碼器(未示出)、功率放大器(未示出)、羅盤(未示出)、加速度計(未示出)、陀螺儀(未示出)、揚聲器(未示出)、大容量儲存單元(例如，硬碟機)(未示出)、緊密光碟(compact disk,CD)機(未示出)、數位化通用光碟(digital versatile disk,DVD)機(未示出)或其類似者。然而，這些其他組件不限於此，而是取決於電子裝置1000的類型亦可包含出於各種目的而使用的其他組件或其類似者。
電子裝置1000可為智慧型電話、個人數位助理(pcrsonal digital assistant；PDA)、數位攝影機、數位照相機、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、迷你筆記型個人電腦、電視、視訊遊戲機、智慧型手錶、汽車組件或其類似者。然而，電子裝置1000不限於此，而是可為處理資料的任何其他電子裝置。
圖2是示出電子裝置之實例的示意性透視圖。
參考圖2，可出於各種目的而在如上文所描述的各種電子裝置1000中使用半導體封裝。舉例而言，主板1110可容納於智慧型電話1100的主體1101中，且各種電子組件1120可實體連接或電連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件(諸如照相機模組1130)可容納於主體1101中。電子組件1120中的一些可為晶片相關組件，且半導體封裝100可為(例如)晶片相關組件當中的應用程式處理器，但不限於此。電子裝置未必限於智慧型電話1100，而是可為如上文所描述的其他電子裝置。
半導體封裝
一般而言，大量精細電路整合於半導體晶片中。然而，半導體晶片自身不能充當半導體成品，且可能歸因於外部物理衝擊或化學衝擊而受損。因此，半導體晶片無法單獨使用，而是將其封裝並在封裝狀態下用於電子裝置或類似者中。
就電連接而言，需要進行半導體封裝的原因在於半導體晶片與電子裝置的主板之間的電路寬度存在差異。詳言之，半導體晶片的連接襯墊的大小以及半導體晶片的各連接襯墊之間的間隔極精細，但電子裝置中所使用的主板的組件安裝襯墊的大小以及 主板的各組件安裝襯墊之間的間隔明顯大於半導體晶片的連接襯墊的大小及各連接襯墊之間的間隔。因此，可能難以直接將半導體晶片安裝於主板上，且需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
由封裝技術製造的半導體封裝可取決於結構以及其目的而分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參考圖式更詳細地描述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在封裝之前及之後的狀態的示意性橫截面圖，且圖4是示出扇入型半導體封裝的封裝製程的示意性橫截面圖。
參考圖3及圖4，半導體晶片2220可為(例如)裸露狀態的積體電路(integrated circuit；IC)，其包含：主體2221，所述主體包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)或其類似者；連接襯墊2222，所述連接襯墊形成於主體2221的一個表面上且包含諸如鋁(Al)或其類似者的導電材料；以及保護層2223，諸如氧化物薄膜、氮化物薄膜或其類似者，所述保護層2223形成於主體2221的一個表面上且覆蓋連接襯墊2222的至少某些部分。在此情況下，由於連接襯墊2222可能明顯較小，因此可能難以將積體電路(IC)安裝在中間級印刷電路板(printed circuit board；PCB)以及電子裝置的主板或其類似者上。
因此，可取決於半導體晶片2220的大小而在半導體晶片2220上形成連接構件2240以便對連接襯墊2222重佈線。可藉由 以下步驟來形成連接構件2240：使用諸如感光成像介電(photoimagable dielectric；PID)樹脂的絕緣材料在半導體晶片2220上形成絕緣層2241，形成使連接襯墊2222開口的介層孔2243h，以及隨後形成配線圖案2242及通孔2243。隨後，可形成保護連接構件2240的保護層2250，可形成開口2251，且可形成凸塊下金屬層2260或其類似者。亦即，可經由一系列製程製造包含(例如)半導體晶片2220、連接構件2240、保護層2250以及凸塊下金屬層2260的扇入型半導體封裝2200。
如上文所描述，扇入型半導體封裝可具有半導體晶片的所有連接襯墊(例如，輸入/輸出(input/output；I/O)端子)安置於半導體晶片的內部的封裝形式，且可具有極佳的電特性，且可以低成本生產。因此，已以扇入型半導體封裝形式製造安裝於智慧型電話中的許多元件。詳言之，已開發安裝於智慧型電話中的許多元件以實施快速信號傳送同時具有緊密大小。
然而，由於所有I/O端子需要安置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有明顯空間限制。因此，難以將此結構應用於具有大量I/O端子的半導體晶片或具有較小大小的半導體晶片。另外，歸因於上文所描述的缺點，不可直接在電子裝置的主板上安裝並使用扇入型半導體封裝。原因是，即使在藉由重佈製程增加半導體晶片的I/O端子的大小及半導體晶片的各I/O端子之間的間隔的情況下，半導體晶片的I/O端子的大小及半導體晶片的各I/O端子之間的間隔不能足以直接地將扇入型半導體封裝安裝於電子裝置的主板上。
圖5是示出扇入型半導體封裝安裝於插入式基板上且最 終安裝於電子裝置之主板上的情況的示意性橫截面圖，且圖6是示出扇入型半導體封裝嵌入於插入式基板中且最終安裝於電子裝置之主板上的情況的示意性橫截面圖。
參考圖5，在扇入型半導體封裝2200中，半導體晶片2220的連接襯墊2222(亦即I/O端子)可經由插入式基板2301再次進行重佈線，且扇入型半導體封裝2200可最終以安裝在插入式基板2301上的狀態安裝於電子裝置的主板2500上。在此情況下，低熔點金屬球2270及其類似者可藉由底填充樹脂2280或其類似者固定，且半導體晶片2220的外側可覆蓋有囊封體2290或其類似者。替代地，扇入型半導體封裝2200可嵌入於單獨的插入式基板2302中，半導體晶片2220的連接襯墊2222(亦即，I/O端子)可在扇入型半導體封裝2200嵌入於插入式基板2302中的狀態下由插入式基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上文所描述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可經由封裝製程安裝於單獨的插入式基板上且隨後安裝於電子裝置的主板上，或可在其嵌入於插入式基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7是示出扇出型半導體封裝的示意性橫截面圖。
參考圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由囊封體2130保護，且半導體晶片2120的連接襯墊2122可藉由連接構件2140而在半導體晶片2120之外 進行重佈線。在此情況下，保護層2150可進一步形成於連接構件2140上，且凸塊下金屬層2160可進一步形成於保護層2150的開口中。低熔點金屬球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包含主體2121、連接襯墊2122、保護層(未示出)以及其類似者的積體電路(IC)。連接構件2140可包含：絕緣層2141；重佈線層2142，其形成於絕緣層2141上；以及通孔2143，其將連接襯墊2122及重佈線層2142電連接至彼此。
在本發明製造製程中，連接構件2140可在囊封體2130形成於半導體晶片2120外部之後形成。在此情況下，自將重佈線層與半導體晶片2120之連接襯墊2122連接至彼此的通孔以及自所述重佈線層執行用於連接構件2140的製程，且通孔2143可因此具有隨著其接近半導體晶片而減小的寬度(參見放大區)。
如上文所描述，扇出型半導體封裝可具有半導體晶片的I/O端子經由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線且安置的形式。如上文所描述，在扇入型半導體封裝中，半導體晶片的所有I/O端子需要安置於半導體晶片內部。因此，當半導體晶片的大小減小時，需要減小球的大小以及間距，使得標準化球佈局不可用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有半導體晶片的I/O端子經由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線且安置的形式，如上文所描述。因此，即使在半導體晶片的大小減小的情況下，標準化球佈局亦可按原樣用於扇出型半導體封裝中，使得扇出型半導體封裝可在不使用單獨的插入式基板的情況下安裝在電子裝置的主板上，如下文所描述。
圖8是示出扇出型半導體封裝安裝於電子裝置之主板上的情況的示意性橫截面圖。
參考圖8，扇出型半導體封裝2100可經由低熔點金屬球2170或其類似者安裝於電子裝置的主板2500上。亦即，如上文所描述，扇出型半導體封裝2100包含連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接襯墊2122重佈線至超出半導體晶片2120的大小範圍的扇出區，以使得可照原樣在扇出型半導體封裝2100中使用標準化球佈局。結果，扇出型半導體封裝2100可在不使用單獨的插入式基板或其類似者的情況下安裝於電子裝置的主板2500上。
如上文所描述，由於扇出型半導體封裝可在不使用單獨的插入式基板的情況下安裝於電子裝置的主板上，因此可以小於使用插入式基板的扇入型半導體封裝的厚度實施扇出型半導體封裝。因此，可小型化且薄化扇出型半導體封裝。另外，扇出型半導體封裝具有極佳的熱特性以及電特性，使得其特別適合於行動產品。因此，可使用印刷電路板(PCB)以比一般疊層封裝(POP)類型的形式更緊密的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決歸因於發生彎曲現象的問題。
同時，扇出型半導體封裝是指用於如上文所描述將半導體晶片安裝於電子裝置的主板或類似者上且保護半導體晶片免受外部影響的封裝技術，且其是與諸如插入式基板或類似者的印刷電路板(PCB)的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規模、目的及類似者不同的規模、目的及類似者且其中嵌入有扇入型半導體封裝。
將在下文中參考圖式詳細地描述使用預先製造的插入件的半導體封裝。
圖9是示出根據本發明中之示例性實施例的半導體封裝的側截面圖。圖10A及圖10B分別是示出圖9中所示出的半導體封裝的平面圖(自圖9之「T」查看)及仰視圖(自圖9之「B」查看)。
參考圖9，根據本發明示例性實施例之半導體封裝100可包含：第一連接構件130，其具有彼此相對的第一表面130A及第二表面130B且包含第一重佈線層135；半導體晶片120，其安置於第一連接構件130之第二表面130B上；囊封體140，其安置於第一連接構件130之第二表面130B上且覆蓋半導體晶片120；以及第二重佈線層155，其安置於囊封體140上且連接至第一重佈線層135。另外，半導體封裝100可更包含第二連接構件160，其具有安置於囊封體140上之第一表面160A及與所述第一表面160A相對的第二表面160B且包含連接至第二重佈線層155的第三重佈線層165。
本發明示例性實施例中所使用的第一連接構件130可包含絕緣構件(亦被稱作「絕緣層」)及第一重佈線層135，所述第一重佈線層135包含嵌入於絕緣構件131中的配線圖案(亦被稱作「第一配線圖案」)並具有在第二表面130B中的暴露區。嵌入於絕緣構件131中之第一重佈線層135的區域的某些部分可暴露於第二表面130B中。將在下文參考圖11對其進行詳細描述。
半導體晶片120可具有其上安置多個連接電極120P的主動表面及與所述主動表面相對的非主動表面。半導體晶片120的 非主動表面及第一連接構件130的第二表面130B可使用接合層125而彼此接合。
本發明示例性實施例中所使用的第二重佈線層155可直接連接至半導體晶片120的連接電極120P，且可將第一連接構件130的第一重佈線層135與第二連接構件160的第三重佈線層165彼此連接。囊封體140可劃分成覆蓋半導體晶片120的第一區140A及定位在半導體晶片120附近的第二區140B。
第二重佈線層155可包含連接通孔153以及穿孔154，連接通孔153穿透囊封體140的第一區140A並連接至連接電極120P，穿孔154穿透囊封體140的第二區140B並連接至第一重佈線層135的暴露區。另外，第二重佈線層155可包含第二配線圖案152，其安置於囊封體140上並連接至連接通孔153及穿孔154中的至少一個。第三重佈線層165可經由第二配線圖案152連接至連接通孔153及穿孔154。
第一保護層171可形成於第一連接構件130之第一表面130A上。第一保護層171可具有限定多個襯墊P的區域的第一開口O1。第一開口O1可形成為對應於另一半導體晶片及封裝之連接端子陣列，以便安置在半導體封裝上。多個襯墊P可使用諸如Au的金屬形成，並可提供作為用於連接到另一封裝及晶片的襯墊。
連接至第三重佈線層165之電連接結構185可安置於第二連接構件160的第二表面160B上。電連接結構185可經由凸塊下冶金(underbump metallurgy；UBM)層181連接至第三重佈線層165。第二保護層172可形成於第二連接構件160的第二表面160B上。第二保護層172可具有限定連接至凸塊下冶金層181的 第三重佈線層165的區域的第二開口O2。
在本發明示例性實施例中，如圖10A中所示出，多個襯墊P可具有安置在半導體封裝100之兩側中的每一側處的9×2陣列中的襯墊。如圖10B中所示出，在除了中心區(4×4)之外的10×10陣列中示出電連接結構185。多個襯墊P及電連接結構185可劃分成與半導體晶片120重疊的扇入型襯墊以及不與半導體晶片120重疊的扇出型襯墊。
多個襯墊P可具有對應於安裝在半導體封裝100上的上部半導體封裝的連接端子的陣列的陣列，且電連接結構185可排列為對應於其上將安置半導體封裝100的主板的連接端子。多個襯墊P及電連接結構185可形成為具有各種其他數目且可取決於上部半導體封裝及主板而以各種陣列形成。
如上文所描述，多個襯墊P及電連接結構185可彼此連接且亦可藉由第一重佈線層135及第三重佈線層165連同第二重佈線層155而連接至半導體晶片120。
在本發明示例性實施例中，構成第一重佈線層135及第三重佈線層165以及第二重佈線層155的通孔及圖案可藉由獨特製程而具有特徵結構。圖11是圖9中所示出的半導體封裝的部分「A」的放大視圖。
參考圖11，第二配線圖案152可具有與連接通孔153及穿孔154整合的結構。在本發明示出書中，術語「整合的結構」並不意謂兩個組件僅彼此接觸，而是指其中兩個組件是使用相同材料藉由相同製程而與彼此一體形成的結構。舉例而言，可認為第二配線圖案152具有與連接通孔153及穿孔154之「整合的結構」， 是因為其是藉由相同電鍍製程(參見圖13F的製程)而與連接通孔153及穿孔154同時形成。如上文所描述，連接通孔153及穿孔154可由同一種金屬形成。另外，連接通孔153及穿孔154可具有與第二配線圖案152整合的結構。
囊封體140可由感光性材料形成。如上文所描述，囊封體140可覆蓋安置於第二連接構件160的第二表面160B上的半導體晶片120，且所需第一孔H1及第二孔H2可藉由使用光阻劑的精確鑽孔製程(例如光微影)來形成，以便形成用於第二重佈線層155的連接通孔153及穿孔154(參見圖13E)。
用於連接通孔153的第一孔可自囊封體140的上表面朝向半導體晶片120形成。因此，連接通孔153的靠近第二連接構件160的表面的面積可大於連接通孔153的靠近第一連接構件130(或半導體晶片120)的表面的面積。同樣，由於用於穿孔154的第二孔H2可自囊封體140的上表面朝向第二連接構件160形成，因此穿孔154的靠近第二連接構件160的表面的面積可大於穿孔154的靠近第一連接構件130的表面的面積。
第一連接構件130的第一重佈線層135可嵌入於絕緣構件131中，如上文所描述。開口h可形成於絕緣構件131的第二表面130B中，且第一重佈線層135可具有穿過開口h的暴露區。第一重佈線層135之暴露區可連接至穿透囊封體140之穿孔154。本發明示例性實施例中所使用的穿孔154可經形成穿過絕緣構件131之開口h以及囊封體140之第二孔H2。
示出其中在本發明示例性實施例中所使用的絕緣構件131及第一連接構件130之第一重佈線層135中的每一個包含單 層的情況，但絕緣構件131及第一重佈線層135中的每一個可包含多層(參見圖14及圖15)。
在本發明示例性實施例中所使用的第二連接構件160中，第三重佈線層165可包含多個第三配線圖案162及多個通孔163。詳言之，第三重佈線層165可包含兩個第三絕緣層161、各安置在所述兩個第三絕緣層161上的第三配線圖案162以及各連接至第三配線圖案162的通孔163。第三重佈線層165之通孔163可包含將第二重佈線層155與第三配線圖案162彼此連接的通孔以及將安置於不同高度上的第三配線圖案162彼此連接的通孔。示出第三重佈線層165包含兩層重佈線結構的情況。然而，第三重佈線層165不限於此，而是可具有單層重佈線結構或三層重佈線結構或超過三層的重佈線結構。
第三重佈線層165之第三絕緣層161可由諸如感光成像介電(PID)之感光性絕緣材料形成。第三重佈線層165之通孔163的靠近第二連接構件160之第一表面160A的表面的面積可小於第三重佈線層165之通孔163的靠近第二連接構件160之第二表面160B的表面的面積。
將在下文中更詳細地描述包含於根據發明示例性實施例的半導體封裝100中的各別組件。
第一連接構件130可用作將上部封裝與下部封裝彼此連接的插入件(參見圖12)。如上文所描述，可在半導體晶片120安裝之前預先製造本發明示例性實施例中所使用的第一連接構件130。第一連接構件130之絕緣層131可由諸如PID之感光性絕緣材料形成。絕緣層131之材料不限於此，而是可為熱固性樹脂(諸 如環氧樹脂)、熱塑樹脂(諸如聚醯亞胺樹脂)，或其中浸漬諸如玻璃纖維及/或無機填充劑的加強材料的樹脂(例如預浸體、味之素累積膜(Ajinomoto Build up Film；ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine；BT)或類似者)。第一重佈線層135可包含導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)或其合金，但不限於此。
半導體晶片120可經由如上文所描述的接合層125(諸如黏著膜)接合至第一連接構件130，且可由第一連接構件130支撐。第一連接構件130可包含安置於半導體晶片120之非主動表面上的散熱結構HD。散熱結構HD可由與第一重佈線層135之配線圖案安置於相同高度上的金屬圖案提供，但不限於此。在另一實例中，散熱結構HD可形成於包含金屬層及通孔的堆疊結構中。
第二連接構件160可經組態以對半導體晶片120的連接電極120P進行重佈線。在本發明示例性實施例中，第二連接構件160可與第二重佈線層155一起對具有各種功能之半導體晶片120之數十至數百個連接電極120P進行重佈線，以經由電連接結構185將數十至數百個連接電極120P實體連接及/或電連接至外部設備。特定言之，在與第二重佈線層155連接的連接電極120P中，並未引入諸如導電凸塊之其他金屬連接器，且第二重佈線層155可直接連接至裸露晶片的電極墊。第二連接構件160可連接至半導體晶片120之連接電極120P，且可與第一連接構件130一起支撐半導體晶片120。
第二連接構件160之絕緣層161可由諸如PID樹脂之感光性絕緣材料形成。第三重佈線層165可包含導電材料，諸如Cu、 Al、Ag、Sn、Au、Ni或其合金。
如上文所描述，第二連接構件160之第三重佈線層165可經由第二配線圖案152及連接通孔153電連接至半導體晶片120，且第一連接構件130之第一重佈線層135可經由穿孔154以旁路(bypass)方式電連接至半導體晶片120。
囊封體140可經組態以保護半導體晶片120。在本發明示例性實施例中，囊封體140可覆蓋半導體晶片120，且可形成於定位在第一連接構件130與第二連接構件160之間的半導體晶片120附近的區域中。本發明示例性實施例中所使用的囊封體140可由感光性絕緣材料形成。如上文所描述，用於第二重佈線層155之通孔是藉由使用光阻劑的微影製程所形成的，且因此可精確實施所述通孔。
根據本發明示例性實施例之半導體封裝100可更包含分別安置在第一連接構件130及第二連接構件160上的第一保護層171及第二保護層172。第一保護層171及第二保護層172可經組態以分別保護第一連接構件130及第二連接構件160免受外部物理損害或化學損害或其類似者。第一保護層171及第二保護層172中的每一個的材料不受特別限制。舉例而言，阻焊劑可用作第一保護層171及第二保護層172中的每一個的材料。
連接至第二連接構件160之第三重佈線層165的電連接結構185可經組態為以實體或電性方式外部連接半導體封裝100。舉例而言，半導體封裝100可經由電連接結構185安裝在電子裝置之主板上，如上文所描述。
舉例而言，電連接結構185可由Cu、Al、Ag、Sn、Au、 Ni及其組合中的一個或低熔點合金(諸如Sn-Al-Cu合金)形成，但不限於此，且電連接結構185可具有各種結構，諸如焊盤、球、插腳等。
必要時，至少一個被動組件190可安置於第二連接構件160之第二表面160B上，且可連接至第三重佈線層165。在本發明示例性實施例中，被動組件190可安置於電連接結構185之間，但不限於此。
如圖10B中所示出，電連接結構185中的一些可安置於扇出型區域中。與扇入型封裝相比，扇出型封裝可具有極佳可靠性，可實施多個輸入/輸出(I/O)端子，且可促進3D互連。電連接結構185之陣列(數目、間隔或類似者)不受特別限制，但可取決於其上將安裝半導體封裝之外部設備的狀況而進行各種修改。
在本發明示例性實施例中，示出了電連接結構185僅提供在第二連接構件160之第二表面160B上的情況，但必要時，類似於電連接結構185之連接端子亦可提供在第一連接構件130(亦即，襯墊P)上。
圖12是示出包含圖9中所示出的半導體封裝100的疊層封裝(POP)結構的半導體裝置300的側截面圖。
參考圖12，根據本發明示例性實施例之半導體裝置300可包含經提供作為下部封裝的半導體封裝100以及安置於第一連接構件130之第一表面130A上的上部封裝200。
上部封裝200可包含：連接構件210，其經提供作為支撐基板並具有絕緣層211及形成於所述絕緣層211上的重佈線層215；半導體晶片220，其安裝於所述連接構件210上；以及囊封 體240，其形成於連接構件210上並囊封半導體晶片220。
上部封裝200可使用提供於下部封裝100之第一連接構件130之第一表面130A上的額外電連接結構285連接至下部封裝100的襯墊P，以構成一個模組。
疊層封裝(POP)可減小裝置厚度並顯著減少信號路徑。舉例而言，在圖形處理器(graphic processor；GPU)的情況下，要求顯著減少GPU與諸如高頻寬記憶體(high bandwidth memory；HBM)的記憶體之間的信號路徑。為此目的，藉由將包含諸如HBM的半導體晶片220的上部封裝200堆疊在其中安裝諸如GPU的半導體晶片120的下部封裝100上，可將上部封裝200及下部封裝100用作POP結構。
圖13A至圖13G是用於描述製造圖9中所示出的半導體封裝的方法的主要過程的橫截面圖。
參考圖13A，包含第一重佈線層135之第一連接構件130可形成於載體膜110上。
載體膜110可用作用於在相同製程中形成第一連接構件130及支撐第一連接構件130的支架。本發明示例性實施例中所使用的載體膜110可為包銅層合物(諸如DCF)，載體膜110包含絕緣層101及金屬層102。在另一實例中，載體膜110可為各種類型的已知黏著膜。舉例而言，黏著膜可包含藉由熱處理減弱黏著力的熱固性黏性膠帶、藉由紫外光輻照減弱黏著力的紫外線可固化黏性膠帶或其類似者。
可藉由在載體膜110上形成提供第一重佈線層135之配線圖案以及在第一重佈線層135上形成絕緣構件(131)(亦被稱 作「絕緣層」)而獲得第一連接構件130。在此情況下，絕緣層131可嵌入於第一重佈線層135中。另外，可提供對應於半導體晶片120之配線圖案之一部分作為散熱圖案HD。在本發明示例性實施例中，在形成第一重佈線層135之前，第一保護層171可預先形成在載體膜110上，且第一連接構件130可形成在第一保護層171上。
第一連接構件130之絕緣層131可由諸如PID之感光性絕緣材料形成。然而，絕緣層131不限於此，而是可包含上述其他樹脂。示出了本發明示例性實施例中所使用的第一連接構件130之第一重佈線層135形成於單層配線圖案結構中的情況，但在另一示例性實施例中(參見圖14及圖15)，第一重佈線層135可實施於包含多個配線圖案及連接至所述多個配線圖案之多個通孔的兩層佈線結構或超過兩層的佈線結構中。
隨後，參考圖13B，開口h可形成於絕緣層131中，以便暴露第一重佈線層135之區域之某些部分。
在本發明製程中形成的開口h可朝向第一連接構件130之第二表面130B暴露第一重佈線層135之區域的某些部分。可提供藉由開口h暴露之第一重佈線層135的區域作為將連接至穿孔154的區域(參見圖13F)。當絕緣層131由感光性絕緣樹脂形成時，可藉由光微影製程執行本發明製程。在另一示例性實施例中，並未分開執行形成開口h之本發明製程，而是可在形成用於囊封體140中的穿孔的第二孔H2的製程(參見圖13)中敞開絕緣層131。
隨後，參考圖13C，半導體晶片120可安裝在第一連接構 件130之第二表面130B上。
本發明示例性實施例中所使用的半導體晶片120可具有其上安置多個連接電極120P的主動表面以及與所述主動表面相對的非主動表面。在本發明製程中，半導體晶片120可使用接合層125接合至第一連接構件130，使得半導體晶片120之非主動表面與預先製造的第一連接構件130的第二表面130B相接觸。
由於第一連接構件130包含安置在對應於半導體晶片120之非主動表面的區域中的散熱圖案HD，因此產生自半導體晶片120的熱量可容易經由散熱圖案HD朝外耗散。特定言之，底膠或囊封體140之一部分並未安置在第一連接構件130與半導體晶片120之間，其可有助於減小半導體封裝之整個厚度，且半導體晶片120與散熱圖案HD之間的距離可減小以保證有效散熱。
隨後，參考圖13D，囊封體140可形成於第一連接構件130之第二表面130B上以囊封半導體晶片120。
囊封體140可由感光性絕緣材料形成。在本發明示例性實施例中，囊封體140可覆蓋半導體晶片120，且可形成於定位在第一連接構件130上的半導體晶片120附近的區域中。囊封體140可劃分成覆蓋半導體晶片120的第一區140A及定位在半導體晶片120附近的第二區140B。
隨後，參考圖13E，暴露半導體晶片120之連接電極120P的第一孔H1以及暴露第一重佈線層135之區域的某些部分的第二孔H2可形成在囊封體140中。
在本發明示例性實施例中，囊封體140可由感光性絕緣材料形成，且形成孔的製程因此可藉由光微影製程精確執行。連接 通孔153的第一孔H1及穿孔154的第二孔H2可同時分別地形成在第一區與第二區中。穿孔154的第二孔H2可經由絕緣層131中預先製備的開口h而連接至第一連接構件130之第一重佈線層135的區域的某些部分。
在本發明製程中，第一孔H1及第二孔H2可自囊封體140之上表面鑽孔，且第一孔H1及第二孔H2的側橫截面因此可傾向於朝向下游方向變窄。在本發明示例性實施例中，在半導體晶片120之連接電極120P中，並未引入諸如導電凸塊之其他金屬連接器，且可能不需要用於暴露導電凸塊或其類似者的單獨平坦化製程。
隨後，參考圖13F，第二重佈線層155可形成在囊封體140上，以便填充第一電H1及第二孔H2。
可藉由在囊封體140上形成光阻層，藉由微影製程形成光阻圖案，執行電鍍製程以及接著移除光阻圖案來形成第二重佈線層155。第二重佈線層155可包含穿透囊封體140的第一區140A並連接至連接電極120P的連接通孔153以及穿透囊封體140的第二區140B並連接至第一重佈線層135的穿孔154。
另外，第二重佈線層155可包含第二配線圖案152，其安置於囊封體140上並連接至連接通孔(或第二通孔)153及穿孔154中的至少一個。第二配線圖案152可與連接通孔153及穿孔154一起形成。因而，第二配線圖案152可具有與連接通孔153及穿孔154整合的結構。如上文所描述，連接通孔153及穿孔154可由與第二配線圖案152的金屬相同的金屬形成。
隨後，參考圖13G，具有第三重佈線層165之第二連接 構件160可形成在囊封體140上。
第三重佈線層165可連接至第二重佈線層155。第三重佈線層165可與第二重佈線層155一起提供背面重佈線結構。絕緣層161中的每一個可由諸如PID之感光性絕緣材料形成，且第三重佈線層165可藉由使用光阻劑的微影製程來形成。
詳言之，第三重佈線層165可包含使用兩個絕緣層161形成的第三配線圖案162及通孔163。由於與各別絕緣層161有關的第三配線圖案162及通孔163是藉由同一電鍍製程形成，因此其可具有整合的結構。第三重佈線層165可包含導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)或其合金。
第二保護層172可使用類似於第一保護層171的材料的材料形成在第二連接構件160之第二表面160B上，且第二開口O2可形成以便暴露第三重佈線層165，且隨後可形成凸塊下冶金層181。可移除載體膜，且第一開口O1可形成在第一保護層171中。
必要時，電連接結構185可形成在凸塊下冶金層181上，且可安裝所需被動組件190以製造圖9中所示出的半導體封裝100。
根據本發明示例性實施例的半導體封裝可修改成各種結構。
在根據示例性實施例的半導體封裝100中，示出了第一連接構件之重佈線層由單一配線圖案形成的情況，但第一連接構件之重佈線層亦可藉由超過兩個配線圖案及通孔實施(參見圖 14)。
另外，在根據示例性實施例之半導體封裝100中，可提供安置於囊封體140之第二區140B中的穿孔154作為將第一重佈線層135與第三重佈線層165彼此連接的豎直連接結構。替代地，豎直連接結構可藉由引入諸如具有佈線貫穿結構(through-wiring structure)的支撐構件的其他結構而形成(參見圖15)。
圖14及圖15是示出根據本發明中之各種示例性實施例的半導體封裝的側截面圖。
參考圖14，可理解，除了第一連接構件130'之第一重佈線層135'形成於多層結構中之外，根據示例性實施例之半導體封裝100A類似於圖9至圖11中所示出的半導體封裝100。可參考對於圖9至圖11中所示出的半導體封裝100的相同或類似組件的描述來理解根據本發明示例性實施例的組件，除非明確相反地描述。
本發明示例性實施例中所使用的第一連接構件130'之第一重佈線層135'可包含多個配線圖案132a及配線圖案132b以及連接至所述多個配線圖案132a及配線圖案132b的多個通孔133。具有此類多層結構的第一重佈線層135'可藉由與圖13A中所示出的製程類似的製程實施。亦即，可藉由在圖13A中所示出的結構中的絕緣層上形成額外配線圖案以及接著在所述配線圖案上形成額外絕緣層來製造第一重佈線層135'。如上文所描述，第一連接構件之絕緣構件可包含兩個絕緣層。由於第一重佈線層135'是藉由此類製程形成，第一重佈線層135'之通孔133可取決於其方向而具有特定形狀。亦即，通孔133的靠近第一連接構件130'之第一 表面130A的表面的面積可小於通孔133的靠近第一連接構件130'之第二表面130B的表面的面積。在本發明示例性實施例中，在安裝半導體晶片120之前，預先製造第一連接構件130'，且因此，通孔的形狀可在必要時顛倒。
靠近第一連接構件之第一表面130A的配線圖案132a可嵌入於絕緣層131中，配線圖案132a之區域的某些部分可藉由第一保護層171之第一開口O1暴露，且暴露區可提供用於多個襯墊P的區域。靠近第一連接構件之第二表面130B的配線圖案132b亦可嵌入於絕緣層131中，但可朝向第一連接構件之第二表面130B暴露，且暴露區可連接至穿孔154。第一連接構件130中所提供的散熱結構HD可包含提供在與兩個配線圖案之高度相同的高度上的兩個金屬圖案，且可包含必要時將所述兩個金屬圖案彼此連接的多個通孔。
參考圖15，可理解，除了豎直連接結構由具有佈線貫穿結構195的支撐構件196實施外，根據示例性實施例的半導體封裝100B類似於圖9至圖11中所示出的半導體封裝100。可參考對於圖9至圖11中所示出的半導體封裝100的相同或類似組件的描述來理解根據本發明示例性實施例的組件，除非明確相反地描述。
本發明示例性實施例中所使用的第一連接構件130"可更包含連接圖案136，其安置於定位在半導體晶片120附近的囊封體140'的區域中，連接至第一重佈線層135，並自第一連接構件130"的第二表面突出。連接圖案136可在製造圖13A中所示出的第一連接構件的製程中形成。
在本發明示例性實施例中，豎直連接結構可由具有佈線貫穿結構195的支撐構件196提供，而不是形成在囊封體140之第二區中。支撐構件196可包含絕緣支架191、分別安置於所述絕緣支架191的上表面及下表面上的配線圖案192a及配線圖案192b，以及將配線圖案192a及配線圖案192b彼此連接的通孔193。絕緣支架191可由上述絕緣材料形成，且可經提供作為多個單元塊或可為具有形成在半導體晶片之安裝區中的空腔的矩形結構。
支撐構件196可以各種方式耦接至半導體封裝100B。舉例而言，在將半導體晶片120附接至第一連接構件130"的製程中(參見圖13C)，具有佈線貫穿結構之支撐構件196可安置於在半導體晶片120附近的第一連接構件130"上，且連接至第一重佈線層135的連接圖案136與佈線貫穿結構195可彼此連接。隨後，形成囊封體140'，使得支撐構件196以及半導體晶片120可耦接至第一連接構件130"。特定言之，可形成囊封體140'以覆蓋支撐構件196的配線圖案192b，且可在形成敞開連接電極120P之第一孔H1時形成暴露支撐構件196的配線圖案192b的孔，與圖13E中一樣，且連接至支撐構件196的配線圖案192b的第三重佈線層可在後續製程中形成。
如上文所闡述，根據本發明中之示例性實施例，藉由利用預先製造的連接構件，可簡化連接結構及製程，且可有效改良半導體晶片之散熱路徑。另外，藉由引入感光性材料作為囊封體的材料，可製造重佈線層之豎直連接結構連同用於半導體晶片之重佈線結構。
雖然上文已展示並描述了示例性實施例，但熟習此項技 術者將顯而易見，可在不脫離如由所附申請專利範圍所定義的本發明的範疇的情況下進行修改以及變化。
100‧‧‧半導體封裝/下部封裝
120‧‧‧半導體晶片
120P‧‧‧連接電極
125‧‧‧接合層
130、160‧‧‧連接構件
130A、160A‧‧‧第一表面
130B、160B‧‧‧第二表面
131‧‧‧絕緣層/絕緣構件
135、155、165‧‧‧重佈線層
140‧‧‧囊封體
140A‧‧‧第一區
140B‧‧‧第二區
152、162‧‧‧配線圖案
153‧‧‧連接通孔
154‧‧‧穿孔
161‧‧‧絕緣層
163‧‧‧通孔
171、172‧‧‧保護層
181‧‧‧凸塊下冶金層
185‧‧‧電連接結構
190‧‧‧被動組件
A‧‧‧區域
HD‧‧‧散熱結構
P‧‧‧襯墊
O1‧‧‧第一開口
O2‧‧‧第二開口

Claims (17)

  1. 一種半導體封裝，包括：第一連接構件，其具有在所述半導體封裝之堆疊方向上彼此相對的第一表面及第二表面，所述第一連接構件包含絕緣構件及嵌入於所述絕緣構件中的第一重佈線層，且所述第一重佈線層具有在所述第二表面中之暴露區；半導體晶片，其具有上面安置有連接電極的主動表面及在所述堆疊方向上與所述主動表面相對並安置於所述第一連接構件上的非主動表面，所述非主動表面面向所述第一連接構件的所述第二表面；囊封體，其安置於所述第一連接構件之所述第二表面上，所述囊封體包含感光性絕緣材料，並具有覆蓋所述半導體晶片之所述主動表面的第一區以及環繞所述半導體晶片的側表面的第二區；第二重佈線層，其包含穿透所述透囊封體之所述第一區並連接至所述連接電極的連接通孔、穿透所述囊封體之所述第二區並連接至所述第一重佈線層之所述暴露區的穿孔以及安置於所述囊封體上並具有與所述連接通孔及所述穿孔整合的結構的配線圖案；以及第二連接構件，其具有安置於所述囊封體上之第三表面及在所述堆疊方向上與所述第三表面相對的第四表面，所述第二連接構件包含連接至所述第二重佈線層的第三重佈線層，其中所述穿孔的靠近所述第一連接構件的表面的面積小於所述穿孔的靠近所述第二連接構件的表面的面積。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述穿孔中的每一個通過所述絕緣構件並連接至所述第一重佈線層。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述連接通孔及所述穿孔由實質上相同的金屬形成。
  4. 如申請專利範圍第1項所述的半導體封裝，更包括安置於所述半導體晶片之所述非主動表面與所述第一連接構件之所述第二表面之間的接合層。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述第一重佈線層包含嵌入於所述絕緣構件中的配線圖案，且所述第一連接構件更包含安置在對應於所述半導體晶片之區域中且與所述配線圖案設置於相同的高度上的散熱圖案。
  6. 如申請專利範圍第1項所述的半導體封裝，更包括安置於所述第一連接構件之所述第一表面上的第一保護層，其中所述第一保護層具有暴露所述第一重佈線層之區域的某些部分的開口。
  7. 如申請專利範圍第1項所述的半導體封裝，更包括安置於所述第二連接構件之所述第四表面上並連接至所述第二重佈線層的電連接結構。
  8. 如申請專利範圍第7項所述的半導體封裝，更包括安置於所述第二連接構件之所述第四表面上的第二保護層。
  9. 如申請專利範圍第7項所述的半導體封裝，更包括安置於所述第二連接構件之所述第四表面上並將所述第三重佈線層與所述電連接結構彼此連接的凸塊下冶金(UMB)層。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述 第一連接構件之所述絕緣構件包含感光性絕緣材料。
  11. 如申請專利範圍第1項所述的半導體封裝，其中靠近所述半導體晶片的所述連接通孔的表面的面積小於靠近所述第二連接構件的所述連接通孔的表面的面積。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述第三重佈線層包含一個或多個配線圖案及連接所述第三重佈線層之所述一個或多個配線圖案的多個通孔。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述第三重佈線層之所述多個通孔具有朝向所述第二連接構件的所述第三表面減小的寬度。
  14. 一種半導體封裝，包括：第一連接構件，其具有在所述半導體封裝之堆疊方向上彼此相對的第一表面及第二表面，所述第一連接構件包含絕緣構件及嵌入於所述絕緣構件中的第一重佈線層，且所述第一重佈線層具有在所述第二表面中之暴露區，所述第一重佈線層包含嵌入於所述絕緣構件中並暴露於所述第一連接構件之所述第一表面的第一配線圖案、自所述第一連接構件之所述第二表面突出的第二配線圖案以及將所述第一配線圖案與所述第二配線圖案彼此連接的通孔；半導體晶片，其具有上面安置有連接電極的主動表面及在所述堆疊方向上與所述主動表面相對並安置於所述第一連接構件上的非主動表面，所述非主動表面面向所述第一連接構件的所述第二表面；囊封體，其安置於所述第一連接構件之所述第二表面上，所述 囊封體包含感光性絕緣材料，並具有覆蓋所述半導體晶片之所述主動表面的第一區以及環繞所述半導體晶片的側表面的第二區；第二重佈線層，其包含穿透所述透囊封體之所述第一區並連接至所述連接電極的連接通孔、穿透所述囊封體之所述第二區並連接至所述第一重佈線層之所述第二配線圖案的穿孔以及安置於所述囊封體上並具有與所述連接通孔及所述穿孔整合的結構的配線圖案；以及第二連接構件，其具有安置於所述囊封體上之第三表面及在所述堆疊方向上與所述第三表面相對的第四表面，所述第二連接構件包含連接至所述第二重佈線層的第三重佈線層。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述第一重佈線層的所述通孔各具有朝向所述第一連接構件的所述第一表面減小的寬度。
  16. 如申請專利範圍第14項所述的半導體封裝，其更包括安置在與所述第一配線圖案以及所述第二配線圖案中的一個的高度相同的高度上的散熱圖案。
  17. 一種半導體封裝，包括：第一連接構件，其具有在所述半導體封裝之堆疊方向上彼此相對的第一表面及第二表面，所述第一連接構件包含絕緣構件及嵌入於所述絕緣構件中的第一重佈線層，且所述第一連接構件具有形成在所述第二表面中以便連接至所述第一重佈線層的某些部分的孔；半導體晶片，其具有上面安置有連接電極的主動表面及在所述堆疊方向上與所述主動表面相對並安置於所述第一連接構件上 的非主動表面，所述非主動表面面向所述第一連接構件的所述第二表面；囊封體，其安置於所述第一連接構件之所述第二表面上，所述囊封體包含感光性絕緣材料，並具有覆蓋所述半導體晶片之所述主動表面的第一區以及環繞所述半導體晶片的側表面的第二區；以及第二重佈線層，其包含：連接通孔，所述連接通孔穿透所述囊封體之所述第一區並連接至所述連接電極；穿孔，其穿透所述囊封體之所述第二區並經由所述第一連接構件之所述孔連接至所述第一重佈線層；以及配線圖案，其安置於所述囊封體上並具有與所述連接通孔及所述穿孔整合的結構，其中所述穿孔的靠近所述第一連接構件的表面的面積小於所述穿孔的靠近所述第二連接構件的表面的面積。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075260B2 (en) * 2018-10-31 2021-07-27 Qualcomm Incorporated Substrate comprising recessed interconnects and a surface mounted passive component
KR20210022785A (ko) * 2019-08-20 2021-03-04 삼성디스플레이 주식회사 표시 장치
US11139179B2 (en) * 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
TWI741935B (zh) 2020-04-28 2021-10-01 台灣積體電路製造股份有限公司 半導體元件與其製作方法
KR20220042705A (ko) 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11876085B2 (en) 2021-06-25 2024-01-16 Qualcomm Incorporated Package with a substrate comprising an embedded capacitor with side wall coupling

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232008A (zh) * 2007-01-03 2008-07-30 育霈科技股份有限公司 多晶粒封装及其方法
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
CN107408547A (zh) * 2015-03-03 2017-11-28 苹果公司 扇出型系统级封装件及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002074977A2 (en) * 2001-03-16 2002-09-26 Basf Plant Science Gmbh Sugar and lipid metabolism regulators in plants
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP5977051B2 (ja) 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10068844B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (ko) 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR101933409B1 (ko) 2015-12-16 2019-04-05 삼성전기 주식회사 전자 부품 패키지 및 그 제조방법
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US20180076179A1 (en) * 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10134683B2 (en) * 2017-02-10 2018-11-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10468340B2 (en) * 2017-06-16 2019-11-05 Advanced Semiconductor Engineering, Inc. Wiring structure and semiconductor package having the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232008A (zh) * 2007-01-03 2008-07-30 育霈科技股份有限公司 多晶粒封装及其方法
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
CN107408547A (zh) * 2015-03-03 2017-11-28 苹果公司 扇出型系统级封装件及其形成方法

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Publication number Publication date
US10483197B2 (en) 2019-11-19
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TW201929175A (zh) 2019-07-16
KR102061852B1 (ko) 2020-01-02

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