TW201834167A - 扇出型半導體封裝 - Google Patents

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李文熙
金炳讚
白龍浩
曺正鉉
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括具有貫穿孔的第一連接構件；配置於貫穿孔中的半導體晶片；至少一嵌有組件的基板，於貫穿孔中與半導體晶片鄰近配置且以預定距離彼此間隔，具有多個被動組件嵌入於其中；包封體，包覆至少部分的第一連接構件、所述至少一嵌有組件的基板及半導體晶片；第二連接構件，配置於第一連接構件、所述至少一嵌有組件的基板及半導體晶片上。第一和第二連接構件各包括電性連接至半導體晶片的連接墊的重佈線層，且嵌入於所述至少一嵌有組件的基板的所述多個被動組件透過第二互連構件的重佈線層與半導體晶片的連接墊電性連接。

Description

扇出型半導體封裝
本申請案主張2016年11月23日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0156779號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明是關於一種半導體封裝，且特別是關於一種多個連接端子可延伸出配置有半導體晶片的區域之外的扇出型半導體封裝。
近來，半導體晶片相關技術發展的近期趨勢為縮減半導體晶片的尺寸。因此，在封裝技術領域中，由於小尺寸半導體晶片的需求增加，半導體封裝的尺寸漸趨小型化，但同時其包括的接腳數量也逐漸增加。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此類扇出型封裝具有小型化尺寸，且可藉由從配置有半導體晶片的區域向外重配線連接端子而實現多個接腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一同安裝，即使與所述半導體晶片一同安裝的所述多個被動組件的數目（數量）增加，仍可縮減所述封裝的尺寸與厚度。甚者，亦可使製造成本與缺陷率最小化。
根據本發明的一個態樣，可提供一種扇出型半導體封裝，其中具有多個被動組件嵌入於其中的嵌有組件的基板和半導體晶片相鄰配置且被封裝。
根據本發明的一個態樣，一種扇出型半導體封裝可包括第一連接構件、半導體晶片、至少一個嵌有組件的基板、包封體及第二連接構件，所述第一連接構件具有貫穿孔，所述半導體晶片配置於所述第一連接構件的所述貫穿孔中，並具有主動面及與所述主動面相對的非主動面，多個連接墊配置於所述主動面上，所述至少一個嵌有組件的基板配置於相鄰所述第一連接構件的所述貫穿孔中的所述半導體晶片並以預定距離彼此間隔，所述至少一個嵌有組件的基板包括嵌入於其中的多個被動組件，所述包封體包覆至少部分的所述第一連接構件、所述至少一個嵌有組件的基板及所述半導體晶片，所述第二連接構件配置於所述第一連接構件、所述至少一個嵌有組件的基板及所述半導體晶片的所述主動面上。所述第一連接構件及所述第二連接構件分別包括多個重佈線層，所述多個重佈線層與所述半導體晶片的所述多個連接墊電性連接，且嵌入於所述至少一個嵌有組件的基板的所述多個被動組件透過所述第二連接構件的所述重佈線層而與所述半導體晶片的所述多個連接墊電性連接。
在下文中，將參照所附圖式闡述本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮減各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等為圖1至圖17中扇出型半導體封裝朝向安裝表面的方向，而上側、上部分、上表面等，為上述的相反方向（例如圖1至圖17中扇出型半導體封裝朝向安裝表面的相反方向）。然而，上述方向/定向之定義僅為方便說明之用，本申請專利範圍並不特別受限於上述方向定義。
如本文所使用，第一組件與第二組件的「連接」以及其任何變化包括：透過一或多個其他組件（例如黏著層）在所述第一組件與第二組件的間接連接以及第一組件與第二組件之間的直接連接。如本文中所使用，「電性地連接」以及其任何變化指代物理性連接及物理性斷接。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況中，在不背離本發明的範疇下，第一元件可被指代為第二元件。相似地，在不背離本發明的範疇下，第二元件亦可被指代為第一元件。
如本文中所使用，「例示性實施例」及其任何變化可不指代同一例示性實施例，而是用以強調與本文所揭露的另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，此處所提供的例示性實施例可全部或部分地與其他揭露的一個或多個例示性實施例結合。舉例而言，即使未在文中明確描述，在一例示性實施例中的元件可包括於另一例示性實施例中，除非有提供相反或抵觸的描述。
本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1是繪示電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000可包括主板（或母板）1010，主板1010具有與其連接的晶片相關組件1020、網路相關組件1030、電子組件1040以及類似組件。在所示的一實例中，相對於其他在主板1010外部並且透過信號線1090電性連接至主板1010的電子組件，晶片相關組件1020、網路相關組件1030以及電子組件1040可被視為裝設在主板1010上的內建組件（“on-board” components）。晶片相關組件1020、網路相關組件1030以及電子組件1040可彼此連接並且透過信號線1090連接至主板1010的其他外部組件。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等或類似者；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）、其組合或類似者。然而，晶片相關組件1020並不限於此，且在不背離本發明的範疇下，亦可包括其他種類的晶片相關組件。另外，雖然兩個或更多個晶片相關組件1020繪示為不連續的組件，但可彼此結合。
網路相關組件1030可包括一個或更多個用於實施以下協定的電子組件：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的其他任何無線協定及有線協定、其組合等。然而，網路相關組件1030並不限於此，且在不背離本發明的範疇下，亦可包括各種其他無線或有線標準或協定。另外，雖然網路相關組件1030繪示為不連續的組件，但其可彼此結合，且可進一步與晶片相關組件1020結合。
電子組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、其組合等。然而，電子組件1040並非僅限於此，且亦可包括用於各種其他目的的被動組件或類似者。另外，兩個或更多個電子組件1040可彼此結合，或者一個或多個電子組件1040可與晶片相關組件1020及/或網路相關組件1030結合。
視電子裝置1000的類型，且如上述所討論，電子裝置1000可包括電子構件，其可包括在主板1010外部的電子組件。所述的電子組件例如可包括相機模組1050、天線1060、顯示裝置1070以及電池1080。雖然未繪示，其他外部電子組件可為或可包括：音訊編碼解碼器（audio codec）、視訊編碼解碼器（video codec）、功率放大器、羅盤、加速計（accelerometer）、陀螺儀（gyroscope）、揚聲器、大容量儲存單元（例如硬碟驅動機）、光碟（compact disk，CD）驅動機、數位多功能光碟（digital versatile disk，DVD）驅動機、其組合等。應理解的是，電子裝置1000中的組件不限於此，且視應用與使用者的需求，電子組件1000可包括其他組件。
在一實例中，電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦（laptop PC）、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件、其組合等。然而，電子裝置1000不限於此，且可為或可包括其他電子資料處理裝置。
圖2是電子裝置1100實例的立體示意圖。在一實施例中，電子裝置1100可為或可包括一個或更多個上述的電子裝置1000。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容納於電子裝置1000的主體1101中，如圖所示，其可為智慧型電話，且各種電子組件1120可物理性地連接或電性地連接至主板1110。然而，電子裝置1000並不限於此。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如照相機模組1130）可容置於主體1101中。一些電子裝置1120可為晶片相關組件，例如：應用處理器（application processor，AP）、信號處理器等。然而，電子組件1120不限於此。半導體封裝
一般而言，可將多個電路整合在半導體晶片中。半導體晶片可因外部物理性或化學性影響而受損。因此，半導體晶片可在使用於電子裝置中之前進行封裝。
於此，因為在半導體晶片及電子裝置的主板之間電性連接尺寸的差異，可能需要半導體封裝。詳細而言，半導體晶片的連接墊尺寸及半導體晶片的連接墊之間的間隔實質上小於主板的組件安裝墊（component mounting pad）的尺寸及主板的組件安裝墊之間的間隔。因此，可能難以直接在主板上安裝半導體晶片，且封裝技術可降低半導體晶片與主板之間連接尺寸的差異。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型（fan-in）半導體封裝或扇出型（fan-out）半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A為扇入型半導體封裝在封裝前的剖視示意圖。圖3B是繪示於圖3A中的扇入型半導體封裝的平面圖。圖3C是繪示於圖3A與圖3B中的扇入型半導體在封裝後的剖視示意圖。圖3D是繪示於圖3C中的扇入型半導體封裝的平面圖。
圖4A至圖4G繪示用於製造圖3C至圖3D的扇入型半導體封裝的製程步驟。
參照圖3A至圖3D及圖4A至圖4G，半導體晶片2220可例如為積體電路（IC），半導體晶片2220具有主體2221、連接墊2222以及鈍化層2223，主體2221包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）、其組合等，連接墊2222形成於主體2221的一個表面上且包括導電材料，例如鋁（Al）等，鈍化層2223例如為氧化物膜、氮化物膜、其組合等，鈍化層2223形成於主體2221的一個表面上並且至少部分覆蓋連接墊2222。由於連接墊2222的尺寸相對較小，因此可能難以將積體電路（IC）安裝於中間階層的印刷電路板（printed circuit board；PCB）上以及電子裝置的主板上。
因此，連接構件2240可視半導體晶片2220的尺寸在半導體晶片2220上形成，以重配線連接墊2222。圖4A繪示出圖3A中的扇入型半導體封裝。參照圖4B、圖4C以及圖4D，為了形成連接構件2240，絕緣層2241可沉積於半導體晶片2220上。更具體而言，絕緣層2241可沉積於鈍化層2223與連接墊2222之上方。絕緣層2241可包括絕緣材料，例如感光成像介電（photoimagable dielectric，PID）樹脂。如圖4B及圖4C中所繪示，可接著使用光微影與蝕刻製程，在絕緣層2241中形成通孔孔洞2243h。簡而言之，具有特定波長的光線2217會經過具有通孔孔洞2243h之圖案形成於其中的罩幕2215而照射在絕緣層2241上。可執行蝕刻製程移除絕緣層2241，以形成通孔2243（圖4D）。
如圖4D中所繪示，佈線圖案2242可接著在絕緣層2241上以及通孔2243中形成以連接至連接墊2222。參照圖4E與圖4F，可形成保護連接構件2240的鈍化層2250，且可再次執行光微影與蝕刻製程，以在鈍化層2250中形成開口2251。簡而言之，光微影與蝕刻製程可包括透過包括有對應於開口2251的圖案的罩幕2219而在鈍化層2250上照光。接著，蝕刻鈍化層2250以形成開口2251且暴露下方的佈線圖案2242。
如圖4G所繪示，凸塊下金屬層2260可沉積於開口2251中，並可獲得圖3D的扇入型半導體封裝。因此，可透過多個製程步驟製造包括有半導體晶片2220、連接構件2240、鈍化層2250以及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，在扇入型半導體封裝中，所有的連接墊2222配置於半導體晶片2220內，所述連接墊2222例如可用作半導體晶片2220的輸入/輸出（input/output，I/O）端子。因此，扇入型半導體封裝可具有經改善的電子特性且可以低成本製造。因為其製造成本低且具有經改善的電子特性，所以多種可攜帶式的電子裝置（例如：智慧型電話、媒體播放器等）皆包括以扇入型半導體封裝型態製造的組件。此類組件能使信號傳遞更快速且其尺寸小型化。
由於半導體晶片2220的連接墊2222的相對小尺寸及相鄰的連接墊2222之間的小間隔（或分隔），可使用中間電路（亦指中介基板）以在電子裝置的主板（例如：圖1中的主板1010）上安裝扇入型半導體封裝。
圖5是安裝於中介基板（interposer substrate）上的扇入型半導體封裝的剖視示意圖，其接著安裝於電子裝置的主板上。
圖6是嵌入於中介基板（interposer substrate）上的扇入型半導體封裝的剖視示意圖，其接著安裝於電子裝置的主板上。
參照圖5和圖6，並繼續參照圖3A至圖3D及圖4，在扇入型半導體封裝2200中，可透過中介基板2301將半導體晶片2220的連接墊2222再次重配線，且可藉由在中介基板2301上安裝扇入型半導體封裝2200而在電子裝置的主板2500上安裝扇入型半導體封裝2200。在此情況下，可將焊球2270等藉由底部填充樹脂2280或類似者固定於半導體封裝2220。可以模製材料2290覆蓋半導體晶片2220的外表面。或者，如圖6中所繪示，為了重配線半導體晶片2220的連接墊2222，扇入型半導體封裝2200可嵌入於中介基板2302，且扇入型半導體封裝2200可接著安裝於電子裝置的主板2500上。
因此，具有相對小尺寸及小間隔（或分隔）的連接墊2222可連接至電子裝置的主板。扇出型 半導體封裝
圖7是繪示扇出型半導體封裝2100的剖視示意圖。
參照圖7，扇出型半導體封裝2100可包括具有被包封體2130所保護的主體2121的半導體晶片2120。可藉由互連構件2140使半導體晶片2120的連接墊2122向外重配線或將連接墊2122「引出」至半導體晶片2120之外。如圖所示，鈍化層2150可形成或沉積於互連構件2140上，且凸塊下金屬層2160可形成或沉積於鈍化層2150的開口中。焊球2170可形成或沉積於凸塊下金屬層2160上。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，在扇入型半導體封裝中，所有的半導體晶片的連接墊可配置於半導體晶片內。因此，當半導體晶片的尺寸縮減時，焊球的尺寸與間距（pitch）亦可縮減，並可於扇入型半導體封裝中使用非標準化的焊球佈局(non-standardized ball layout)。另一方面，在圖7揭露的扇出型半導體封裝中，半導體晶片的連接墊（I/O端子）透過形成於半導體晶片上的互連構件重配線至半導體晶片外。因此，即使半導體晶片的尺寸縮減，仍有可能在扇出型半導體封裝中使用標準化的焊球佈局（standardized ball layout）。所以，在電子裝置的主板上安裝扇出型半導體封裝可能不需要中介層（interposer），如以下所述。
圖8是安裝於電子裝置的主板2500上的扇出型半導體封裝2100的剖視示意圖。
參照圖8，可使用焊球2170或類似連接器，於電子裝置的主板2500上安裝扇出型半導體封裝2100。扇出型半導體封裝2100包括在半導體晶片2120上形成的連接構件2140，連接構件2140用以重配線連接墊2122至扇出區域，所述扇出區域的面積大於半導體晶片2120的面積，標準化的焊球佈局進而可被使用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可在不使用單獨的中介基板的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，因此扇出型半導體封裝的厚度可小於使用中介基板的扇入型半導體封裝的厚度。因此，可縮減扇出型半導體封裝的尺寸。另外，扇出型半導體封裝具有經改善的熱特性及電子特性，且其在行動裝置（例如：智慧型電話）中的使用可符合需求。因此，相較於使用印刷電路板（printed circuit board，PCB）的一般疊層類型半導體封裝（package-on-package；POP），扇出型半導體封裝可更為緊密（compact），且可防止翹曲（warpage）現象發生。
如上述所討論，在扇出型半導體封裝中，半導體晶片安裝於電子裝置的主板上，且半導體晶片受到保護而免受外部影響。相反地，扇入型半導體封裝嵌入於中介基板中，其接下來將安裝在電子裝置的主板上。
以下將詳細闡述一種扇出型半導體封裝，其包括與半導體晶片一同安裝的多個被動組件。即使封裝包括與所述半導體晶片一同安裝的所述多個被動組件，仍可縮減所述封裝的尺寸與厚度，且能降低安裝成本與缺陷率。
圖9是扇出型半導體封裝100A的一實例的剖視示意圖。
根據所揭露的例示性實施例，圖10是繪示於圖9中的扇出型半導體封裝100A的平面示意圖。
參照圖9和圖10，扇出型半導體封裝100A可包括第一連接構件110、第一半導體晶片120a和第二半導體晶片120b，第一連接構件110具有貫穿孔110H，第一半導體晶片120a和第二半導體晶片120b配置於貫穿孔110H內。扇出型半導體封裝100A可進一步包括嵌有組件的基板130，嵌有組件的基板130配置於貫穿孔110H內的第一半導體晶片120a和第二半導體晶片120b之間，並與第一半導體晶片120a和第二半導體晶片120b以預定距離彼此間隔。然而，在其他實施例中，第一半導體晶片120a和第二半導體晶片120b的其中一者可位於嵌有組件的基板130與第一半導體晶片120a和第二半導體晶片120b的另一者之間。嵌有組件的基板130可包括嵌入於嵌有組件的基板130中的多個被動組件132a、132b、132c、132d、132e、132f和132g，多個被動組件132a、132b、132c、132d、132e、132f和132g。扇出型半導體封裝100A亦可包括包封體140，包封體140包覆第一連接構件110的至少部分、第一半導體晶片120a的至少部分、第二半導體晶片120b的至少部分和嵌有組件的基板130的至少部分。扇出型半導體封裝100A的第二連接構件150可配置於第一連接構件110、第一半導體晶片120a的主動面、第二半導體晶片120b的主動面和嵌有組件的基板130上。
第一連接構件110可包括重佈線層112a和重佈線層112b，重佈線層112a和重佈線層112b分別電性連接至第一半導體晶片120a的連接墊122a和第二半導體晶片120b的連接墊122b。第二連接構件150可包括重佈線層152，這些重佈線層152個別電性連接至第一半導體晶片120a的連接墊122a和第二半導體晶片120b的連接墊122b。嵌入於嵌有組件的基板130中的所述多個被動組件132a、132b、132c、132d、132e、132f和132g可分別透過第二連接構件150的重佈線層152分別電性連接至第一半導體晶片120a的連接墊122a和第二半導體晶片120b的連接墊122b。鈍化層160可配置於第二連接構件150上，凸塊下金屬層170可進一步配置於鈍化層160的開口中，且連接端子180可配置於凸塊下金屬層170上，連接端子180例如為焊料球以及類似者。然而，在其他實施例中，可省略鈍化層160、凸塊下金屬層170和連接端子180的其中一者或數者。
一般而言，半導體封裝和被動組件安裝在裝置（例如行動載具及類似裝置）的主板或子板（sub-board）上。因此，板上的組件之間的間隔的縮小有其限制，特別是數百個小組件安裝在一個板上，且安裝成本與缺陷率可能相對較高。為解決此問題，可考慮系統型封裝（system in package，SIP）結構，其能減少安裝面積，並能藉由實現多個半導體晶片與多個被動組件於單一封裝以改善表面黏著技術（surface mounting technology，SMT）效果。然而，在SIP結構中通常使用中介基板（interposer substrate），因此封裝厚度（例如垂直方向的厚度）的縮減有所限制。尤其多個被動構件的厚度可能不同，且所述多個被動構件與多個半導體晶片的厚度差異可能相對較高。因此，在中介基板上安裝所述多個被動構件與多個半導體晶片時，可能產生由於厚度差異等所造成的問題，例如成型缺陷（molding defects）。
另一方面，根據例示性實施例，扇出型半導體封裝100A中的所述多個被動組件132a、132b、132c、132d、132e、132f和132g可封裝於嵌有組件的基板130中，嵌有組件的基板130可配置於半導體晶片120a和半導體晶片120b之間且可被進一步封裝。此外，不使用中介基板，而可能在第一半導體晶片120a的主動面和第二半導體晶片120b的主動面上形成（例如直接形成）第二連接構件150，第二連接構件150包括重佈線層152，重佈線層152可將連接墊122a和連接墊122b重配線至扇出區域（fan-out region）。因此，扇出型半導體封裝100A的厚度可縮減，且厚度不同的所述多個被動組件132a、132b、132c、132d、132e、132f和132g可用於嵌有組件的基板130中，藉此緩解由於厚度差異所造成的問題。
特別的是，在根據例示性實施例的扇出型半導體封裝100A中，嵌有組件的基板130可包括具有空腔131Ha和空腔131Hb的基板131（圖10），所述多個被動組件132a、132b、132c、132d、132e、132f和132g可配置於基板131的空腔131Ha和空腔131Hb中並為樹脂層133所包覆。基板131的使用可將樹脂層133造成的厚度差異最小化，也可維持扇出型半導體封裝100A的剛性（rigid）。於此，可將厚度相對不同的被動組件分開並配置於第一空腔131Ha和第二空腔131Hb中。如此一來，可將厚度差異造成的缺陷最小化。此外，嵌有組件的基板130可包括佈線構件134，佈線構件134包括佈線層134b，佈線層134b連接至第二連接構件150的重佈線層152，且如上所述，嵌有組件的基板130可透過佈線構件134安裝於扇出型半導體封裝100A中，使得電性連接較為容易，可靠性也可提高。
在根據例示性實施例的扇出型半導體封裝100A中，第一連接構件110可包括重佈線層112a與重佈線層112b，重佈線層112a與重佈線層112b可重配線連接墊122a和連接墊122b。因此，可提高設計的自由度，減少第二連接構件150的層數，使扇出型半導體封裝100A更薄，且可減少在配置半導體晶片120a和120b後在形成第二連接構件150時可能產生的缺陷。由於缺陷減少，良率便可提高。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可包括重佈線層112a和重佈線層112b，重佈線層112a和重佈線層112b用以重配線半導體晶片120a的連接墊122a和半導體晶片120b的連接墊122b，藉此減少第二連接構件150的層數。第一連接構件110可依據其所包括的材料改進扇出型半導體封裝100A的剛性（rigidity），並可維持包封體140的厚度一致。根據例示性實施例的扇出型半導體封裝100A可經由第一連接構件110而作為一般疊層類型半導體封裝（POP）。第一連接構件110可具有貫穿孔110H。半導體晶片120a、半導體晶片120b和嵌有組件的基板130可在貫穿孔中相鄰配置，並可與第一連接構件110以預定距離相間隔。第一連接構件110可圍繞半導體晶片120a、半導體晶片120b和嵌有組件的基板130而配置。換言之，第一連接構件110可大致沿著半導體晶片120a、半導體晶片120b和嵌有組件的基板130的周圍位於半導體晶片120a、半導體晶片120b和嵌有組件的基板130的附近。然而，此架構僅為一實例，半導體晶片120a、半導體晶片120b和嵌有組件的基板130和第一連接構件110的配置可依照設計和應用需求修改。
如以上所揭露，第一連接構件110可包括重佈線層112a和重佈線層112b，重佈線層112a和重佈線層112b用以重配線半導體晶片120a的連接墊122a和半導體晶片120b的連接墊122b，因此減少第二連接構件150的層數。第一連接構件110可依據其所包括的材料改進扇出型半導體封裝100A的剛性（rigidity），並可維持包封體140的厚度一致。根據例示性實施例的扇出型半導體封裝100A可經由第一連接構件110而作為一般疊層類型半導體封裝（POP）。第一連接構件110可具有貫穿孔110H。半導體晶片120a和半導體晶片120b可配置於貫穿孔110H中，並與第一連接構件110以預定距離彼此間隔。第一連接構件110可圍繞半導體晶片120a、半導體晶片120b而配置。換言之，第一連接構件110可大致沿著半導體晶片120a和半導體晶片120b的周圍位於半導體晶片120a、半導體晶片120b的附近。然而，此架構僅為一實例，半導體晶片120a和半導體晶片120b和第一連接構件110的配置可依照設計和應用需求修改。
第一連接構件110可包含絕緣層111、第一重佈線層112a以及第二重佈線層112b，第一重佈線層112a與第二連接構件150接觸並嵌於絕緣層111中，第二重佈線層112b配置於絕緣層111的與嵌有第一重佈線層112a的絕緣層111的表面相對的表面上。第一重佈線層112a以及第二重佈線層112b可電性連接至連接墊122a和連接墊122b。第一重佈線層112a以及第二重佈線層112b可透過貫穿絕緣層111的通孔113彼此電性連接。
當第一重佈線層112a嵌入於絕緣層111中，可降低因第一重佈線層112a的厚度而形成的台階（step），因此第一重佈線層112a可以不伸出或突出至第二連接構件150中，因此第二連接構件150的厚度可維持相對一致。亦即，從重佈線層152至絕緣層111的下表面的距離與從重佈線層152至半導體晶片120a的連接墊112a和半導體晶片120b的連接墊112b的距離之間的差異，可以小於第一重佈線層112a的厚度。因此，第二連接構件150可獲得高密度的佈線設計。第一連接構件110的重佈線層112a和重佈線層112b的厚度可大於重佈線層152的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120a和半導體晶片120b的厚度，因此視第一連接構件110的規格而定，重佈線層112a和重佈線層112b可形成為具有相對較大的尺寸。另一方面，重佈線層152可形成為相對較薄。
絕緣層111中包括的材料並無特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布、玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（ajinomoto build up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等。或者，亦可使用感光成像介電（photoimagable dielectric，PID）樹脂作為所述絕緣材料。
重佈線層112a和重佈線層112b可重配線第一半導體晶片120a的連接墊122a和第二半導體晶片120b的連接墊122b。重佈線層112a和重佈線層112b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a和重佈線層112b可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a和重佈線層112b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。於此，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號、控制訊號、或其組合等。另外，重佈線層112a和重佈線層112b可包括通孔接墊、線接墊（wire pad）、連接端子墊等。
通孔113可使形成於不同層上的重佈線層112a和重佈線層112b彼此電性連接，以於第一連接構件110中形成電性路徑（electrical path）。通孔113中的每一者的材料可為導電材料。若非通孔113中的每一者可完全填滿導電材料，則可沿通孔孔洞中的每一者的孔壁或在通孔113中的其他任何位置形成導電材料，以電性連接至重佈線層112a和重佈線層112b。另外，通孔113中的每一者可具有任何所需的形狀，例如圓柱形形狀、錐狀等，並不限於特別的形狀。形成通孔113的孔洞時，第一重佈線層112a的一些接墊可作為停止層（stopper），且通孔113中的一者或多者可具有錐狀，所述錐狀的上表面的寬度大於下表面的寬度。此情況下，通孔113可與第二重佈線層112b的接墊圖案整合。
半導體晶片120a和半導體晶片120b中的每一者可為積體電路（integrated circuit，IC）。積體電路可以是或可包括：舉例而言，處理器晶片（processor chip），更具體而言，應用處理器（application processor，AP），例如是中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器、其組合或類似者，但不以此為限。舉例而言，積體電路可以是記憶體晶片或邏輯晶片，記憶體晶片例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體或類似者；邏輯晶片例如類比至數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific integrated circuit，ASIC）或類似者。雖然圖中繪示兩個半導體晶片，半導體晶片的數量並不以此為限，且所需數量的半導體晶片（包括單獨的半導體晶片）可與嵌有組件的基板一同安裝在扇出型半導體封裝100A中。
半導體晶片120a和半導體晶片120b可為包括主動晶圓的積體電路。此情況下，半導體晶片120a的主體121a和半導體晶片120b的主體121b的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各種電路可形成於主體121a和主體121b的每一者上。連接墊122a和連接墊122b可使半導體晶片120a和半導體晶片120b與其他構件電性連接，且連接墊122a和連接墊122b的每一者的材料只要是導電材料（例如鋁（Al）等）即可，並無特別限制。可分別於主體121a和主體121b上形成鈍化層123a和鈍化層123b，鈍化層123a和鈍化層123b暴露連接墊122a和連接墊122b，鈍化層123a和鈍化層123b可為氧化物膜、氮化物膜、其組合等或氧化物層與氮化物層所構成的雙層。連接墊122a和連接墊122b的下表面透過鈍化層123a和鈍化層123b可具有相對於包封體140的下表面的台階（step）。因此，可使包封體140流入連接墊122a和連接墊122b的下表面之情形最小化。可進一步在其他需要的位置配置絕緣層（未繪示）等。
嵌有組件的基板130可包括具有第一空腔131Ha和第二空腔131Hb的基板131，多個被動組件132a、132b、132e和132f可配置於基板131的空腔131Ha中，多個被動組件132c、132d和132g可配置於基板131的第二空腔131Hb中，樹脂層133可圍繞至少部分的所述多個被動組件132a、132b、132c、132d、132e、132f和132g，且佈線構件134可包括佈線層134b，佈線層134b配置於所述多個被動組件132a、132b、132c、132d、132e、132f和132g上並與所述多個被動組件132a、132b、132c、132d、132e、132f和132g電性連接。可於樹脂層133上進一步配置絕緣層135及/或金屬層136。
基板131可為下述材料所形成：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布、玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、覆銅箔層壓板（copper clad laminate，CCL）、未包覆銅箔層壓板（unclad CCL）等。形成於基板131中的第一空腔131Ha和第二空腔131Hb可貫穿基板131。
被動組件132a、132b、132c、132d、132e、132f和132g可分別為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitors，LICC）、電感器等。於此，被動組件132a、132b、132c、132d、132e、132f和132g可具有不同的厚度。在此情況下，舉例而言，厚度相對較薄的被動組件132a、132b、132e和132f可配置於第一空腔131Ha中，而厚度相對較厚的被動組件132c、132d和132g可配置於第二空腔131Hb中，且可以使厚度差異造成的缺陷最小化。
樹脂層133可保護被動組件132a、132b、132c、132d、132e、132f和132g。樹脂層133可圍繞至少部分的被動組件132a、132b、132c、132d、132e、132f和132g。樹脂層133可包括絕緣材料。絕緣材料可為包括無機填料和絕緣樹脂的材料，例如環氧樹脂等熱固性樹脂、聚醯亞胺樹脂等熱塑性樹脂、具有浸漬於熱塑性樹脂與熱固性樹脂中的無機填料等增強材料的樹脂，例如味之素累積膜（Ajinomoto Build up Film；ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine；BT）、感光成像介電（photoimagable dielectric，PID）樹脂、其組合等。此外，可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。
佈線構件134可包括絕緣層134a、佈線層134b和通孔134c，佈線層134b形成於絕緣層134a上，通孔134c貫穿絕緣層134a並使被動組件132a、132b、132c、132d、132e、132f和132g連接至佈線層134b。絕緣層134a可包括已知的絕緣材料，例如PID樹脂、ABF等。佈線層134b可為銅（Cu）等導電材料所形成，並可包括接墊圖案（pad pattern），接墊圖案用以使被動組件132a、132b、132c、132d、132e、132f和132g連接至第二連接構件150的重佈線層152。通孔134c亦可為銅（Cu）等導電材料所形成，且通孔134c的形狀並無特別限制。
絕緣層135可保護基板131、樹脂層133等。絕緣層135可包括絕緣材料，例如PID樹脂、ABF等。可配置金屬層136於絕緣層135上，以至少部分覆蓋被動組件132a、132b、132c、132d、132e、132f和132g的上部分。金屬層136可包括銅（Cu）等金屬，且嵌有組件的基板130可藉由金屬層136而具有較佳的阻擋電磁波功能及/或散熱功能。在一些情況中，可直接形成金屬層136於樹脂層133上，在這些情況中絕緣層135不存在。
包封體140可保護第一連接構件110、半導體晶片120a、半導體晶片120b和嵌有組件的基板130等。包封體140的包封形式無特別限制，但可為包封體140至少部分圍繞第一連接構件110、第一半導體晶片120a、第一半導體晶片120b和嵌有組件的基板130等的至少部分之形式。舉例而言，包封體140可覆蓋第一連接構件110、嵌有組件的基板130和半導體晶片120a及半導體晶片120b的非主動面，並填充貫穿孔110H的壁面與半導體晶片120a的側表面、半導體晶片120b的側表面及嵌有組件的基板130的側表面之間的間隔。此外，包封體140亦可填充半導體晶片120a的鈍化層123a以及半導體晶片120b的鈍化層123b與第二連接構件150之間的間隔的至少部分。包封體140可填充貫穿孔110H，以作為半導體晶片120a及半導體晶片120b與嵌有組件的基板130的黏合劑，並減少半導體晶片120a及半導體晶片120b與嵌有組件的基板130的彎曲（buckling）。
包封體140可包括絕緣材料。絕緣材料可為包括無機填料和絕緣樹脂的材料，例如環氧樹脂等熱固性樹脂、聚醯亞胺樹脂等熱塑性樹脂、具有浸漬於熱塑性樹脂與熱固性樹脂中的無機填料等增強材料的樹脂，例如味之素累積膜（Ajinomoto Build up Film；ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine；BT）、感光成像介電（photoimagable dielectric，PID）樹脂、其組合等。此外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，可使用浸漬於熱塑性樹脂與熱固性樹脂等絕緣樹脂中的無機填料及/或玻璃纖維（或玻璃布、玻璃織物）等核心材料的材料作為絕緣材料。
當使用包括玻璃纖維、無機填料和絕緣樹脂的材料作為包封體140的材料時，可使扇出型半導體封裝100A的翹曲（warpage）最小化而不須進行額外的製程。詳細而言，包封體140可包括玻璃纖維以維持扇出型半導體封裝100A的剛性（rigidity）。此外，包封體140可包括無機填料，因此可調整熱膨脹係數（coefficient of thermal expansion，CTE）。因此，可將扇出型半導體封裝100A因熱膨脹係數失配（mismatch）而造成的翹曲（warpage）現象最小化。同時，包封體140可於b階段（b-stage）時包覆第一連接構件110、嵌有組件的基板130、半導體晶片120a和第二半導體晶片120b。因此，包封體140的絕緣樹脂和無機填料不僅可配置於第一連接構件110、嵌有組件的基板130、半導體晶片120a的非主動面及半導體晶片120b的非主動面上，亦可配置於貫穿孔110H的壁面與半導體晶片120a的側表面、半導體晶片120b的側表面及嵌有組件的基板130的側表面之間的間隔中。另一方面，包封體140的玻璃纖維僅可配置於第一連接構件110、嵌有組件的基板130、半導體晶片120a的非主動面及半導體晶片120b的非主動面上。以所述形式配置玻璃纖維可維持扇出型半導體封裝100A的上部分的剛性。
第二連接構件150可重配線第一半導體晶片120a的連接墊122a和第二半導體晶片120b的連接墊122b。第一半導體晶片120a的數十至數百個連接墊122a和第二半導體晶片120b的數十至數百個連接墊122b具有各種功能，第二連接構件150可重配線第一半導體晶片120a的數十至數百個連接墊122a和第二半導體晶片120b的數十至數百個連接墊122b，第一半導體晶片120a的數十至數百個連接墊122a和第二半導體晶片120b的數十至數百個連接墊122b可視其功能透過連接端子180與一個或多個外源物理連接或電性連接。第二連接構件150可包括絕緣層151、重佈線層152及通孔153，重佈線層152配置於絕緣層151上，通孔153貫穿絕緣層151並將重佈線層152彼此連接。第二連接構件150可由一個層所形成，或可由較圖中所繪示的層數更多的多個層所形成。
絕緣層151中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為所述絕緣材料。換言之，絕緣層151 可為感光性絕緣層。若絕緣層151具有感光特性，則絕緣層151可形成為具有較小的厚度，且可更容易地達成通孔153的精細間距。絕緣層151可為包括絕緣樹脂和無機填料的感光性絕緣層。若多個絕緣層151為多層，絕緣層151的材料可彼此相同，亦可彼此不同（若有必要）。若絕緣層151為多層，絕緣層151可視製程而彼此整合，進而使得這些絕緣層151之間的邊界可為不明顯的。
重佈線層152可重配線連接墊122a和連接墊122b，且重佈線層152的每一者的材料可為導電材料，例如：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層152可視其對應的層的設計而執行各種功能。舉例而言，重佈線層152可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。於此，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號、控制訊號等。此外，重佈線層152可包括通孔接墊、連接端子接墊等。
通孔153可使在不同的層上所形成的重佈線層152、佈線層134b、連接墊122a和連接墊122b等彼此電性連接，從而在扇出型半導體封裝100A中形成電性路徑（electrical path）。通孔153中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。只要保持穿過通孔153的導電，可於通孔153中的每一者中完全填滿導電材料，或者可沿通孔153中的每一者的孔壁或在通孔153中的其他任何位置形成導電材料。此外，通孔153中的每一者可具有任何所需的形狀，例如錐狀、圓柱形形狀等。
鈍化層160可保護第二連接構件150不受外部物理損壞或化學損壞。鈍化層160可具有開口，所述開口暴露至少部分的第二連接構件150的重佈線層152。可於鈍化層160中形成多個（例如數十至數千個）開口。鈍化層160可包括絕緣樹脂和無機填料，但可不包括玻璃纖維。舉例而言，鈍化層160可由ABF所形成，但並不限於此。
凸塊下金屬層170可改善連接端子180的連接可靠性（connection reliability），以便改善扇出型半導體封裝100A的板級可靠性（board level reliability）。凸塊下金屬層170可連接至鈍化層160的開口暴露出的第二連接構件150的重佈線層152。凸塊下金屬層170可藉由所需的金屬化方法使用金屬等導電材料或其他所需的導電材料形成於鈍化層160的開口中。
連接端子180可另外用以使扇出型半導體封裝100A與其他外部組件物理及/或電性連接。舉例而言，扇出型半導體封裝100A可經由連接端子180安裝於電子裝置的主板上。連接端子180中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且連接端子180中的每一者的材料不特別以此為限。連接端子180中的每一者可為接腳（land）、球、引腳等。連接端子180可形成為多層結構或單層結構。若連接端子180形成為多層結構，連接端子180可包括銅（Cu）柱及焊料。若連接端子180形成為單層結構，連接端子180可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子180不以此為限。
連接端子180的數量、配置、間隔等不受特別限制，而可視設計與應用的需要充分地修改。舉例而言，連接端子180的數量可根據連接墊122a的數量和連接墊122b的數量。若連接端子180為焊料球，連接端子180可覆蓋凸塊下金屬層170延伸至鈍化層160的一個表面上的側表面，且連接可靠性可較為優異。
可在扇出區域（fan-out region）中配置連接端子180中的至少一者。所述扇出區域為除了配置有半導體晶片120a和半導體晶片120b的區域之外的區域。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於3D內連線。此外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等，扇出型封裝的厚度較薄且成本較低。
同時，雖然圖9和圖10中並未繪示，可於第一連接構件110的貫穿孔110H的壁面上形成金屬薄膜，用以散熱及/或阻擋電磁波。相似地，可於嵌有組件的基板130的基板131的空腔131Ha和空腔131Hb的壁面上形成金屬薄膜，用以散熱及/或阻擋電磁波。
圖11A和圖11B是繪示用於製造圖9中的扇出型半導體封裝100A的一實例的製程步驟示意圖。
參照圖11A，可製備嵌有組件的基板130。可藉由以下步驟製備嵌有組件的基板130：使用雷射鑽孔、機械鑽孔或其組合等在基板131中形成空腔131Ha和空腔131Hb，使用黏著膜210等在空腔131Ha和空腔131Hb中配置被動組件132a、132b、132c、132d、132e、132f和132g，使用層疊方法（lamination method）或塗佈方法（applying method）形成樹脂層133，再形成佈線構件134。可藉由以下步驟形成佈線構件134：使用層疊方法（lamination method）或塗佈方法（applying method）形成絕緣層134a，使用光微影方法、雷射鑽孔、機械鑽孔或其組合等形成用於通孔134c的孔洞，使用電鍍（electroplating）、無電鍍（electroless plating）或其組合等鍍金方法（plating method）形成佈線層134b和通孔134c。可使用層疊方法（lamination method）或塗佈方法（applying method）形成絕緣層135，並可使用濺鍍（sputtering）、鍍金（plating）或其組合等形成金屬層136。
參照圖11B，可製備具有貫穿孔110H的第一連接構件110。可藉由以下步驟形成第一連接構件110：在載體膜（carrier film）上形成第一重佈線層112a，形成覆蓋第一重佈線層112a的絕緣層111，形成通孔113和第二重佈線層112b，再將製造出的第一連接構件110從所述載體膜分離。或者，可藉由以下步驟形成第一連接構件110：製備絕緣層111，在絕緣層111中形成用於通孔113的孔洞，在絕緣層111中形成通孔113，並使用鍍金（plating）等在絕緣層111之上和之下分別形成重佈線層112a和重佈線層112b。接著，半導體晶片120a、半導體晶片120b和嵌有組件的基板130可利用黏著膜220等在第一連接構件110的貫穿孔110H中彼此相鄰配置，可藉由使用層疊方法（lamination method）或塗佈方法（applying method）形成包封體140，以包覆半導體晶片120a、半導體晶片120b和嵌有組件的基板130。接著，可形成第二連接構件150。可藉由以下步驟形成第二連接構件150：使用層疊方法（lamination method）或塗佈方法（applying method）形成絕緣層151，使用光微影方法、雷射鑽孔、機械鑽孔或其組合等形成用於通孔153的孔洞，使用電鍍（electroplating）、無電鍍（electroless plating）或其組合等已知的鍍金方法（plating method）形成重佈線層152和通孔153。可使用層疊方法（lamination method）或塗佈方法（applying method）形成鈍化層160，可使用金屬化方法形成凸塊下金屬層170，並可接著形成連接端子180。由此可透過一系列製程來製造根據例示性實施例的扇出型半導體封裝100A。
圖12是扇出型半導體封裝100B的另一實例的剖視示意圖。
參照圖12，扇出型半導體封裝100B可包括第一嵌有組件的基板130a和第二嵌有組件的基板130b。第一嵌有組件的基板130a和第二嵌有組件的基板130b可彼此相鄰配置並以預定距離彼此間隔，並可包括分別配置於其中的多個被動組件132a、132b、132c和132d。被動組件132a、132b、132c和132d可分別為多層陶瓷電容器（MLCC）、低電感晶片電容器（LICC）、電感器等，並可具有不同的厚度（例如垂直方向的厚度）。在此情況下，舉例而言，厚度相對較薄的被動組件132a和132b可嵌入於第一嵌有組件的基板130a中，而厚度相對較厚的被動組件132c和132d可嵌入於第二嵌有組件的基板130b中，且可以使厚度差異造成的缺陷最小化。第一嵌有組件的基板130a和第二嵌有組件的基板130b可分別包括基板131、被動組件132a、132b、132c和132d、樹脂層133、佈線構件134、絕緣層135、金屬層136等，與上述的第一嵌有組件的基板130a和第二嵌有組件的基板130b相似，為求簡潔，於此不再贅述。
扇出型半導體封裝100B的不同架構的說明和製造方法與上述的扇出型半導體封裝100A相似，為求簡潔，於此不再贅述。
圖13是扇出型半導體封裝100C的另一實例的剖視示意圖。
參照圖100C，扇出型半導體封裝100C可包括第一嵌有組件的基板130a和第二嵌有組件的基板130b。第一嵌有組件的基板130a和第二嵌有組件的基板130b可不包括多個基板131。舉例而言，可在製造嵌有組件的基板130a和嵌有組件的基板130b的期間，藉由切割（sawing）等移除基板131。
扇出型半導體封裝100C的不同組態的說明和製造方法與上述的扇出型半導體封裝100A和扇出型半導體封裝100B相似，為求簡潔，於此不再贅述。
圖14是扇出型半導體封裝100D的另一實例的剖視示意圖。
參照圖100D，扇出型半導體封裝100D可包括第一嵌有組件的基板130a和第二嵌有組件的基板130b。第一嵌有組件的基板130a和第二嵌有組件的基板130b可分別進一步包括貫穿基板131的多個通孔137。所述多個通孔137可以預定距離彼此間隔，以分別圍繞多個被動組件132a、132b、132c和132d。所述多個通孔137可與覆蓋所述多個被動組件132a和132b、132c和132d的上部分的金屬層136連接，且在所述多個被動組件132和132b、132c和132d之間及/或在所述多個被動組件132a和132b、132c和132d與半導體晶片120a和半導體晶片120b之間傳播的電磁波可減弱。此外，可改善散熱效果。所述多個通孔137可為連接至接地（GND）圖案的虛擬通孔（dummy via）。在此情況下，所述多個通孔137可與訊號圖案等絕緣。
扇出型半導體封裝100D的不同組態的說明和製造方法與上述的扇出型半導體封裝100A、扇出型半導體封裝100B和扇出型半導體封裝100C相似，為求簡潔，於此不再贅述。在一實施例中，在不背離本發明的範疇下，扇出型半導體封裝100D中的電磁波阻擋結構亦可用於具有一個嵌有組件的基板130的扇出型半導體封裝100A中。
圖15是扇出型半導體封裝100E的剖視示意圖。
參照圖15，扇出型半導體封裝100E可包括第一嵌有組件的基板130a和第二嵌有組件的基板130b。第一嵌有組件的基板130a和第二嵌有組件的基板130b可分別進一步包括貫穿基板136且連接至金屬層136的多個通孔137。此外，第一連接構件110可包括貫穿絕緣層111並圍繞半導體晶片120a、半導體晶片120b、第一嵌有組件的基板130a和第二嵌有組件的基板130b的多個通孔113。所述多個通孔113可透過通孔143連接至配置於包封體140上且覆蓋半導體晶片120a、半導體晶片120b、第一嵌有組件的基板130a和第二嵌有組件的基板130b的金屬層142。亦即，以上參照圖14所討論的電磁波阻擋結構可用於整個扇出型半導體封裝100E中。因此，可改善扇出型半導體封裝100E中的電磁波阻擋和散熱。所述多個通孔113可為連接至接地（GND）圖案的虛擬通孔。在此情況下，所述多個通孔113可與訊號圖案等絕緣。在一些實施例中，所述多個通孔113可包括虛擬通孔和訊號通孔。在此情況下，虛擬通孔可圍繞訊號通孔而配置，或者訊號通孔可圍繞虛擬通孔而配置。
扇出型半導體封裝100E的不同組態的說明和製造方法與上述的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C和扇出型半導體封裝100D相似，為求簡潔，於此不再贅述。在一實施例中，在不背離本發明的範疇下，扇出型半導體封裝100E中的電磁波阻擋結構亦可用於具有一個嵌有組件的基板130的扇出型半導體封裝100A中。
圖16是另一個扇出型半導體封裝100F的剖視示意圖。
參照圖16，在扇出型半導體封裝100F中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b與第三重佈線層112c，第一絕緣層111a與第二連接構件150接觸，第一重佈線層112a與第二連接構件150接觸且嵌入於第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的與嵌有第一重佈線層112a的第一絕緣層111的表面相對的表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b和第三重佈線層112c可電性連接至連接墊122a和連接墊122b。第一重佈線層112a和第二重佈線層112b可透過貫穿第一絕緣層111a的第一通孔113a彼此電性連接，第二重佈線層112b和第三重佈線層112c可透過貫穿第二絕緣層111b的第二通孔113b彼此電性連接。
當第一重佈線層112a嵌入於第一絕緣層111a中，可使因第一重佈線層112a的厚度而產生的台階輪廓（step profile）最小化，第一重佈線層112a可以不伸出或突出至第二連接構件150中，且第二連接構件150的厚度可維持相對一致。換言之，從第二連接構件150的重佈線層152至第一絕緣層111a的下表面的距離與從第二連接構件150的重佈線層152至半導體晶片120a的連接墊122a和半導體晶片120b的連接墊122b的距離之間的差異可以小於第一重佈線層112a的厚度。因此，第二連接構件150可容易作成高密度的佈線設計。
可配置第一連接構件110的第一重佈線層112a的下表面於高於半導體晶片120a的連接墊122a的下表面和半導體晶片120b的連接墊122b的下表面的水平高度上。此外，第二連接構件150的重佈線層152與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件150的重佈線層152與半導體晶片120a的連接墊122a和半導體晶片120b的連接墊122b之間的距離。此可由於第一重佈線層112a可凹陷於第一絕緣層111a中。如同以上所述，當第一重佈線層112a凹陷於第一絕緣層111a中，可使得第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階（step），使包封體140的材料流入第一重佈線層112a最小化，因而使第一重佈線層112a的汙染最小化。第一連接構件110的第二重佈線層112b可配置於半導體晶片120a與半導體晶片120b的主動面與非主動面之間的水平高度上。第一連接構件110的厚度可對應第一半導體晶片120a的厚度和第二半導體晶片120b的厚度而形成。因此，形成於第一連接構件110中的第二重佈線層112b可配置於半導體晶片120a與半導體晶片120b的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於第二連接構件150的重佈線層152的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120a和半導體晶片120b的厚度，因此視第一連接構件110的規格而定，重佈線層112a、重佈線層112b和重佈線層112c可具有大尺寸。另一方面，所形成的第二連接構件150的重佈線層152可具有相對小的薄度。
扇出型半導體封裝100F的不同架構的說明和製造方法與上述的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D和扇出型半導體封裝100E相似，為求簡潔，於此不再贅述。在一實施例中，在不背離本發明的範疇下，扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D和扇出型半導體封裝100E的特徵和架構亦可用於扇出型半導體封裝100F。
圖17是扇出型半導體封裝100G的另一實施例的剖視示意圖。
參照圖17，在扇出型半導體封裝100G中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c和第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a的相對的表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上且覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c和第四重佈線層112d可電性連接至連接墊122a和連接墊122b。由於第一連接構件110可包括數量較多的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，故可進一步簡化第二連接構件150的結構。因此，可將形成第二連接構件150時產生的缺陷所造成的良率下降最小化。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c和第四重佈線層112d可透過第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接，第一通孔113a、第二通孔113b及第三通孔113c各自貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c。
第一絕緣層111a的厚度可較第二絕緣層111b及第三絕緣層111c的厚度大。第一絕緣層111a可相對較厚，以維持剛性，且可使用第二絕緣層111b及第三絕緣層111c以形成數量較多的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為包括玻璃纖維、無機填料及絕緣樹脂的預浸體（prepreg），且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂等味之素構成膜（ABF）或感光性絕緣（PID）膜。然而，第一絕緣層111a的材料與第二絕緣層111b和第三絕緣層111c的材料不以此為限。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑和貫穿第三絕緣層111c的第三通孔113c的直徑。
可配置第一連接構件110的第三重佈線層112c的下表面於低於半導體晶片120a的連接墊122a的下表面和半導體晶片120b的連接墊122b的下表面的水平高度上。此外，第二連接構件150的重佈線層152與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件150的重佈線層152與半導體晶片120a的連接墊122a和半導體晶片120b的連接墊122b之間的距離。此可由於第三重佈線層112c可突出於第二絕緣層111b進而與第二連接構件150接觸。第一連接構件110的第一重佈線層112a和第二重佈線層112b可配置於半導體晶片120a與半導體晶片120b的主動面與非主動面之間的水平高度上。第一連接構件110的厚度可對應第一半導體晶片120a的厚度和第二半導體晶片120b的厚度而形成。因此，形成於第一連接構件110中的第一重佈線層112a和第二重佈線層112b可配置於半導體晶片120a與半導體晶片120b的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於第二連接構件150的重佈線層152的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120a和半導體晶片120b的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大尺寸。另一方面，所形成的第二連接構件150的重佈線層152可具有相對小的厚度。
扇出型半導體封裝100G的不同架構的說明和製造方法與上述的扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D、扇出型半導體封裝100E和扇出型半導體封裝100F相似，為求簡潔，於此不再贅述。在一實施例中，在不背離本發明的範疇下，扇出型半導體封裝100B、扇出型半導體封裝100C、扇出型半導體封裝100D和扇出型半導體封裝100E的特徵和架構亦可用於扇出型半導體封裝100G。
如前所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一同安裝，即使與所述半導體晶片一同安裝的被動組件的數量增加，仍可縮減所述封裝的尺寸與厚度。甚者，亦可降低製造成本與缺陷率。
雖然本發明已以實施例揭露如上，所屬技術領域中具有通常知識者在不脫離本發明的如申請專利範圍所界定的範圍內當可作些許的更動與潤飾。
100A、100B、100C、100D、100E、100F、100G‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113‧‧‧通孔
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120a‧‧‧第一半導體晶片
120b‧‧‧第二半導體晶片
121a、121b‧‧‧主體
122a、122b‧‧‧連接墊
123a、123b‧‧‧鈍化層
130‧‧‧嵌有組件的基板
130a‧‧‧第一嵌有組件的基板
130b‧‧‧第二嵌有組件的基板
131‧‧‧基板
131Ha、131Hb‧‧‧空腔
132a、132b、132c、132d、132e、132f、132g‧‧‧被動組件
133‧‧‧樹脂層
134‧‧‧佈線構件
134a‧‧‧絕緣層
134b‧‧‧佈線層
134c‧‧‧通孔
135‧‧‧絕緣層
136‧‧‧金屬層
140‧‧‧包封體
142‧‧‧金屬層
143‧‧‧通孔
150‧‧‧第二連接構件
151‧‧‧絕緣層
152‧‧‧重佈線層
153‧‧‧通孔
160‧‧‧鈍化層
170‧‧‧凸塊下金屬層
180‧‧‧連接端子
210、220‧‧‧黏著膜
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧主體
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧主體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧主體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
以下圖式僅繪示本發明實施例的特定態樣，本發明實施例不應受限於此。任何所屬技術領域中具有通常知識者與受益於本揭露者，當可對本揭露的標的作出相當的更動、潤飾、組合或其他形式上或功能上相應的改變。 圖1為說明電子裝置系統的實例的方塊示意圖。 圖2為電子裝置的立體示意圖。 圖3A為扇入型（fan-in）半導體封裝在封裝前的剖視示意圖。 圖3B是繪示於圖3A中的扇入型半導體封裝的平面圖。 圖3C是繪示於圖3A與圖3B中的扇入型半導體在封裝後的剖視示意圖。 圖3D是繪示於圖3C中的扇入型半導體封裝的平面圖。 圖4A至圖4G繪示用於製造圖3C至圖3D的扇入型半導體封裝的製程步驟。 圖5是安裝於中介基板（interposer substrate）上的扇入型半導體封裝的剖視示意圖，其安裝於電子裝置的主板上。 圖6是嵌入於中介基板（interposer substrate）上的扇入型半導體封裝的剖視示意圖，其安裝於電子裝置的主板上。 圖7是扇出型半導體封裝的剖視示意圖。 圖8是安裝於電子裝置的主板上的扇出型半導體封裝的剖視示意圖。 圖9是扇出型半導體封裝的一實例的剖視示意圖。 圖10是繪示於圖9中的扇出型半導體封裝的平面圖。 圖11A和圖11B是用於製造圖9中的扇出型半導體封裝的一實例的製程步驟示意圖。 圖12是扇出型半導體封裝的另一實例的剖視示意圖。 圖13是扇出型半導體封裝的另一實例的剖視示意圖。 圖14是扇出型半導體封裝的另一實例的剖視示意圖。 圖15是扇出型半導體封裝的另一實例的剖視示意圖。 圖16是扇出型半導體封裝的另一實例的剖視示意圖。 圖17是扇出型半導體封裝的另一實例的剖視示意圖。

Claims (17)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述第一連接構件的所述貫穿孔中且具有主動面及非主動面，所述主動面上配置有連接墊，所述非主動面與所述主動面相對； 至少一個嵌有組件的基板，配置於所述第一連接構件的所述貫穿孔中，與所述半導體晶片相鄰配置並以預定距離彼此間隔，所述至少一個嵌有組件的基板包括嵌入於所述至少一個嵌有組件的基板中的多個被動組件； 包封體，包覆至少部分的所述第一連接構件、所述至少一個嵌有組件的基板及所述半導體晶片；以及 第二連接構件，配置於所述第一連接構件、所述至少一個嵌有組件的基板及所述半導體晶片的所述主動面上，其中 所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊；且 嵌入於所述至少一個嵌有組件的基板中的所述多個被動組件透過所述第二連接構件的所述重佈線層而與所述半導體晶片的所述連接墊電性連接。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述至少一個嵌有組件的基板包括所述多個被動組件、樹脂層及佈線構件，所述樹脂層圍繞至少部分的所述多個被動組件，所述佈線構件包括佈線層，所述佈線層配置於所述多個被動組件上並與所述多個被動組件電性連接。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述至少一個嵌有組件的基板更包括至少一空腔界定於其中的基板；且 所述多個被動組件配置於所述至少一空腔中。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述至少一空腔包括第一空腔及第二空腔； 所述多個被動組件分別配置於所述基板的所述第一空腔及所述第二空腔中；且 配置於所述第一空腔中的所述多個被動組件的厚度小於配置於所述第二空腔中的所述多個被動組件的厚度。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述至少一個嵌有組件的基板更包括第一金屬層及多個第一通孔，所述第一金屬層配置於所述樹脂層上，所述多個第一通孔貫穿所述基板且連接至所述第一金屬層。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中多個第二通孔配置於第一連接構件中， 第二金屬層配置於所述包封體上，且 所述第二金屬層與所述第一金屬層及所述多個第二通孔連接。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述至少一個嵌有組件的基板包括第一嵌有組件的基板及第二嵌有組件的基板，所述第一嵌有組件的基板及所述第二嵌有組件的基板相鄰配置且以預定距離相間隔，且分別具有多個被動組件配置於其中；且 配置於所述第一嵌有組件的基板中的所述多個被動組件的厚度小於配置於所述第二嵌有組件的基板中的所述多個被動組件的厚度。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一嵌有組件的基板及所述第二嵌有組件的基板分別包括所述多個被動組件、樹脂層及佈線構件，所述樹脂層圍繞至少部分的所述多個被動組件，所述佈線構件包括佈線層，所述佈線層配置於所述多個被動組件上並與所述多個被動組件電性連接。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一嵌有組件的基板及所述第二嵌有組件的基板中的每一者包括具有多個空腔的基板；且 分別嵌入於所述第一嵌有組件的基板及所述第二嵌有組件的基板中的所述多個被動組件分別配置於所述第一嵌有組件的基板及所述第二嵌有組件的基板的所述基板的所述空腔中。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一嵌有組件的基板及所述第二嵌有組件更分別包括第一金屬層及多個第一通孔，所述第一金屬層配置於所述樹脂層上，所述多個第一通孔貫穿所述基板且連接至所述第一金屬層。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中多個第二通孔配置於所述第一連接構件中， 第二金屬層配置於所述包封體上，且 所述第二金屬層連接至所述第一嵌有組件的基板及所述第二嵌有組件的基板的每一者的所述第一金屬層與所述多個第二通孔。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層及第二重佈線層，所述第一重佈線層與所述第二連接構件接觸並嵌入於所述第一絕緣層中，所述第二重佈線層配置於與所述第一絕緣層的所述第一重佈線層嵌入的表面相對的所述第一絕緣層的另一表面。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層配置於所述第二絕緣層上。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第二連接構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第二連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層及第二重佈線層、第二絕緣層及第三重佈線層，所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層的相對的表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，第三重佈線層配置於所述第二絕緣層上。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一連接構件更包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，所述第四重佈線層配置於所述第三絕緣層上。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
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