KR20150024944A - 전자 부품 내장 배선판 및 그 제조 방법 - Google Patents

전자 부품 내장 배선판 및 그 제조 방법 Download PDF

Info

Publication number
KR20150024944A
KR20150024944A KR20157002747A KR20157002747A KR20150024944A KR 20150024944 A KR20150024944 A KR 20150024944A KR 20157002747 A KR20157002747 A KR 20157002747A KR 20157002747 A KR20157002747 A KR 20157002747A KR 20150024944 A KR20150024944 A KR 20150024944A
Authority
KR
South Korea
Prior art keywords
electronic component
substrate
conductor
layer
opening
Prior art date
Application number
KR20157002747A
Other languages
English (en)
Inventor
게이스케 시미즈
유키노부 미카도
?스케 사카이
미츠히로 도미카와
도시키 후루타니
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2011155278A external-priority patent/JP2012164952A/ja
Priority claimed from JP2011220865A external-priority patent/JP2013038374A/ja
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Priority claimed from PCT/JP2012/063956 external-priority patent/WO2013008552A1/ja
Publication of KR20150024944A publication Critical patent/KR20150024944A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

배선판 (10) 이, 제 1 면 (F1) 과, 제 1 면 (F1) 과는 반대측의 제 2 면 (F2) 과, 제 1 면 (F1) 부터 제 2 면 (F2) 까지 관통하는 캐비티 (R10) 와, 스루홀 (300a) 을 갖는 기판 (100) 과, 캐비티 (R10) 에 배치되는 전자 부품 (200) 을 갖는다. 스루홀 (300a) 은 도체로 충전되어 이루어지고, 스루홀 도체 (300b) 는 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 가늘어지는 제 1 도체부와 제 2 면 (F2) 으로부터 제 1 면 (F1) 을 향하여 가늘어지는 제 2 도체부로 형성되어 있으며, 제 1 도체부와 제 2 도체부는 기판 (100) 내에서 연결되어 있다.

Description

전자 부품 내장 배선판 및 그 제조 방법{WIRING BOARD INCORPORATING ELECTRONIC COMPONENT, AND METHOD FOR MANUFACTURING WIRING BOARD INCORPORATING ELECTRONIC COMPONENT}
본 발명은 전자 부품 내장 배선판 및 그 제조 방법에 관한 것이다.
특허문헌 1 에는, 캐비티가 형성된 수지 기판 (코어 기판) 과, 캐비티 내에 배치되고, 수지 기판의 측방에 위치하는 콘덴서를 갖는 전자 부품 내장 배선판이 개시되어 있다.
또한, 특허문헌 2 에는, 코어 기판에 개구부 (캐비티) 를 형성하는 것과, 개구부에 콘덴서를 수용하는 것과, 개구부에 있어서의 코어 기판과 콘덴서의 간극을 수지로 충전하는 것과, 코어 기판의 양측에 절연층을 형성하는 것과, 각 절연층에 콘덴서의 전극에 접속되는 비아 도체를 형성하는 것을 포함하는 전자 부품 내장 배선판의 제조 방법, 및 그 방법에 의해 제조되는 전자 부품 내장 배선판이 개시되어 있다.
일본 공개특허공보 2007-266197호 일본 공개특허공보 2002-204045호
최근, 배선판의 박형화가 요구되고 있다. 특허문헌 1 에 기재된 배선판에서는, 콘덴서를 내장함으로써, 콘덴서 (특히 세라믹 재료) 의 열 팽창 계수와 코어 기판 (수지 기판) 의 열 팽창 계수 사이의 차이에서 기인하여 휘기 쉬워지는 것으로 생각된다. 그리고, 배선판이 휜 경우에는, 콘덴서의 전극과 비아 도체의 접속 신뢰성이 저하되기 쉬워지고, 혹은 콘덴서의 전극 표면에서 절연 재료의 델라미네이션이 발생하기 쉬워진다.
또한, 특허문헌 2 에 기재되는 전자 부품 내장 배선판에서는, 코어 기판의 주면과 개구부를 향하는 측면의 모서리가 직각 코너 (대략 직각으로 교차하는 2 개의 평면으로 구성되는 모서리) 로 되어 있다. 이 때문에, 콘덴서 (전자 부품) 가 그 모서리에 부딪혀 들어가기 어렵고, 게다가 부딪힌 충격에 의해 콘덴서가 결손되기 쉬워진다. 또한, 이것을 피하고자 하여, 개구부와 콘덴서의 클리어런스를 약간 크게 취하면, 콘덴서를 개구부에 수용한 후에, 콘덴서가 움직여 비아 도체의 얼라인먼트가 곤란해질 염려가 있다.
본 발명은, 이러한 실정을 감안하여 이루어진 것으로, 배선판에 있어서의 전기적 접속의 신뢰성을 높이는 것을 목적으로 한다. 또한, 본 발명은, 개구부에 전자 부품을 넣기 쉽게 하는 것을 가능하게 하는 것을 다른 목적으로 한다. 또한, 본 발명은, 개구부와 전자 부품의 클리어런스를 작게 하는 것을 가능하게 하는 것을 다른 목적으로 한다.
본 발명에 관련된 전자 부품 내장 배선판은,
제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 그 제 1 면부터 그 제 2 면까지 관통하는 개구부와, 스루홀을 갖는 코어 기판과,
상기 개구부에 배치되는 콘덴서를 갖는 전자 부품 내장 배선판으로서,
상기 스루홀은, 도체로 충전되어 있고,
그 도체는 상기 제 1 면으로부터 상기 제 2 면을 향하여 가늘어지는 제 1 도체부와 상기 제 2 면으로부터 상기 제 1 면을 향하여 가늘어지는 제 2 도체부로 형성되어 있으며, 상기 제 1 도체부와 상기 제 2 도체부는 상기 코어 기판 내에서 연결되어 있다.
본 발명에 관련된 전자 부품 내장 배선판은,
제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 개구부를 갖는 기판과,
제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 그 제 3 면이 상기 기판의 제 1 면과 동일한 방향이 되도록 상기 개구부에 배치되는 전자 부품을 갖는 전자 부품 내장 배선판으로서,
상기 전자 부품은, 그 측면과 상기 제 4 면의 모서리에 곡면을 갖고,
상기 기판은, 상기 개구부의 내벽과 상기 제 1 면의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 가지고 있다.
본 발명에 관련된 전자 부품 내장 배선판의 제조 방법은,
제 1 면과, 그 제 1 면과는 반대측의 제 2 면을 갖는 기판을 준비하는 것과,
제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 상기 제 4 면과 측면의 모서리에 곡면을 갖는 전자 부품을 준비하는 것과,
상기 기판에 개구부를 형성하는 것과,
상기 개구부의 내벽과 상기 제 1 면의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 형성하는 것과,
상기 제 3 면을 상기 제 1 면과 동일한 방향으로 하여 상기 전자 부품을 상기 개구부에 배치하는 것을 포함한다.
또한, 상기 제조 방법에 있어서의 각 처리의 기재 순서는, 처리의 순서를 규정하는 것은 아니다. 예를 들어 테이퍼면의 형성은, 상기 개구부의 형성과 동시, 상기 개구부의 형성 전, 상기 개구부의 형성 후의 어디에서 실시해도 된다.
본 발명에 의하면, 배선판에 있어서의 전기적 접속의 신뢰성을 높일 수 있다. 또한, 본 발명에 의하면, 이 효과에 더하여 또는 이 효과 대신에, 개구부에 전자 부품을 넣기 쉬워진다는 효과가 나타나는 경우가 있다. 또한, 본 발명에 의하면, 이들 효과에 더하여 또는 이들 효과 대신에, 개구부와 전자 부품의 클리어런스가 작아진다는 효과가 나타나는 경우가 있다.
도 1 은 본 발명의 실시형태 1 에 관련된 배선판의 단면도이다.
도 2a 는 도 1 중의 코어 기판에 형성되는 스루홀 도체의 확대도이다.
도 2b 는 도 2a 에 나타내는 스루홀 도체의 평면도이다.
도 3 은 본 발명의 실시형태 1 에 관련된 배선판에 내장되는 콘덴서의 단면도이다.
도 4 는 본 발명의 실시형태 1 에 관련된 배선판에 있어서, 캐비티에 수용된 콘덴서의 배치 및 형태를 나타내는 평면도이다.
도 5a 는 코어 기판의 제 1 면측에 형성되는 제 1 빌드업부에 포함되는 비아 도체의 확대도이다.
도 5b 는 코어 기판의 제 2 면측에 형성되는 제 2 빌드업부에 포함되는 비아 도체의 확대도이다.
도 6 은 두께 방향에 있어서의 중앙부가 양단부보다 외측으로 부풀어 있는 측면 전극을 갖는 콘덴서를 나타내는 도면이다.
도 7 은 본 발명의 실시형태 1 에 관련된 배선판의 제조 방법을 나타내는 플로우 차트이다.
도 8 은 도 7 에 나타내는 제조 방법에 있어서, 기판 (코어 기판) 을 준비하는 공정을 설명하기 위한 도면이다.
도 9 는 도 7 에 나타내는 제조 방법에 있어서, 기판에 스루홀 도체 및 도체층을 형성하는 제 1 공정을 설명하기 위한 도면이다.
도 10 은 도 9 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 11 은 도 10 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 12a 는 도 9 ∼ 도 11 에 나타내는 공정에 의해 형성된 도체층의 형상의 제 1 예를 나타내는 도면이다.
도 12b 는 도 9 ∼ 도 11 에 나타내는 공정에 의해 형성된 도체층의 형상의 제 2 예를 나타내는 도면이다.
도 13 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티를 형성하는 공정을 설명하기 위한 도면이다.
도 14 는 도 7 에 나타내는 제조 방법에 있어서, 캐비티 형성 후의 기판을 나타내는 도면이다.
도 15 는 도 7 에 나타내는 제조 방법에 있어서, 캐비티가 형성된 기판을 캐리어에 장착하는 공정을 설명하기 위한 도면이다.
도 16 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티 내에 콘덴서를 배치하는 공정을 설명하기 위한 도면이다.
도 17 은 도 7 에 나타내는 제조 방법에 있어서, 캐비티 내에 콘덴서가 배치된 상태를 나타내는 도면이다.
도 18 은 도 7 에 나타내는 제조 방법에 있어서, 절연 기판 상 및 콘덴서 상에, 제 1 층간 절연층 및 제 1 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 19a 는 도 7 에 나타내는 제조 방법에 있어서, 프레스 공정을 설명하기 위한 도면이다.
도 19b 는 도 19a 의 프레스 후의 상태를 나타내는 도면이다.
도 20 은 도 7 에 나타내는 제조 방법에 있어서, 캐리어 제거 후, 절연 기판 상 및 콘덴서 상에, 제 2 층간 절연층 및 제 2 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 21 은 도 7 에 나타내는 제조 방법에 있어서, 제 1, 제 2 층간 절연층 상에 도체층을 형성하고, 각 도체층의 도체 패턴과 콘덴서의 전극을 서로 전기적으로 접속하는 제 1 공정을 설명하기 위한 도면이다.
도 22a 는 도 21 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 22b 는 도 22a 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 22c 는 도 22b 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 23 은 도 22c 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 24 는 본 발명의 실시형태 1 에 관련된 배선판의 표면에 전자 부품이 실장된 상태를 나타내는 도면이다.
도 25 는 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판을 나타내는 단면도이다.
도 26 은 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판에 있어서, 전자 부품이 코어 기판의 개구부에 수용된 상태를 나타내는 평면도이다.
도 27 은 배선판에 내장되는 전자 부품의 단면도이다.
도 28 은 실시형태 2 에 관련된 테이퍼면의 형태를 나타내는 단면도이다.
도 29a 는 실시형태 2 에 관련된 테이퍼면의 형태의 제 1 변형예를 나타내는 단면도이다.
도 29b 는 실시형태 2 에 관련된 테이퍼면의 형태의 제 2 변형예를 나타내는 단면도이다.
도 30a 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태를 나타내는 단면도이다.
도 30b 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태의 제 1 변형예를 나타내는 단면도이다.
도 30c 는 실시형태 2 에 관련된 전자 부품의 곡면의 형태의 제 2 변형예를 나타내는 단면도이다.
도 31 은 본 발명의 실시형태 2 에 관련된 전자 부품 내장 배선판의 제조 방법을 나타내는 플로우 차트이다.
도 32 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판을 준비하는 공정을 설명하기 위한 단면도이다.
도 33 은 도 32 의 공정 후, 기판을 레이저 가공하는 공정을 설명하기 위한 평면도이다.
도 34 는 실시형태 2 에 관련된 레이저 가공을 설명하기 위한 단면도이다.
도 35a 는 실시형태 2 에 관련된 레이저 가공에 의해 개구부가 형성된 기판을 나타내는 단면도이다.
도 35b 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판의 편측에 캐리어를 형성하는 공정을 설명하기 위한 단면도이다.
도 35c 는 실시형태 2 에 관련된 제조 방법에 있어서, 곡면을 갖는 전자 부품을 준비하는 공정을 설명하기 위한 단면도이다.
도 36a 는 실시형태 2 에 관련된 제조 방법에 있어서, 전자 부품을 개구부에 넣는 공정에 있어서의 제 1 상태를 나타내는 단면도이다.
도 36b 는 도 36a 에 나타내는 제 1 상태 후의 제 2 상태를 나타내는 단면도이다.
도 36c 는 도 36b 에 나타내는 제 2 상태 후의 제 3 상태를 나타내는 단면도이다.
도 37a 는 제 1 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 37b 는 제 2 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 37c 는 제 3 테이퍼 각도에 기초하는 작용을 설명하기 위한 단면도이다.
도 38 은 실시형태 2 에 관련된 제조 방법에 있어서, 기판의 개구부에 전자 부품이 배치된 상태를 나타내는 단면도이다.
도 39a 는 실시형태 2 에 관련된 제조 방법에 있어서, 기판 상 및 개구부 상에 절연층을 형성하는 공정을 설명하기 위한 도면이다.
도 39b 는 도 39a 의 공정 후의 프레스 공정을 설명하기 위한 도면이다.
도 40a 는 도 39b 의 프레스 공정에 의해 기판의 개구부에 절연체가 충전되는 모습을 나타내는 도면이다.
도 40b 는 도 39b 의 프레스 후의 상태를 나타내는 도면이다.
도 41a 는 실시형태 2 에 관련된 제조 방법에 있어서, 빌드업의 제 1 공정을 설명하기 위한 도면이다.
도 41b 는 도 41a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 41c 는 도 41b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 42 는 본 발명의 실시형태 3 에 관련된 전자 부품 내장 배선판의 단면도이다.
도 43 은 실시형태 3 에 관련된 제조 방법에 있어서, 출발 재료가 되는 배선판을 준비하는 공정을 설명하기 위한 단면도이다.
도 44a 는 도 43 의 공정 후, 기판을 레이저 가공하는 공정을 설명하기 위한 평면도이다.
도 44b 는 실시형태 3 에 관련된 레이저 가공의 변형예를 설명하기 위한 평면도이다.
도 45 는 실시형태 3 에 관련된 레이저 가공을 설명하기 위한 단면도이다.
도 46 은 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 1 다른 예를 나타내는 도면이다.
도 47a 는 도 46 에 나타내는 스루홀 도체의 제조 방법의 일례에 대하여, 제 1 공정을 설명하기 위한 도면이다.
도 47b 는 도 47a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 47c 는 도 47b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 48a 는 도 47c 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 48b 는 도 48a 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 49 는 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 2 다른 예를 나타내는 도면이다.
도 50a 는 도 49 에 나타내는 스루홀 도체의 제조 방법의 일례에 대하여, 제 1 공정을 설명하기 위한 도면이다.
도 50b 는 도 50a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 50c 는 도 50b 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 51a 는 도 50c 의 공정 후의 제 4 공정을 설명하기 위한 도면이다.
도 51b 는 도 51a 의 공정 후의 제 5 공정을 설명하기 위한 도면이다.
도 52 는 본 발명의 다른 실시형태에 있어서, 코어 기판에 형성되는 스루홀 도체의 제 3 다른 예를 나타내는 도면이다.
도 53 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 캐비티의 형상을 나타내는 도면이다.
도 54a 는 필드 도체의 평면 형상의 다른 예로서의 정사각형을 나타내는 도면이다.
도 54b 는 필드 도체의 평면 형상의 다른 예로서의 십자형을 나타내는 도면이다.
도 54c 는 필드 도체의 평면 형상의 다른 예로서의 정다각 별형을 나타내는 도면이다.
도 55 는 본 발명의 다른 실시형태에 있어서, 편면 배선판을 나타내는 도면이다.
도 56 은 본 발명의 다른 실시형태에 있어서, 보다 다층의 구조를 갖는 배선판을 나타내는 도면이다.
도 57 은 본 발명의 다른 실시형태에 있어서, 금속판을 내장하는 코어 기판을 갖는 배선판을 나타내는 도면이다.
도 58a 는 도 57 에 나타내는 배선판에 사용되는 금속판의 제 1 형태를 나타내는 도면이다.
도 58b 는 도 57 에 나타내는 배선판에 사용되는 금속판의 제 2 형태를 나타내는 도면이다.
도 59 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 1 형태를 나타내는 도면이다.
도 60a 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 2 형태를 나타내는 도면이다.
도 60b 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 3 형태를 나타내는 도면이다.
도 60c 는 도 57 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 4 형태를 나타내는 도면이다.
도 61a 는 도 57 에 나타내는 배선판에 사용되는 코어 기판을 제조하는 제 1 공정을 설명하기 위한 도면이다.
도 61b 는 도 61a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 62 는 도 57 에 나타내는 배선판에 있어서, 코어 기판에 형성된 개구부에 배치되는 콘덴서와 코어 기판의 경계부 주변을 나타내는 도면이다.
도 63a 는 전자 부품 내장 배선판의 바람직한 일례를 나타내는 단면도이다.
도 63b 는 도 63a 에 나타내는 스루홀 도체의 평면도이다.
도 64a 는 개구부 형상의 제 1 변형예를 나타내는 평면도이다.
도 64b 는 개구부의 형상의 제 2 변형예를 나타내는 평면도이다.
도 65 는 다른 실시형태에 대하여, 전자 부품의 전극에 전기적으로 접속하는 비아 도체를, 코어 기판의 테이퍼면을 갖는 측에 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 66 은 다른 실시형태에 대하여, 코어 기판의 편측에 2 층 이상의 빌드업층을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 67 은 다른 실시형태에 대하여, 코어 기판의 편측에만 도체층을 갖는 전자 부품 내장 배선판의 제 1 예를 나타내는 단면도이다.
도 68 은 다른 실시형태에 대하여, 코어 기판의 편측에만 도체층을 갖는 전자 부품 내장 배선판의 제 2 예를 나타내는 단면도이다.
도 69 는 표면에 개구부를 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 70 은 코어 기판의 양측에 테이퍼면을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 71 은 개구부의 주연부에 부분적으로 테이퍼면이 형성되어 있는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 72 는 재질이 상이한 제 1 층 및 제 2 층의 제 1 예를 나타내는 단면도이다.
도 73 은 재질이 상이한 제 1 층 및 제 2 층의 제 2 예를 나타내는 단면도이다.
도 74 는 재질이 상이한 제 1 층 및 제 2 층의 제 3 예를 나타내는 단면도이다.
도 75 는 재질이 상이한 제 1 층 및 제 2 층의 제 4 예를 나타내는 단면도이다.
도 76 은 본 발명의 다른 실시형태에 있어서, 금속판을 내장하는 코어 기판을 갖는 전자 부품 내장 배선판을 나타내는 단면도이다.
도 77a 는 개구부의 내벽의 모서리에 테이퍼면이 형성되어 있지 않은 코어 기판으로 구성되는 배선판의 제조 프로세스에 있어서, 코어 기판에 형성된 개구부에 전자 부품을 넣는 공정을 설명하기 위한 도면이다.
도 77b 는 도 77a 에 나타내는 공정에 있어서, 마운터와 코어 기판이 간섭하는 모양을 나타내는 도면이다.
도 78 은 도 76 에 나타내는 배선판의 제조 프로세스에 있어서, 코어 기판에 형성된 개구부에 전자 부품을 넣는 공정을 설명하기 위한 도면이다.
도 79a 는 도 76 에 나타내는 배선판에 사용되는 금속판의 제 1 형태를 나타내는 도면이다.
도 79b 는 도 76 에 나타내는 배선판에 사용되는 금속판의 제 2 형태를 나타내는 도면이다.
도 80 은 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 1 형태를 나타내는 도면이다.
도 81a 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 2 형태를 나타내는 도면이다.
도 81b 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 3 형태를 나타내는 도면이다.
도 81c 는 도 76 에 나타내는 배선판에 있어서, 배선판에 내장되는 금속판과 코어 기판 상의 도체층의 제 4 형태를 나타내는 도면이다.
도 82a 는 도 76 에 나타내는 배선판에 사용되는 코어 기판을 제조하는 제 1 공정을 설명하기 위한 도면이다.
도 82b 는 도 82a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 83 은 도 76 에 나타내는 배선판에 있어서, 코어 기판에 형성된 개구부에 배치되는 전자 부품과 코어 기판의 경계부 주변을 나타내는 도면이다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중, 화살표 Z1, Z2 는, 각각 배선판의 주면 (표리면) 의 법선 방향에 상당하는 배선판의 적층 방향 (또는 배선판의 두께 방향) 을 가리킨다. 한편, 화살표 X1, X2 및 Y1, Y2 는, 각각 적층 방향에 직교하는 방향 (또는 각 층의 측방) 을 가리킨다. 배선판의 주면은, X-Y 평면이 된다. 또한, 배선판의 측면은, X-Z 평면 또는 Y-Z 평면이 된다.
상반되는 법선 방향을 향한 2 개의 주면을, 제 1 면 또는 제 3 면 (Z1 측의 면), 제 2 면 또는 제 4 면 (Z2 측의 면) 이라고 한다. 적층 방향에 있어서, 코어에 가까운 측을 하층 (또는 내층측), 코어로부터 먼 측을 상층 (또는 외층측) 이라고 한다. 직상은, Z 방향 (Z1 측 또는 Z2 측) 을 의미한다. 평면 형상은, 특별히 지정이 없으면, X-Y 평면의 형상을 의미한다. 또한, X-Y 평면에 있어서, 배선판에 내장되는 전자 부품 (콘덴서 등) 으로부터 멀어지는 측을 외측이라고 하고, 전자 부품에 가까워지는 측을 내측이라고 한다.
도체층은, 1 내지 복수의 도체 패턴으로 구성되는 층이다. 도체층은, 전기 회로를 구성하는 도체 패턴, 예를 들어 배선 (그라운드도 포함한다), 패드, 또는 랜드 등을 포함하는 경우도 있고, 전기 회로를 구성하지 않는 평면상의 도체 패턴 등을 포함하는 경우도 있다.
개구부에는, 구멍이나 홈 외에, 결절이나 틈새 등도 포함된다. 구멍은 관통공에 한정되지 않고, 비관통의 구멍도 포함하여, 구멍이라고 한다. 구멍에는, 비아홀 및 스루홀이 포함된다. 이하, 비아홀 내 (벽면 또는 저면) 에 형성되는 도체를 비아 도체라고 하고, 스루홀 내 (벽면) 에 형성되는 도체를 스루홀 도체라고 한다.
도금에는, 전해 도금 등의 습식 도금 외에, PVD (Physical Vapor Deposition) 나 CVD (Chemical Vapor Deposition) 등의 건식 도금도 포함된다.
「준비하는 것」 에는, 재료나 부품을 구입하여 스스로 제조하는 것 외에, 완성품을 구입하여 사용하는 것 등도 포함된다.
전자 부품 (예를 들어 콘덴서) 이 개구부에 배치되는 것에는, 전자 부품 전체가 개구부에 완전하게 수용되는 것 외에, 전자 부품의 일부만이 개구부에 배치되는 것도 포함된다.
구멍 또는 주체 (柱體) (돌기) 의 「폭」 은, 특별히 지정이 없으면, 원의 경우에는 직경을 의미하고, 원 이외의 경우에는 2√ (단면적/π) 를 의미한다.
균일하지 않은 치수 (요철이 있는 부분의 두께 또는 테이퍼된 부분의 폭 등) 가 소정의 범위에 포함되는지 여부는, 원칙으로서, 그 치수의 평균값 (이상치를 제외한 유효값 만의 평균) 이 그 범위에 포함되는지 여부에 따라 판단한다. 단, 최대값 등, 평균값 이외의 값을 사용하는 것을 명기하고 있는 경우에는, 예외로 한다.
또한, 함유량을 비교하는 경우에는, 특별히 지정이 없으면, 단위 체적당의 중량으로 비교한다.
(실시형태 1)
본 실시형태에 관련된 배선판 (10) 은, 도 1 에 나타내는 바와 같이, 기판 (100) (절연 기판) 과, 제 1 빌드업부 (B1) 와, 제 2 빌드업부 (B2) 와, 전자 부품 (200) (본 실시형태에서는, 콘덴서) 과, 솔더 레지스트 (11, 12) 를 갖는다. 본 실시형태의 배선판 (10) 은, 사각형 판상의 리지드 배선판이다. 단, 배선판 (10) 은 플렉시블 배선판이어도 된다. 이하, 기판 (100) 의 표리면 (2 개의 주면) 의 일방을 제 1 면 (F1), 타방을 제 2 면 (F2) 이라고 한다. 또한, 전자 부품 (200) 의 표리면 (2 개의 주면) 중, 제 1 면 (F1) 과 동일한 방향을 향하는 면을 제 3 면 (F3) 이라고 하고, 타방을 제 4 면 (F4) 이라고 한다.
제 1 빌드업부 (B1) 는, 기판 (100) 의 제 1 면 (F1) 측에 형성되고, 제 2 빌드업부 (B2) 는, 기판 (100) 의 제 2 면 (F2) 측에 형성된다. 제 1 빌드업부 (B1) 는, 절연층 (101) (층간 절연층) 과 도체층 (110) 으로 구성되고, 제 2 빌드업부 (B2) 는, 절연층 (102) (층간 절연층) 과 도체층 (120) 으로 구성된다. 전자 부품 (200) 은 배선판 (10) 에 내장된다. 제 1 빌드업부 (B1), 제 2 빌드업부 (B2) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다.
기판 (100) 은, 절연성을 갖고, 배선판 (10) 의 코어 기판이 된다. 기판 (100) 의 제 1 면 (F1) 상에는 도체층 (301) 이 형성되고, 기판 (100) 의 제 2 면 (F2) 상에는 도체층 (302) 이 형성된다. 기판 (100) 에는 캐비티 (R10) 가 형성된다. 캐비티 (R10) 는 전자 부품 (200) 이 수용되는 개구부에 상당한다. 본 실시형태에서는, 캐비티 (R10) 가, 기판 (100) 을 관통하는 구멍으로 이루어진다.
전자 부품 (200) 은, 캐비티 (R10) 에 배치됨으로써, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 본 실시형태에서는, 전자 부품 (200) 의 대략 전체가 캐비티 (R10) 에 완전하게 수용된다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 일부만이 캐비티 (R10) 에 배치되어도 된다. 본 실시형태에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에, 절연체 (101a) 가 충전된다. 본 실시형태에서는, 절연체 (101a) 가, 상층의 절연층 (101) (상세하게는 수지 절연층) 을 구성하는 절연 재료 (상세하게는 수지) 로 이루어진다 (도 19a 참조). 절연체 (101a) 는, 기판 (100) 및 전자 부품 (200) 의 어느 것보다 큰 열 팽창 계수를 갖는다. 절연체 (101a) 는, 전자 부품 (200) 의 주위를 완전히 덮는다. 이로써, 전자 부품 (200) 이, 절연체 (101a) (수지) 로 보호됨과 함께, 소정의 위치에 고정된다.
절연층 (101) (제 1 절연층) 은, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에 형성되고, 절연층 (102) (제 2 절연층) 은, 기판 (100) 의 제 2 면 (F2) 상 및 전자 부품 (200) 의 제 4 면 (F4) 상에 형성된다. 그리고, 캐비티 (R10) (구멍) 의 일방 (제 1 면 (F1) 측) 의 개구는 절연층 (101) 에 의해 막히고, 캐비티 (R10) (구멍) 의 타방 (제 2 면 (F2) 측) 의 개구는 절연층 (102) 에 의해 막힌다. 본 실시형태에서는, 도체층 (110 및 120) 이, 최외층이 된다. 단 이에 한정되지 않고, 보다 많은 층간 절연층 및 도체층을 적층해도 된다 (후술하는 도 56 참조).
도체층 (110) 은, 제 1 면 (F1) 측의 최외의 도체층이 되고, 도체층 (120) 은, 제 2 면 (F2) 측의 최외의 도체층이 된다. 도체층 (110, 120) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다. 단, 솔더 레지스트 (11, 12) 에는 각각, 개구부 (11a, 12a) 가 형성되어 있다. 이 때문에, 도체층 (110) 의 소정의 부위 (개구부 (11a) 에 위치하는 부위) 는, 솔더 레지스트 (11) 에 덮이지 않고 노출되어 있으며, 패드 (P1) 가 된다. 또한, 도체층 (120) 의 소정의 부위 (개구부 (12a) 에 위치하는 부위) 는 패드 (P2) 가 된다. 패드 (P1) 는, 예를 들어 다른 배선판과 전기적으로 접속하기 위한 외부 접속 단자가 되고, 패드 (P2) 는, 예를 들어 전자 부품을 실장하기 위한 외부 접속 단자가 된다 (후술하는 도 24 참조). 단 이에 한정되지 않고, 패드 (P1, P2) 의 용도는 임의이다.
본 실시형태에서는, 패드 (P1, P2) 가, 그 표면에, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 갖는다. 내식층은, 전해 도금 또는 스퍼터링 등에 의해 형성할 수 있다. 또한, OSP (Organic Solderability Preservative) 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다. 또한, 내식층은 필수의 구성이 아니며, 필요하지 않으면 할애해도 된다.
기판 (100) (코어 기판) 에는 스루홀 (300a) 이 형성되고, 스루홀 (300a) 내에 도체 (예를 들어 구리 도금) 가 충전됨으로써, 스루홀 도체 (300b) 가 형성된다. 본 실시형태에서는, 스루홀 도체 (300b) 의 형상이, 모래 시계상 (고상 (鼓狀)) 이다.
본 실시형태의 스루홀 도체 (300b) 는, 도 2a 에 나타내는 바와 같이, 기판 (100) (코어 기판) 중의 기준면 (F0) 으로부터 제 1 면 (F1) 을 향하여 폭이 넓어지는 제 1 도체부 (R11) 와, 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 를 갖는다. 도 2b 에 나타내는 바와 같이, 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 평면 형상은, 예를 들어 원이다. 즉, 본 실시형태에 있어서의 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 형상은 각각, 기준면 (F0) 을 향하여 폭이 좁아지도록 (가늘어지도록) 테이퍼된 테이퍼 원주 (원추대) 이다. 스루홀 도체 (300b) 는, 제 1 도체부 (R11) 와 제 2 도체부 (R12) 가, 기준면 (F0) 에서 직접 접속되어 이루어진다. 스루홀 도체 (300b) 는, 최소 폭이 되는 잘록부 (300c) 를 갖고, 잘록부 (300c) 는 기준면 (F0) 에 위치한다. 본 실시형태에서는, 기준면 (F0) 이, X-Y 평면에 상당한다. 도 2b 에 나타내는 바와 같이, 잘록부 (300c) 의 평면 형상은, 예를 들어 원이다.
본 실시형태에서는, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 와, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 가, 서로 대략 동일하다. 또한, 제 1 도체부 (R11) 는, 제 1 면 (F1) 으로부터 잘록부 (300c) (기준면 (F0)) 에 가까워짐에 따라 서서히 가늘어지고, 제 2 도체부 (R12) 는, 제 2 면 (F2) 으로부터 잘록부 (300c) (기준면 (F0)) 에 가까워짐에 따라 서서히 가늘어진다. 여기서, 제 1 도체부 (R11) 의 테이퍼 각도 (θ1) 와 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 는, 서로 대략 동일하다. 스루홀 도체 (300b) 는, 기준면 (F0) 에 대하여 대칭적인 형상을 갖는다. 또한, 테이퍼 각도는, 폭이 좁아지는 비율 또는 폭이 넓어지는 비율에 상당한다.
본 실시형태에서는, 스루홀 (300a) 의 벽면이 평면이다. 이로써, 제 1 도체부 (R11) 의 테이퍼 각도 및 제 2 도체부 (R12) 의 테이퍼 각도가 각각, 대략 일정해진다. 그러나 이에 한정되지 않고, 스루홀 (300a) 의 벽면은 곡면이어도 된다 (도 46 및 도 49 참조). 도체층 (301, 302) 에는 각각, 스루홀 도체 (300b) 의 랜드가 포함된다.
여기서, 스루홀 도체 (300b) 의 각 치수의 바람직한 값의 일례를 나타낸다. 제 1 면 (F1) 측 단면 (端面) 의 폭 (D31) 은 80 ㎛ 이고, 잘록부 (300c) 의 폭 (D32) 은 50 ㎛ 이고, 제 2 면 (F2) 측 단면의 폭 (D33) 은 80 ㎛ 이다.
절연층 (101) 에는 구멍 (311a 및 312a) (각각 비아홀) 이 형성되고, 절연층 (102) 에는 구멍 (321a 및 322a) (각각 비아홀) 이 형성되어 있다. 구멍 (311a, 312a, 321a, 322a) 내에 각각 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 각 구멍 내의 도체가 각각, 비아 도체 (311b, 312b, 321b, 322b) (각각 필드 도체) 가 된다. 본 실시형태에서는, 구멍 (311a) 이 제 1 비아홀에 상당하고, 구멍 (321a) 이 제 2 비아홀에 상당한다.
구멍 (311a 및 321a) 의 각각은, 전자 부품 (200) 의 전극 (210 및 220) 에 달하고, 비아 도체 (311b 및 321b) 는 각각, 기판 (100) 의 제 1 면 (F1) 측 또는 제 2 면 (F2) 측으로부터, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속된다. 구멍 (311a) (제 1 비아홀) 에 충전된 도체 (비아 도체 (311b)) 및 구멍 (321a) (제 2 비아홀) 에 충전된 도체 (비아 도체 (321b)) 는 각각, 전자 부품 (200) 을 향하여 폭이 좁아져, 전자 부품 (200) 의 전극에 전기적으로 접속된다. 이와 같이, 본 실시형태에서는, 전자 부품 (200) 이 양면으로부터 비아 도체 (311b 및 321b) 에 접속되어 있다. 이하, 이 구조를, 양면 비아 구조라고 한다. 본 실시형태에서는, 양면 비아 구조에 의해, 배선판 (10) 의 구조가 상하 대칭에 가까워지고, 배선판 (10) 의 휨이 억제되는 것으로 생각된다.
상기 양면 비아 구조에 의해, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (311b) 를 개재하여, 서로 전기적으로 접속되고, 또한, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (321b) 를 개재하여, 서로 전기적으로 접속된다. 본 실시형태에서는, 전자 부품 (200), 비아 도체 (311b), 및 비아 도체 (321b) 가, 전원 라인을 구성한다.
또한, 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (312b) 를 개재하여, 서로 전기적으로 접속되고, 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (322b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 스루홀 도체 (300b) 를 개재하여, 서로 전기적으로 접속되어 있다. 비아 도체 (312b, 322b) 및 스루홀 도체 (300b) 는, 모두 필드 도체이고, 이들이 Z 방향으로 스택됨으로써, 필드 스택 (S) 이 형성된다. 본 실시형태에서는, 필드 스택 (S) 이 신호 라인을 구성한다.
전자 부품 (200) 은, 예를 들어 도 3 에 나타내는 바와 같이, 칩형의 MLCC (적층 세라믹·콘덴서) 로, 콘덴서 본체 (201) 와 U 자상의 전극 (210 및 220) 을 갖는다. 콘덴서 본체 (201) 는, 복수의 유전층 (231 ∼ 239) 과 복수의 도체층 (211 ∼ 214 및 221 ∼ 224) 이 교대로 적층되어 구성된다. 유전층 (231 ∼ 239) 은 각각, 예를 들어 세라믹으로 이루어진다. 전극 (210 및 220) 은, 콘덴서 본체 (201) 의 양단부에 각각 형성되어 있다. 콘덴서 본체 (201) 는, 하면 (제 4 면 (F4) 측의 면) 으로부터, 측면, 그리고 상면 (제 3 면 (F3) 측의 면) 에 걸쳐서, 전극 (210 및 220) 으로 덮인다. 이하, 전극 (210) 중, 콘덴서 본체 (201) 의 상면을 덮는 부분을 상부 (210a) 라고 하고, 콘덴서 본체 (201) 의 측면을 덮는 부분을 측부 (210b) 라고 하고, 콘덴서 본체 (201) 의 하면을 덮는 부분을 하부 (210c) 라고 한다. 또한, 전극 (220) 중, 콘덴서 본체 (201) 의 상면을 덮는 부분을 상부 (220a) 라고 하고, 콘덴서 본체 (201) 의 측면을 덮는 부분을 측부 (220b) 라고 하고, 콘덴서 본체 (201) 의 하면을 덮는 부분을 하부 (220c) 라고 한다. 본 실시형태에서는, 측부 (210b 및 220b) 가 각각, 측면 전극에 상당한다. 상부 (210a 및 220a) 는 각각, 비아 도체 (311b) 에 전기적으로 접속되고, 하부 (210c 및 220c) 는 각각, 비아 도체 (321b) 에 전기적으로 접속된다. 본 실시형태에서는, 전자 부품 (200) 의 전극 (210, 220) 의 표면이 조화 (粗化) 되어 있지 않다.
전극 (210) 과 전극 (220) 사이에 위치하는 콘덴서 본체 (201) 의 중앙부는, 도 3 에 나타내는 바와 같이, 전극 (210, 220) 에 덮이지 않고, 유전층 (231, 239) (세라믹) 이 노출되기 때문에, 비교적 강도가 약해진다. 그러나, 전자 부품 (200) 이 배선판 (10) 에 실장 (내장) 된 상태에 있어서는, 콘덴서 본체 (201) 의 중앙부는 절연층 (101, 102) 또는 절연체 (101a) 로 덮이기 때문에, 그들 절연 재료 (수지 등) 에 의해, 콘덴서 본체 (201) 가 보호되는 것으로 생각된다.
도 4 에, 전자 부품 (200) 이 기판 (100) (코어 기판) 의 캐비티 (R10) 에 수용된 상태를 나타낸다.
캐비티 (R10) 는, 기판 (100) 을 관통한다. 캐비티 (R10) 의 양단 (제 1 면 (F1) 측 및 제 2 면 (F2) 측) 의 개구 형상은 각각, 대략 장방형으로 되어 있다. 전자 부품 (200) 의 형상은, 예를 들어 사각형 판상이고, 전자 부품 (200) 의 주면의 형상은, 예를 들어 대략 장방형이다. 본 실시형태에서는, 전자 부품 (200) 이 캐비티 (R10) 에 대응한 평면 형상 (예를 들어 대략 동일한 크기의 상사형) 을 갖는다.
여기서, 도 1 ∼ 도 3 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.
배선판 (10) 의 두께 (T1) (도 1), 즉 솔더 레지스트 (11) 부터 솔더 레지스트 (12) 까지의 두께는 290 ㎛ 이다. 기판 (100) (코어 기판) 의 두께 (T20) (도 2a) 는 106 ㎛ 이다. 전자 부품 (200) 의 두께 (T3) (도 3), 상세하게는 전극 (210, 220) 까지 포함한 두께는 150 ㎛ 이다. 도체층 (301, 302) 의 두께 (T4) (도 2a) 는 각각 20 ㎛ 이다. 절연층 (101, 102) 의 두께 (T5) (도 1) 는 각각 39 ㎛ 이다. 도체층 (110, 120) 의 두께 (T6) (도 1) 는 각각 18 ㎛ 이다. 솔더 레지스트 (11, 12) 의 두께 (T7) (도 1) 는 각각 15 ㎛ 이다.
배선판 (10) 의 두께 (T1) 와, 기판 (100) (코어 기판) 및 그 양면의 도체층 (301, 302) 의 두께의 합계 T2 (= T20＋T4×2) 와, 전자 부품 (200) 의 두께 (T3) 에 대해서는, T3/T2 가 0.6 ∼ 1.7 의 범위에 있고, 또한, T3/T1 이 0.2 ∼ 0.7 의 범위에 있는 것이 바람직하다. 이러한 치수이면, 휨을 억제하기 쉬워지는 것으로 추측된다.
다음으로, 도 4 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.
캐비티 (R10) 의 긴 쪽 방향의 폭 (D1) 은 1080 ㎛ 이고, 캐비티 (R10) 의 짧은 쪽 방향의 폭 (D2) 은 580 ㎛ 이다. 전자 부품 (200) 의 긴 쪽 방향의 폭 (D11) 은 1000 ㎛ 이고, 전자 부품 (200) 의 짧은 쪽 방향의 폭 (D12) 은 500 ㎛ 이다. 전자 부품 (200) 과 캐비티 (R10) 의 간극의 긴 쪽 방향의 폭 (D3) 은 40 ㎛ (클리어런스는 2 배인 80 ㎛) 이고, 전자 부품 (200) 과 캐비티 (R10) 의 간극의 짧은 쪽 방향의 폭 (D4) 은 40 ㎛ (클리어런스는 2 배인 80 ㎛) 이다. 전극 (210) 의 상부 (210a) 혹은 하부 (210c), 또는, 전극 (220) 의 상부 (220a) 혹은 하부 (220c) 의 폭 (D13) 은 230 ㎛ 이다.
비아 도체 (311b) 와 비아 도체 (321b) 는, 예를 들어 전자 부품 (200) 을 사이에 두고, 서로 대향하도록 배치된다. 비아 도체 (311b 또는 321b) 의 피치 (D5) 는 770 ㎛ 이다.
전자 부품 (200) 의 표리면 (제 3 면 (F3) 및 제 4 면 (F4)) 의 적어도 일방은, 면적 점유율 40 ％ ∼ 90 ％ 이고 전극 (210, 220) 을 가지고 있는 것이 바람직하다. 즉, 전극 (210) 의 제 3 면 (F3) 에 있어서 상부 (210a 및 220a) 가 차지하는 비율 (이하, 제 1 면적 점유율이라고 한다) 은, 40 ％ ∼ 90 ％ 의 범위에 있는 것이 바람직하다. 또한, 전극 (220) 의 제 4 면 (F4) 에 있어서 하부 (210c 및 220c) 가 차지하는 비율 (이하, 제 2 면적 점유율이라고 한다) 은, 40 ％ ∼ 90 ％ 의 범위에 있는 것이 바람직하다. 제 1 또는 제 2 면적 점유율이 40 ％ 이상이면, 전극 (210, 220) 과 비아 도체 (311b, 321b) 의 전기적 접속 (비아 접속) 의 얼라인먼트가 용이해진다. 또한, 제 1 또는 제 2 면적 점유율이 90 ％ 이하이면, 전극 (210, 220) 의 표면에서의 델라미네이션이 잘 발생하지 않게 되기 때문에, 델라미네이션을 억제하기 위한 처리, 예를 들어 전극 (210, 220) 표면의 조화 처리 등을 할애하기 쉬워진다. 또한, 본 실시형태에서는, 제 1 및 제 2 면적 점유율 (％) 이 각각, 100×(폭 (D12)×폭 (D13)＋폭 (D12)×폭 (D13))/(폭 (D11)×폭 (D12)) 에 상당한다.
본 실시형태에서는, 예를 들어 도 4 에 나타내는 바와 같이, 복수의 스루홀 도체 (300b) (및 필드 스택 (S)) 가, 전자 부품 (200) 의 주변에 배치된다. 단 이에 한정되지 않고, 스루홀 도체 (300b) 의 배치 및 수는 임의이다. 스루홀 도체 (300b) 의 수는 1 개여도 되고 복수여도 된다.
기판 (100) 은, 예를 들어 유리 클로스 (심재) 에 에폭시 수지를 함침시킨 것 (이하, 유리 에폭시라고 한다) 으로 이루어진다. 심재는, 주재료 (본 실시형태에서는 에폭시 수지) 보다 열 팽창률이 작은 재료이다. 심재로는, 예를 들어 유리 섬유 (예를 들어 유리 천 또는 유리 부직포), 아라미드 섬유 (예를 들어 아라미드 부직포), 또는 실리카 필러 등의 무기 재료가 바람직한 것으로 생각된다. 단, 기판 (100) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 기판 (100) 은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
본 실시형태에서는, 절연층 (101, 102) 의 각각이, 심재를 수지에 함침시켜 이루어진다. 절연층 (101, 102) 은, 예를 들어 유리 에폭시로 이루어진다. 단 이에 한정되지 않고, 예를 들어 절연층 (101, 102) 은 심재를 포함하지 않는 수지로 이루어져도 된다. 또한, 절연층 (101, 102) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 각 절연층은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
도체층 (110) 은, 구리박 (111) (하층) 과 구리 도금 (112) (상층) 으로 구성되고, 도체층 (120) 은 구리박 (121) (하층) 과 구리 도금 (122) (상층) 으로 구성된다. 도체층 (110, 120) 은, 예를 들어 전기 회로 (예를 들어 전자 부품 (200) 을 포함하는 전기 회로) 를 구성하는 배선, 랜드, 및 배선판 (10) 의 강도를 높이기 위한 베타 패턴 등을 갖는다.
도체층 (301) 에 전기적으로 접속되는 비아 도체 (312b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 또한, 전자 부품 (200) 의 전극 (210, 220) (상세하게는, 상부 (210a, 220a)) 에 전기적으로 접속되는 비아 도체 (311b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 본 실시형태에서는, 도 5a 에 나타내는 바와 같이, 비아 도체 (311b 및 312b) 의 형상이 각각, 예를 들어 도체층 (301) 또는 전자 부품 (200) 의 전극 (210, 220) 으로부터 상층을 향하여 폭이 넓어지도록 테이퍼된 테이퍼 원주 (원추대) 이다. 비아 도체 (311b, 312b) 의 각각은, 예를 들어 구리 도금으로 이루어진다.
한편, 도체층 (302) 에 전기적으로 접속되는 비아 도체 (322b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 또한, 전자 부품 (200) 의 전극 (210, 220) (상세하게는, 하부 (210c, 220c)) 에 전기적으로 접속되는 비아 도체 (321b) 의 각각은, 도 1 에 나타내는 바와 같이, 기준면 (F0) 을 향하여 폭이 좁아져 있다. 본 실시형태에서는, 도 5b 에 나타내는 바와 같이, 비아 도체 (321b 및 322b) 의 형상이 각각, 예를 들어 도체층 (302) 의 도체 패턴 또는 전자 부품 (200) 의 전극 (210, 220) 으로부터 상층을 향하여 폭이 넓어지도록 테이퍼된 테이퍼 원주 (원추대) 이다. 비아 도체 (321b, 322b) 의 각각은, 예를 들어 구리 도금으로 이루어진다.
기판 (100) 의 열 팽창 계수 (X, Y 방향) 는, 예를 들어 3 ppm ∼ 11 ppm 의 범위에 있고, 전자 부품 (200) 의 열 팽창 계수는, 예를 들어 10 ppm ∼ 15 ppm 의 범위에 있다. 단, 기판 (100) 의 두께 (T20) (도 2a) 가 0.06 mm ∼ 1.0 mm 의 범위에 있는 경우에는, 기판 (100) (코어 기판) 의 열 팽창 계수가, 전자 부품 (200) 의 열 팽창 계수와 동일 혹은 이보다 작은 것이 바람직하다. 이로써, 기판 (100) (코어 기판) 이 얇은 경우에도, 휨을 억제하기 쉬워진다.
각 도체층 및 각 비아 도체의 재료는, 도체이면 임의이고, 금속이어도 되고 비금속이어도 된다. 각 도체층 및 각 비아 도체는, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
본 실시형태의 기판 (100) 에는, 기판 (100) (코어 기판) 중의 기준면 (F0) 으로부터 제 1 면 (F1) 을 향하여 폭이 넓어지는 제 1 도체부 (R11) 와 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 를 갖는 스루홀 도체 (300b) (도 2a 참조) 가 형성되어 있다. 이 때문에, 예를 들어 도 6 에 나타내는 바와 같이, 전극 (210) 의 측부 (210b) (측면 전극) 에 있어서 전자 부품 (200) 의 두께 방향 (Z 방향) 에 있어서의 중앙부가 양단부보다 외측으로 부풀어 있는 경우, 스루홀 도체 (300b) 와 전자 부품 (200) (상세하게는, 측부 (210b) 의 표면) 의 거리 (D0) 가, 전자 부품 (200) 의 두께 방향에 있어서 대략 균일해지기 쉬워진다. 이로써, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에서의 열 응력에 의한 수축량이 전자 부품 (200) 의 두께 방향에 있어서 대략 균일해지기 때문에, 배선판 (10) 에 변형이 잘 발생하지 않게 된다. 그 결과, 배선판 (10) 의 휨이 억제된다. 그리고, 배선판 (10) 의 휨이 억제됨으로써, 전자 부품 (200) 의 전극 (210, 220) 표면에서의 델라미네이션, 각 전기적 접속 부위에 있어서의 균열, 또는 전자 부품 (200) 의 크랙 등이 잘 발생하지 않게 된다. 그 결과, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상된다. 또한, 거리 (D0) 가 균일해짐으로써, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에 있어서의 절연 신뢰성을 확보하기 쉬워진다. 그 결과, 스루홀 도체 (300b) 와 전자 부품 (200) 을 서로 접근시키는 것이 가능해져, 전자 부품 (200) 의 근방에 스루홀 도체 (300b) 를 배치하기 쉬워진다. 스루홀 도체 (300b) 와 전자 부품 (200) 의 거리 (D0) 는 150 ㎛ ∼ 500 ㎛ 의 범위에 있는 것이 바람직하다. 거리 (D0) 가 이러한 범위에 있으면, 스루홀 도체 (300b) 와 전자 부품 (200) 사이에 있어서의 절연 신뢰성을 확보하면서, 배선판 (10) 의 소형화를 도모하기 쉬워진다. 특히 바람직한 일례에서는, 거리 (D0) 는 200 ㎛ 이다.
또한, 도 6 의 예에서는, 측면 전극 (측부 (210b)) 의 중앙부가, 그 양단부보다 치수 (D20) 만큼 외측으로 부풀어 있다.
본 실시형태에서는, 절연층 (101) (제 1 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (311b 및 312b)) 가 기준면 (F0) 을 향하여 폭이 좁아지고, 또한, 절연층 (102) (제 2 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (321b 및 322b)) 가 기준면 (F0) 을 향하여 폭이 좁아진다. 이로써, 응력 등이, 기판 (100) (코어 기판) 중의 기준면 (F0) 에 집중되기 쉬워지고, X-Y 평면에 있어서의 응력 분포의 균일화가 도모되는 것으로 생각된다. 또한 그 결과, 배선판 (10) 의 휨이 억제되고, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다.
배선판 (10) 의 비아 도체는, 기준면 (F0) 에 대하여 대칭적인 구조를 갖는다. 상세하게는, 기준면 (F0) 의 제 1 면 (F1) 측에 위치하는 비아 도체 (비아 도체 (311b 및 312b)) 와 기준면 (F0) 의 제 2 면 (F2) 측에 위치하는 비아 도체 (비아 도체 (321b 및 322b)) 는, 서로 대칭적인 배치 및 형상을 갖는다 (도 1 참조). 이로써, 기준면 (F0) 의 양측으로 응력이 상쇄되기 쉬워지는 것으로 생각된다. 또한 그 결과, 배선판 (10) 의 휨이 억제되고, 배선판 (10) 에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다.
배선판 (10) 의 기준면 (F0) 을 사이에 두는 상하 (Z1 측 및 Z2 측) 사이에서 열 팽창·열 수축의 언밸런스가 있는 경우, 배선판 (10) 에 휨이 발생하기 쉬워지는 것으로 생각된다. 그러나, 본 실시형태에서는, 강성이 높은 전자 부품 (200) (예를 들어 MLCC) 및 스루홀 도체 (300b) 가, 기준면 (F0) 부근에 위치하기 때문에, 이와 같은 경우에서도 배선판 (10) 에 휨이 잘 발생하지 않는다. 즉, 전자 부품 (200) 이 존재하는 영역에서는, 전자 부품 (200) 의 강성이 높은 점에서, 휨이 억제된다. 또한, 전자 부품 (200) 이 존재하지 않는 영역에서도, 높은 강성을 갖고 기준면 (F0) 으로부터 멀어짐에 따라 폭이 넓어지는 스루홀 도체 (300b) 에 의해, 열 응력이, 기준면 (F0) 으로부터 외측에, 나아가서는 기판 (100) 전체에 전파되기 어려워진다. 그 결과, 배선판 (10) 의 휨은 억제된다.
이하, 도 7 등을 참조하여, 배선판 (10) 의 제조 방법에 대하여 설명한다. 도 7 은, 본 실시형태에 관련된 배선판 (10) 의 제조 방법의 개략적인 내용 및 순서를 나타내는 플로우 차트이다.
단계 S11 에서는, 도 8 에 나타내는 바와 같이, 출발 재료로서 양면 구리 피복 적층판 (1000) 을 준비한다. 양면 구리 피복 적층판 (1000) 은, 기판 (100) (코어 기판) 과, 기판 (100) 의 제 1 면 (F1) 상에 형성된 구리박 (1001) 과, 기판 (100) 의 제 2 면 (F2) 상에 형성된 구리박 (1002) 으로 구성된다. 본 실시형태에서는, 이 단계에 있어서, 기판 (100) 이, 완전하게 경화된 상태 (C 스테이지) 의 유리 에폭시로 이루어진다.
계속해서, 도 7 의 단계 S12 에서, 스루홀 도체 (300b) 및 도체층 (301, 302) 을 형성한다.
상세하게는, 도 9 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003) 을 형성하고, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1004) 을 형성한다. 구멍 (1003) 의 형상은 제 1 도체부 (R11) (도 2a 및 도 2b 참조) 에 대응하고, 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 2a 및 도 2b 참조) 에 대응한다. 구멍 (1003) 과 구멍 (1004) 은, X-Y 평면에 있어서 대략 동일한 위치에 형성되고, 최종적으로는 연결되어, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 된다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 2a 및 도 2b 참조) 에 대응하고, 모래 시계상 (고상) 이다. 구멍 (1003) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 2a 및 도 2b 참조) 에 상당한다. 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 동시에 실시해도 되고, 편면씩 실시해도 된다. 스루홀 (300a) 을 형성한 후에는, 스루홀 (300a) 에 대하여 디스미어를 실시하는 것이 바람직하다. 디스미어에 의해, 불필요한 도통 (쇼트) 이 억제된다. 또한, 레이저 광의 흡수 효율을 높이기 위해서, 레이저 조사에 앞서 구리박 (1001, 1002) 의 표면을 흑화 처리해도 된다. 또한, 스루홀 (300a) 의 형성은, 드릴 또는 에칭 등, 레이저 이외의 방법으로 실시해도 된다. 단, 레이저 가공이면, 미세한 가공을 하기 쉽다. 특히, 기판 (100) 의 열 팽창 계수가 작은 경우에는, 드릴 가공이 곤란해지기 때문에, 레이저 가공이 유효하다.
계속해서, 예를 들어 패널 도금법에 의해, 도 10 에 나타내는 바와 같이, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 도금 (1005) 을 형성한다. 구체적으로는, 먼저 무전해 도금을 실시하고, 계속해서 도금액을 이용하여, 그 무전해 도금막을 시드층으로 하여 전해 도금을 실시함으로써, 도금 (1005) 을 형성한다. 이로써, 스루홀 (300a) 에 도금 (1005) 이 충전되고, 스루홀 도체 (300b) 가 형성된다.
계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 구체적으로는, 도체층 (301, 302) 에 대응한 패턴을 갖는 에칭 레지스트로 각 도체층을 덮고, 각 도체층의, 에칭 레지스트로 덮이지 않은 부분 (에칭 레지스트의 개구부로 노출되는 부위) 을, 에칭으로 제거한다. 이로써, 도 11 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다. 또한, 에칭은, 습식에 한정되지 않으며, 건식이어도 된다.
본 실시형태에서는, 도 12a 에 나타내는 바와 같이, 기판 (100) 상, 캐비티 (R10) 에 대응하는 영역 (R100) 에는, 도체층 (301) 이 형성되지 않는다. 도체층 (301) 이 이러한 도체 패턴을 가지면, 캐비티 (R10) 의 위치 및 형상이 명확해지기 때문에, 후의 공정 (도 7 의 단계 S13) 에 있어서, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.
단, 도체층 (301) 의 도체 패턴은, 도 12a 에 나타내는 패턴에 한정되지 않는다. 예를 들어 도 12b 에 나타내는 바와 같이, 기판 (100) 상의, 후의 공정 (도 7 의 단계 S13) 에 있어서 레이저를 조사하는 부분 (이하, 레이저 조사로라고 한다) 만, 도체층 (301) 이 형성되어 있지 않아도 된다. 이 경우, 레이저 조사로의 내측에는, 도체층 (301) 이 존재한다. 이러한 도체층 (301) 이어도, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.
또한, 본 실시형태에서는, 도 12a 에 나타내는 바와 같이, 도체층 (301) 이 얼라인먼트 마크 (301a) 를 갖는다. 얼라인먼트 마크 (301a) 는, 예를 들어 후의 공정 (도 7 의 단계 S14) 에 있어서 광학적으로 인식할 수 있는 패턴으로, 예를 들어 에칭 등에 의해, 부분적으로 도체를 제거함으로써 형성할 수 있다. 본 실시형태에서는, 얼라인먼트 마크 (301a) 가, 영역 (R100) 의 주위 (예를 들어 4 모서리) 에 배치된다. 단 이에 한정되지 않고, 얼라인먼트 마크 (301a) 의 배치 및 형상은 임의이다.
계속해서, 도 7 의 단계 S13 에서, 기판 (100) (코어 기판) 에 캐비티 (R10) 를 형성한다. 본 실시형태에서는, 도 13 에 나타내는 바와 같이, 기판 (100) 에 레이저를 조사함으로써, 캐비티 (R10) 를 형성한다. 구체적으로는, 예를 들어 도 12a 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 이로써, 도 14 에 나타내는 바와 같이, 캐비티 (R10) 가 형성된다. 본 실시형태에서는, 캐비티 (R10) 를 레이저에 의해 형성하기 때문에, 캐비티 (R10) 가 용이하게 얻어진다. 캐비티 (R10) 는, 전자 부품 (200) 의 수용 스페이스가 된다.
계속해서, 도 7 의 단계 S14 에서, 전자 부품 (200) 을, 기판 (100) 의 캐비티 (R10) 에 배치한다.
구체적으로는, 도 15 에 나타내는 바와 같이, 예를 들어 PET (폴리·에틸렌·테레프탈레이트) 로 이루어지는 캐리어 (1006) 를, 기판 (100) 의 편측 (예를 들어 제 2 면 (F2)) 에 형성한다. 이로써, 캐비티 (R10) (구멍) 의 일방의 개구가 캐리어 (1006) 로 막힌다. 본 실시형태에서는, 캐리어 (1006) 가, 점착 시트 (예를 들어 테이프) 로 이루어지고, 기판 (100) 측에 점착성을 갖는다. 캐리어 (1006) 는, 예를 들어 라미네이트에 의해, 기판 (100) 과 접착된다.
계속해서, 도 16 에 나타내는 바와 같이, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 으로부터, 캐비티 (R10) 에 전자 부품 (200) 을 넣는다. 전자 부품 (200) 은, 예를 들어 부품 실장기에 의해 캐비티 (R10) 에 넣어진다. 예를 들어 전자 부품 (200) 은, 진공 척 등에 의해 유지되고, 캐비티 (R10) 의 상방 (Z1 측) 에 운반된 후, 그곳으로부터 연직 방향을 따라 하강하여, 캐비티 (R10) 에 넣어진다. 이로써, 도 17 에 나타내는 바와 같이, 캐리어 (1006) (점착 시트) 상에, 전자 부품 (200) 이 배치된다. 또한, 전자 부품 (200) 의 위치 결정을 할 때에는, 얼라인먼트 마크 (301a) (도 12a, 도 12b 참조) 를 사용하는 것이 바람직하다. 그렇게 함으로써, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤의 정밀도를 높이는 것이 가능해 지는 것으로 생각된다.
본 실시형태에서는, 전자 부품 (200) 의 전극 (210, 220) 및 도체층 (301, 302) 의 표면을 조화하지 않는다. 그러나, 필요에 따라, 에칭 등에 의해 조화해도 된다.
계속해서, 도 7 의 단계 S15 에서, 도 18 에 나타내는 바와 같이, 반경화 상태로, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 의, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에, 절연층 (101) (제 1 층간 절연층) 을 배치한다. 또한 절연층 (101) 상에, 구리박 (111) (제 1 구리박) 을 배치한다. 절연층 (101) 은, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 계속해서, 도 19a 에 나타내는 바와 같이, 절연층 (101) 을 반경화 상태로 프레스함으로써, 절연층 (101) 으로부터 수지를 유출시켜 캐비티 (R10) 에 흘려 넣는다. 이로써, 도 19b 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 기판 (100) 과 전자 부품 (200) 의 간극 (R1) 에 절연체 (101a) (절연층 (101) 을 구성하는 수지) 가 충전된다. 이 때, 기판 (100) 과 전자 부품 (200) 의 간극이 좁으면, 전자 부품 (200) 의 고정이 약해도, 수지가 캐비티 (R10) 에 흘러 들어가는 힘으로, 전자 부품 (200) 의 위치 어긋남이나, 바람직하지 않은 기울기가 잘 발생하지 않는다. 또한, 절연체 (101a) 는, 기판 (100) 및 전자 부품 (200) 의 어느 것보다 큰 열 팽창 계수를 갖는다.
캐비티 (R10) 에 절연체 (101a) 가 충전되면, 그 충전 수지 (절연체 (101a)) 와 전자 부품 (200) 의 가용착을 실시한다. 구체적으로는, 가열에 의해 충전 수지에 전자 부품 (200) 을 지지할 수 있을 정도의 유지력을 발현시킨다. 이로써, 캐리어 (1006) 에 지지되어 있던 전자 부품 (200) 이, 충전 수지에 의해 지지되게 된다. 그 후, 캐리어 (1006) 를 제거한다.
또한, 이 단계에서는, 절연체 (101a) (충전 수지) 및 절연층 (101) 은 반경화되어 있는 것에 지나지 않아, 완전하게는 경화되어 있지 않다. 단 이에 한정되지 않고, 예를 들어, 이 단계에서 절연체 (101a) 및 절연층 (101) 을 완전하게 경화시켜도 된다.
계속해서, 도 7 의 단계 S16 에서, 기판 (100) 의 제 2 면 (F2) 측에 빌드업을 실시한다.
구체적으로는, 도 20 에 나타내는 바와 같이, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) (제 2 층간 절연층) 및 구리박 (121) (제 2 구리박) 을 배치한다. 절연층 (102) 은, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 계속해서, 예를 들어 프레스에 의해, 절연층 (102) 을 반경화 상태로 기판 (100) 및 전자 부품 (200) 에 접착시킨 후, 가열하여 절연층 (101, 102) 의 각각을 경화시킨다. 본 실시형태에서는, 점착 시트 (캐리어 (1006)) 를 제거한 후에, 캐비티 (R10) 에 충전한 수지를 경화시키기 때문에, 절연층 (101, 102) 의 경화를 동시에 실시하는 것이 가능해진다. 그리고, 양면의 절연층 (101, 102) 의 경화를 동시에 실시함으로써, 기판 (100) 의 휨이 억제되기 때문에, 기판 (100) 을 얇게 하기 쉬워진다.
계속되는 도 7 의 단계 S17 에서는, 비아 도체 및 도체층을 형성한다.
상세하게는, 도 21 에 나타내는 바와 같이, 예를 들어 레이저에 의해, 절연층 (101) 및 구리박 (111) 에 구멍 (311a 및 312a) (각각 비아홀) 을 형성하고, 절연층 (102) 및 구리박 (121) 에 구멍 (321a 및 322a) (각각 비아홀) 을 형성한다. 구멍 (311a 및 312a) 의 각각은 절연층 (101) 및 구리박 (111) 을 관통하고, 구멍 (321a 및 322a) 의 각각은 절연층 (102) 및 구리박 (121) 을 관통한다. 그리고, 구멍 (311a 및 321a) 의 각각은, 전자 부품 (200) 의 전극 (210 또는 220) 에 이르고, 구멍 (312a 및 322a) 의 각각은, 스루홀 도체 (300b) 의 직상에 이른다. 그 후, 필요에 따라, 디스미어를 실시한다.
계속해서, 도 22a 에 나타내는 바와 같이, 예를 들어 화학 도금법에 의해, 구리박 (111, 121) 상 및 구멍 (311a, 312a, 321a, 322a) 내에, 예를 들어 구리의 무전해 도금막 (1007, 1008) 을 형성한다. 또한, 무전해 도금에 앞서, 예를 들어 침지에 의해, 팔라듐 등으로 이루어지는 촉매를, 절연층 (101, 102) 의 표면에 흡착시켜도 된다.
계속해서, 도 22b 에 나타내는 바와 같이, 리소그래피 기술 또는 인쇄 등에 의해, 제 1 면 (F1) 측의 주면 (무전해 도금막 (1007) 상) 에, 개구부 (1009a) 를 갖는 도금 레지스트 (1009) 를, 또한, 제 2 면 (F2) 측의 주면 (무전해 도금막 (1008) 상) 에, 개구부 (1010a) 를 갖는 도금 레지스트 (1010) 을 각각 형성한다. 개구부 (1009a, 1010a) 는 각각, 도체층 (110, 120) (도 1) 에 대응한 패턴을 갖는다.
계속해서, 도 22c 에 나타내는 바와 같이, 예를 들어 패턴 도금법에 의해, 도금 레지스트 (1009, 1010) 의 개구부 (1009a, 1010a) 에, 각각 예를 들어 구리의 전해 도금 (1011, 1012) 을 형성한다. 구체적으로는, 양극에 도금하는 재료인 구리를 접속하고, 음극에 피도금재인 무전해 도금막 (1007, 1008) 을 접속하여, 도금액에 침지시킨다. 그리고, 양극 (兩極) 사이에 직류의 전압을 인가하여 전류를 흘리고, 무전해 도금막 (1007, 1008) 의 표면에 구리를 석출시킨다. 이로써, 구멍 (311a 및 312a), 구멍 (321a 및 322a) 에, 각각 전해 도금 (1011, 1012) 이 충전되고, 예를 들어 구리의 도금으로 이루어지는 비아 도체 (311b, 312b, 321b, 322b) 가 형성된다.
그 후, 예를 들어 소정의 박리액에 의해, 도금 레지스트 (1009 및 1010) 를 제거하고, 계속해서 불필요한 무전해 도금막 (1007, 1008) 및 구리박 (111, 121) 을 제거함으로써, 도 23 에 나타내는 바와 같이, 도체층 (110 및 120) 이 형성된다.
또한, 전해 도금을 위한 시드층은 무전해 도금막에 한정되지 않고, 무전해 도금막 (1007, 1008) 대신에, 스퍼터막 등을 시드층으로서 사용해도 된다.
계속해서, 도 7 의 단계 S18 에서, 절연층 (101, 102) 상에 각각, 개구부 (11a) 를 갖는 솔더 레지스트 (11), 개구부 (12a) 를 갖는 솔더 레지스트 (12) 를 형성한다 (도 1 참조). 도체층 (110, 120) 은 각각, 개구부 (11a, 12a) 에 위치하는 소정의 부위 (패드 (P1, P2) 및 랜드 등) 를 제외하고, 솔더 레지스트 (11, 12) 로 덮인다. 솔더 레지스트 (11 및 12) 는, 예를 들어 스크린 인쇄, 스프레이 코팅, 롤 코팅, 또는 라미네이트 등에 의해 형성할 수 있다.
계속해서, 전해 도금 또는 스퍼터링 등에 의해, 도체층 (110, 120) 상, 상세하게는 솔더 레지스트 (11, 12) 로 덮이지 않은 패드 (P1, P2) (도 1 참조) 의 표면에 각각, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 형성한다. 또한, OSP 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다.
이렇게 하여, 기판 (100) 의 제 1 면 (F1) 상에, 절연층 (101) 및 도체층 (110) 으로 구성되는 제 1 빌드업부 (B1) 가 형성되고, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 도체층 (120) 으로 구성되는 제 2 빌드업부 (B2) 가 형성된다. 그 결과, 본 실시형태의 배선판 (10) (도 1) 이 완성된다. 그 후, 필요한 경우, 전자 부품 (200) 의 전기 테스트 (용량값 및 절연성 등의 체크) 를 실시한다.
본 실시형태의 제조 방법은, 배선판 (10) 의 제조에 적절하다. 이러한 제조 방법이면, 저비용으로, 양호한 배선판 (10) 이 얻어지는 것으로 생각된다.
본 실시형태의 배선판 (10) 은, 예를 들어 전자 부품 또는 다른 배선판과 전기적으로 접속할 수 있다. 예를 들어 도 24 에 나타내는 바와 같이, 땜납 등에 의해, 배선판 (10) 의 패드 (P2) 에 전자 부품 (400) (예를 들어 IC 칩) 을 실장할 수 있다. 또한, 패드 (P1) 에 의해, 배선판 (10) 을 다른 배선판 (500) (예를 들어 메인 보드) 에 실장할 수 있다. 본 실시형태의 배선판 (10) 은, 예를 들어 휴대 전화의 회로 기판으로서 사용할 수 있다.
(실시형태 2)
실시형태 2 에 관련된 배선판 (20) 은, 전자 부품 내장 배선판으로, 도 25 에 나타내는 바와 같이, 기판 (100) 과, 절연층 (101 및 102) 과, 도체층 (110 및 120) 과, 전자 부품 (200) 을 갖는다. 또한, 본 실시형태의 배선판 (20) 은 리지드 배선판이다. 단, 배선판 (20) 은 플렉시블 배선판이어도 된다.
기판 (100) 은, 절연성을 갖고, 배선판 (20) 의 코어 기판이 된다. 이하, 기판 (100) 의 표리면 (2 개의 주면) 의 일방을 제 1 면 (F1), 타방을 제 2 면 (F2) 이라고 한다.
전자 부품 (200) 은, 배선판 (20) 에 내장된다. 이하, 전자 부품 (200) 의 표리면 (2 개의 주면) 의 일방을 제 3 면 (F3), 타방을 제 4 면 (F4) 이라고 한다.
기판 (100) 에는 캐비티 (R10) (개구부) 가 형성되고, 캐비티 (R10) 에는 전자 부품 (200) 이 수용된다. 도 26 에, 전자 부품 (200) 이 기판 (100) (코어 기판) 의 캐비티 (R10) 에 수용된 상태를 나타낸다.
캐비티 (R10) 는, 부분적으로 테이퍼된 구멍으로 이루어지고, 기판 (100) 을 관통한다. 캐비티 (R10) 의 폭광측 (Z1 측) 개구 (이하, 제 1 개구라고 한다) 의 형상 및 폭협측 (Z2 측) 개구 (이하, 제 2 개구라고 한다) 의 형상은 각각, 대략 장방형으로 되어 있다. 여기서, 제 2 개구의 형상은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 으로 둘러싸이는 영역의 형상에 상당한다. 전자 부품 (200) 은, 예를 들어 캐비티 (R10) 의 제 2 개구의 형상에 대응한 외형 (예를 들어 대략 동일한 크기의 상사형) 을 갖는 칩으로, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치한다. 또한, 기판 (100) 의 두께와 전자 부품 (200) 의 두께도 대략 일치한다.
도 26 에 나타내는 바와 같이, X 방향도 Y 방향도, 전자 부품 (200) 의 폭은, 캐비티 (R10) 의 제 2 개구의 폭보다 작아져 있으며, 전자 부품 (200) 을 캐비티 (R10) 에 수용하기 위해서 소정의 클리어런스가 확보되어 있다. 클리어런스는, 캐비티 (R10) 의 제 2 개구의 폭으로부터 전자 부품 (200) 의 폭을 뺀 것이다. X 방향 및 Y 방향의 클리어런스는 각각, 약 0 ㎛ ∼ 약 142 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 약 142 ㎛ 는, 실장 정밀도 및 부품 외형 정밀도를 고려한 값이다.
전자 부품 (200) 은, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향으로 하여 캐비티 (R10) 에 배치된다. 전자 부품 (200) 은, 캐비티 (R10) 에 배치됨으로써, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 본 실시형태에서는, 전자 부품 (200) 의 대략 전체가 캐비티 (R10) 에 완전하게 수용된다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 일부만이 캐비티 (R10) 에 배치되어도 된다. 본 실시형태에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극에, 절연체 (101a) 가 충전된다. 절연체 (101a) 는, 예를 들어 상층의 절연층 (101) (수지 절연층) 을 구성하는 수지만으로 이루어진다 (도 40a 참조). 그러나 이에 한정되지 않고, 절연층 (101) 을 구성하는 수지 대신에 또는 거기에 더하여, 기판 (100) 또는 절연층 (102) 을 구성하는 재료 (예를 들어 수지) 를 충전해도 되고, 또한, 별도로 준비한 절연 재료를 충전해도 된다. 본 실시형태에서는, 절연체 (101a) 가, 전자 부품 (200) 의 주위를 완전하게 덮는다. 이로써, 전자 부품 (200) 이, 절연체 (101a) (수지) 로 보호됨과 함께, 소정의 위치에 고정된다.
절연층 (101) 은, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200) 의 제 3 면 (F3) 상에 형성된다. 절연층 (102) 은, 기판 (100) 의 제 2 면 (F2) 상 및 전자 부품 (200) 의 제 4 면 (F4) 상에 형성된다. 캐비티 (R10) 는, 기판 (100) 을 관통하는 구멍으로 이루어지고, 절연층 (101) 이 캐비티 (R10) (구멍) 의 일방의 개구를 막고, 절연층 (102) 이 캐비티 (R10) (구멍) 의 타방의 개구를 막고 있다. 도체층 (110) 은, 절연층 (101) 상에 형성되고, 도체층 (120) 은, 절연층 (102) 상에 형성된다. 본 실시형태에서는, 도체층 (110 및 120) 이, 최외층이 된다. 단 이에 한정되지 않고, 보다 많은 층간 절연층 및 도체층을 적층해도 된다.
절연층 (102) 에는 구멍 (321a) (비아홀) 이 형성되어 있다. 구멍 (321a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (321a) 내의 도체가, 비아 도체 (321b) (필드 도체) 가 된다. 구멍 (321a) 은, 전자 부품 (200) 의 전극 (210, 220) 에 달하고, 구멍 (321a) 내의 비아 도체 (321b) 는 전극 (210, 220) 과 전기적으로 접속된다. 그리고, 전자 부품 (200) 의 전극 (210, 220) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (321b) 를 개재하여, 서로 전기적으로 접속된다.
기판 (100), 절연층 (101, 102), 및 전자 부품 (200) 의 형상은, 예를 들어 사각형 판상이다. 전자 부품 (200) 의 주면의 형상은, 예를 들어 대략 장방형이다. 단 이에 한정되지 않고, 이들의 형상은 임의이다.
기판 (100) 은, 예를 들어 유리 클로스 (심재) 에 에폭시 수지를 함침시킨 것 (이하, 유리 에폭시라고 한다) 로 이루어진다. 심재는, 주재료 (본 실시형태에서는 에폭시 수지) 보다 열 팽창률이 작은 재료이다. 심재로는, 예를 들어 유리 섬유 (예를 들어 유리 천 또는 유리 부직포), 아라미드 섬유 (예를 들어 아라미드 부직포), 또는 실리카 필러 등의 무기 재료가 바람직한 것으로 생각된다. 단, 기판 (100) 의 형상이나, 두께, 재료 등은, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 기판 (100) 은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
절연층 (101, 102) 은, 예를 들어 에폭시 수지로 이루어진다. 본 실시형태에서는, 기판 (100) 이 심재를 포함하는 수지로 이루어지고, 절연층 (101, 102) 이 심재를 포함하지 않는 수지로 이루어진다. 단 이에 한정되지 않고, 절연층 (101, 102) 의 형상이나, 두께, 재료 등은, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 각 절연층은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
비아 도체 (321b) 는, 예를 들어 구리 도금으로 이루어진다. 비아 도체 (321b) 의 형상은, 예를 들어 기판 (100) (코어 기판) 으로부터 상층을 향하여 확경되도록 테이퍼된 테이퍼 원주 (원추대) 이고, 비아 도체의 횡단면 (X-Y 평면) 의 형상은 예를 들어 대략 진원이다. 그러나 이에 한정되지 않고, 비아 도체의 형상은 임의이다.
도체층 (110) 은, 구리박 (111) (하층) 과 구리 도금 (112) (상층) 으로 구성되고, 도체층 (120) 은, 구리박 (121) (하층) 과 구리 도금 (122) (상층) 으로 구성된다. 도체층 (110, 120) 은, 예를 들어 전기 회로 (예를 들어 전자 부품 (200) 을 포함하는 전기 회로) 를 구성하는 배선, 및 배선판 (20) 의 강도를 높이기 위한 베타 패턴 등을 갖는다.
단 이에 한정되지 않고, 도체층 및 비아 도체의 재료는 임의이다. 각 도체층 및 각 비아 도체는, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
전자 부품 (200) 은, 예를 들어 칩 콘덴서이다. 전자 부품 (200) 은, 예를 들어 두께가 약 50 ㎛ ∼ 약 300 ㎛ 의 범위에 있고, 각 변의 길이가 약 0.5 mm ∼ 약 2 mm 의 범위에 있는 사각형 판상의 외형을 갖는다. 전자 부품 (200) 의 주면 (제 3 면 (F3) 및 제 4 면 (F4)) 의 형상은, 예를 들어 대략 장방형이다. 그러나 이에 한정되지 않고, 전자 부품 (200) 의 종류, 형상, 및 치수 등은 임의이다.
전자 부품 (200) 은, 도 27 에 나타내는 바와 같이, 콘덴서 본체 (201) 와 U 자상의 전극 (210 및 220) 을 갖는다. 콘덴서 본체 (201) 는, 복수의 유전층 (231 ∼ 239) 과 복수의 도체층 (211 ∼ 214 및 221 ∼ 224) 이 교대로 적층되어 구성된다. 유전층 (231 ∼ 239) 은 각각, 예를 들어 세라믹으로 이루어진다. 전극 (210 및 220) 은, 콘덴서 본체 (201) 의 양단부에 각각 형성되어 있다. 이렇게 하여, 콘덴서 본체 (201) 의 양단부, 상세하게는 제 4 면 (F4) (하면) 으로부터, 측면, 그리고 제 3 면 (F3) (상면) 에 걸쳐서는, 전극 (210 및 220) 으로 덮인다.
여기서, 전극 (210) 과 전극 (220) 사이에 위치하는 콘덴서 본체 (201) 의 중앙부는, 도 26 에 나타내는 바와 같이, 전극 (210, 220) 으로 덮이지 않고, 유전층 (231, 239) (세라믹) 이 노출되기 때문에, 비교적 강도가 약해진다. 그러나, 전자 부품 (200) 이 배선판 (20) 에 실장 (내장) 된 상태에 있어서는, 콘덴서 본체 (201) 의 중앙부는 절연체 (101a) (수지) 로 덮인다. 그 결과, 절연체 (101a) 에 의해, 콘덴서 본체 (201) 가 보호되는 것으로 생각된다.
본 실시형태의 배선판 (20) 에 있어서, 기판 (100) 은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다.
기판 (100) 은, 도 28 에 나타내는 바와 같이, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 으로 구성된다. 제 1 층 (100a) 및 제 2 층 (100b) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 이 순서로 배치된다. 즉, 제 2 층 (100b) 은, 제 1 층 (100a) 상에 형성되어 있다. 본 실시형태에서는, 제 1 층 (100a) 과 제 2 층 (100b) 이 각각, 동일한 수지 (예를 들어 에폭시 수지) 로 구성되고, 제 2 층 (100b) 은, 무기 재료 (예를 들어 유리 클로스) 를 포함하지만, 제 1 층 (100a) 은, 무기 재료를 포함하지 않는다.
여기서, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 은, 제 2 층 (100b) 의 측면에 상당하고, 기판 (100) 의 제 1 면 (F1) 은, 제 1 층 (100a) 의 주면에 상당하고, 측면 (F10) 과 제 1 면 (F1) 의 모서리에 위치하는 테이퍼면 (C11) 은, 제 1 층 (100a) 의 측면에 상당한다.
본 실시형태에 있어서, 도 28 중, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 과 제 2 면 (F2) 의 각도 (θ1) 는, 약 90° 이다. 즉, 측면 (F10) (캐비티 (R10) 의 내벽) 은, 제 2 면 (F2) 에 대하여 대략 수직인 면으로 이루어진다.
테이퍼면 (C11) 은, 도 28 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 에 대하여 경사진 평면 (경사면) 으로 되어 있다. 기판 (100) 의 제 1 면 (F1) 과 테이퍼면 (C11) 의 각도 (이하, 테이퍼 각도 (θ2) 라고 한다) 는, 적어도 90° 보다는 큰 각도이고, 약 120° ∼ 약 150° 의 범위에 있는 것이 바람직하고, 약 135° 인 것이 특히 바람직한 것으로 생각된다. 또한, 테이퍼 각도 (θ2) 가 클수록 캐비티 (R10) 의 축폭률은 커진다.
테이퍼면 (C11) 은, 예를 들어 도 26 에 나타내는 바와 같이, 캐비티 (R10) 의 전체 주연부 (4 변) 에 형성되어 있다. 그러나 이에 한정되지 않고, 테이퍼면 (C11) 은, 캐비티 (R10) 의 주연부에 부분적으로 형성되어 있어도 된다 (후술하는 도 53 참조). 본 실시형태에서는, 테이퍼면 (C11) 의 폭 (D11, D12) 이 대략 균일하다. 즉, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 예를 들어 대략 동일하다. 단 이에 한정되지 않고, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 상이한 크기여도 된다.
테이퍼면 (C11) 의 치수나 형상 등은, 상기의 것에 한정되지 않고, 임의이다. 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 것이면 된다. 예를 들어 도 29a 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향할수록 축폭률이 작아지는 곡면이어도 된다. 또한, 예를 들어 도 29b 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향할수록 축폭률이 커지는 곡면이어도 된다.
도 26 중, 폭 (D3) 은, 기판 (100) 과 전자 부품 (200) 의 X 방향의 간극의 최대값 (X1 측의 간극 및 X2 측의 간극 중 큰 쪽) 을 나타내고, 폭 (D4) 은, 기판 (100) 과 전자 부품 (200) 의 Y 방향의 간극의 최대값 (Y1 측의 간극 및 Y2 측의 간극 중 큰 쪽) 을 나타낸다. 폭 (D3 또는 D4) (보다 바람직하게는 양방) 은, 약 0 ㎛ ∼ 약 100 ㎛ 의 범위에 있는 것이 바람직하고, 그 중에서도, 약 0 ㎛ ∼ 약 5 ㎛ 의 범위에 있는 것이 특히 바람직한 것으로 생각된다. 폭 (D3 또는 D4) 이 약 100 ㎛ 이하 (특히 약 5 ㎛ 이하) 이면, 캐비티 (R10) 에 있어서 전자 부품 (200) 이 움직일 수 있는 공극이 적어지기 때문에, 전자 부품 (200) 의 위치 정밀도가 높아진다. 그 결과, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤의 정밀도도 높아진다. 또한, 기판 (100) 상에, 배선 (후술하는 도 42 에 나타내는 도체층 (301, 302) 등) 을 형성하기 위한 영역을 확보하기 쉬워진다. 또한, 기판 (100) 상에 형성되는 절연층 (절연층 (101, 102)) 의 평탄도를 높이기 쉬워진다.
캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 은, 레이저에 의한 절단면으로 이루어지는 것이 바람직한 것으로 생각된다. 레이저에 의한 절단면이면, 평활한 면이 되기 쉽다. 또한, 레이저로 기판 (100) 의 소정의 부위 (캐비티 (R10) 에 상당하는 부위) 를 잘라냄으로써, 캐비티 (R10) 와 함께 테이퍼면 (C11) 을 형성하기 쉬워진다.
전자 부품 (200) 은, 도 27 및 도 30a 에 나타내는 바와 같이, 그 측면 (F20) 과 제 4 면 (F4) 의 모서리에 곡면 (C21) 을 갖는다. 콘덴서 본체 (201) 의 모서리 각각은, 직각으로 교차하는 2 개의 평면으로 구성되고, 곡면을 가지고 있지 않지만, 콘덴서 본체 (201) 의 표면을 덮는 전극 (210 또는 220) 에 의해, 전자 부품 (200) 의 측면 (F20) 과 제 4 면 (F4) 의 모서리에는, 곡면 (C21) 이 형성된다.
곡면 (C21) 은, 전자 부품 (200) 의 전극 (210 또는 220) 의 표면으로 이루어진다. 곡면 (C21) 에 전극 재료 정도의 강도가 있으면, 전자 부품 (200) 을 캐비티 (R10) 에 넣을 때, 곡면 (C21) 이 테이퍼면 (C11) 에 부딪힌 경우에도, 전자 부품 (200) 의 성능 저하는 잘 발생하지 않는 것으로 생각된다.
전자 부품 (200) 의 전극 (210 및 220) 의 적어도 표면은 각각, 도금막으로 이루어지는 것이 바람직한 것으로 생각된다. 도금의 조건을 조정하면, 콘덴서 본체 (201) 의 모서리가 곡면을 가지고 있지 않은 경우에도, 용이하게 콘덴서 본체 (201) 의 표면에 원하는 곡면 (C21) 을 얻을 수 있는 것으로 생각된다. 또한, 평활한 곡면 (C21) 을 형성하기 쉬워진다. 평활한 곡면 (C21) 이 얻어지면, 그 위를 전자 부품 (200) 이 미끄러지기 쉬워진다. 곡면 (C21) 의 곡률 반경은, 약 20 ㎛ ∼ 약 40 ㎛ 의 범위에 있는 것이 바람직하고, 그 중에서도 약 30 ㎛ 인 것이 특히 바람직한 것으로 생각된다. 또한, 본 실시형태에서는, 콘덴서 본체 (201) 의 모서리 각각이 직각으로 교차하는 평면으로 구성되지만, 이에 한정되지 않고, 콘덴서 본체 (201) 의 모서리가 곡면을 가지고 있어도 된다.
본 실시형태에서는, 도 26 에 나타내는 바와 같이, 전자 부품 (200) 의 4 개의 측면 (F20) 과 제 4 면 (F4) 의 모서리 중, 전극 (210 및 220) 이 형성되어 있는 부분에는, 곡면 (C21) 이 형성된다. 그러나 이에 한정되지 않고, 곡면 (C21) 의 형성 양태는 임의이다. 본 실시형태에서는, 곡면 (C21) 의 폭 (D21, D22) 이 대략 균일하다. 즉, X 방향의 폭 (D21) 과 Y 방향의 폭 (D22) 은, 예를 들어 대략 동일하다. 폭 (D21 및 D22) 은 각각, 약 0 ㎛ ∼ 약 71 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 약 71 ㎛ 는, 실장 정밀도 및 부품 외형 정밀도를 고려한 값이다. 단 이에 한정되지 않고, X 방향의 폭 (D11) 과 Y 방향의 폭 (D12) 은, 상이한 크기여도 된다.
도 30a 에 나타내는 바와 같이, 본 실시형태에서는, 곡면 (C21) 과 전자 부품 (200) 의 측면 (F20) 의 경계 (P21) 가, 콘덴서 본체 (201) 의 하면 (F21) 보다 내측에 위치한다. 또한, 곡면 (C21) 과 전자 부품 (200) 의 제 4 면 (F4) (하면) 의 경계 (P22) 가, 콘덴서 본체 (201) 의 측면 (F22) 보다 외측에 위치한다. 단 이에 한정되지 않고, 도 30b 에 나타내는 바와 같이, 경계 (P21) 가 하면 (F21) 보다 외측에 위치하고, 또한, 경계 (P22) 가 측면 (F22) 보다 외측에 위치해도 된다. 또한, 도 30c 에 나타내는 바와 같이, 경계 (P21) 가 하면 (F21) 보다 외측에 위치하고, 또한, 경계 (P22) 가 측면 (F22) 보다 내측에 위치해도 된다.
본 실시형태의 전자 부품 (200) 은, 도 27 에 나타내는 바와 같이, 그 측면 (F20) 과 제 3 면 (F3) 의 모서리에, 곡면 (C22) 을 갖는다. 곡면 (C22) 은, 예를 들어 곡면 (C21) 과 동일한 형상을 갖는다. 그러나 이에 한정되지 않고, 예를 들어 측면 (F20) 과 제 3 면 (F3) 의 모서리에서는, 측면 (F20) 과 제 3 면 (F3) (평면끼리) 이 곡면을 개재하지 않고 직교하고 있어도 된다.
도 30a 중, 전극 (210, 220) 의 측면 (F20) 측의 두께 (D23) 는, 약 5 ㎛ ∼ 약 30 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다. 또한, 전극 (210, 220) 의 제 4 면 (F4) 측의 두께 (D24) 는, 약 5 ㎛ ∼ 약 30 ㎛ 의 범위에 있는 것이 바람직한 것으로 생각된다.
상기와 같이, 본 실시형태의 배선판 (20) 은, 캐비티 (R10) 가 형성된 기판 (100) 과, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향으로 하여 캐비티 (R10) 에 배치되는 전자 부품 (200) 을 갖는다. 그리고, 전자 부품 (200) 은, 그 측면 (F20) 과 제 4 면 (F4) 의 모서리에 곡면 (C21) 을 갖는다. 또한, 기판 (100) 은, 캐비티 (R10) 를 향하는 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다. 이러한 구조에 의해, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 쉬워진다. 또한, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤을 용이하게 하는 것이 가능해진다. 또한, 전자 부품 (200) 의 균열을 억제하는 것이 가능해진다.
이하, 도 31 등을 참조하여, 배선판 (20) 의 제조 방법에 대하여 설명한다. 도 31 은, 본 실시형태에 관련된 배선판 (20) 의 제조 방법의 개략적인 내용 및 순서를 나타내는 플로우 차트이다.
단계 S21 에서는, 도 32 에 나타내는 바와 같이, 기판 (100) (출발 재료) 을 준비한다. 기판 (100) 은, 예를 들어 완전하게 경화된 유리 에폭시로 이루어진다.
계속해서, 도 31 의 단계 S22 에서는, 기판 (100) 에 캐비티 (R10) (도 25, 도 26) 를 형성한다.
구체적으로는, 예를 들어 도 33 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 이 때, 레이저는, 도 34 에 나타내는 바와 같이, 제 1 층 (100a) 을 관통하여 제 2 층 (100b) 에 도달하도록, 기판 (100) 의 제 1 면 (F1) 에 조사된다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 본 실시형태에서는, 제 2 층 (100b) 이 무기 재료를 포함하고, 제 1 층 (100a) 이 무기 재료를 포함하지 않는 점에서, 레이저의 조사에 의해, 제 1 층 (100a) 에서는, X 방향 및 Y 방향으로의 용해가 진행되어 테이퍼면 (C11) 이 얻어지고, 제 2 층 (100b) 에서는, X 방향 및 Y 방향으로의 용해가 거의 진행되지 않아, 대략 Z 방향을 따른 측면 (F10) (캐비티 (R10) 의 내벽) 이 얻어진다. 이 때문에, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 과 제 1 면 (F1) 의 모서리에 테이퍼면 (C11) 을 용이하게 형성할 수 있다.
상기 레이저 가공에 의해, 도 35a 에 나타내는 바와 같이, 기판 (100) 에 캐비티 (R10) 가 형성된다. 캐비티 (R10) 는, 기판 (100) 을 관통하는 구멍으로 이루어진다. 테이퍼면 (C11) 은, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에 위치하고, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭한다. 본 실시형태에서는, 캐비티 (R10) 를 레이저에 의해 형성하기 때문에, 전술한 구조 (도 28 참조) 를 갖는 캐비티 (R10) 가 용이하게 얻어진다. 캐비티 (R10) 는, 전자 부품 (200) 의 수용 스페이스가 된다.
계속해서, 도 31 의 단계 S23 에서, 곡면 코너 (곡면 (C21) 을 갖는 모서리) 를 갖는 전자 부품 (200) 을, 기판 (100) 의 캐비티 (R10) 에 배치한다.
구체적으로는, 도 35b 에 나타내는 바와 같이, 예를 들어 PET (폴리·에틸렌·테레프탈레이트) 로 이루어지는 캐리어 (2001) 를, 기판 (100) 의 편측 (예를 들어 제 2 면 (F2)) 에 형성한다. 이로써, 캐비티 (R10) (구멍) 의 일방의 개구가 캐리어 (2001) 로 막힌다. 본 실시형태에서는, 캐리어 (2001) 가, 점착 시트 (예를 들어 테이프) 로 이루어지고, 기판 (100) 측에 점착성을 갖는다. 캐리어 (2001) 는, 예를 들어 라미네이트에 의해, 기판 (100) 과 접착된다.
계속해서, 도 35c 에 나타내는 바와 같이, 제 4 면 (F4) 과 측면 (F20) 의 모서리에 곡면 (C21) 을 갖는 전자 부품 (200) 을 준비한다. 곡면 (C21) 은, 전자 부품 (200) 의 전극 (210, 220) 의 표면으로 이루어진다. 전자 부품 (200) 의 전극 (210 및 220) 은 각각, 도금막으로 이루어진다.
계속해서, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 으로부터, 캐비티 (R10) 에 전자 부품 (200) 을 넣음으로써, 캐리어 (2001) (점착 시트) 상에 전자 부품 (200) 을 배치한다.
전자 부품 (200) 은, 예를 들어 부품 실장기 (마운터) 에 의해 캐비티 (R10) 에 넣어진다. 예를 들어 전자 부품 (200) 은, 진공 척 등에 의해 유지되고, 도 36a 에 나타내는 바와 같이, 캐비티 (R10) 의 상방 (Z1 측) 에 운반된 후, 그곳으로부터 연직 방향을 따라 하강하여, 캐비티 (R10) 에 넣어진다. 전자 부품 (200) 을 캐비티 (R10) 에 넣을 때에는, 전자 부품 (200) 의 곡면 코너 (곡면 (C21)) 가 기판 (100) 을 향하도록 한다. 부품 실장 정밀도의 편차 등에 의해, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 조금 어긋나 있으면, 도 36b 에 나타내는 바와 같이, 기판 (100) 의 테이퍼면 (C11) 과 전자 부품 (200) 의 곡면 (C21) 이 접촉한다. 그리고, 테이퍼면 (C11) 과 곡면 (C21) 이 접촉한 채로, 전자 부품 (200) 은, 테이퍼면 (C11) 상을 미끄러지면서 캐비티 (R10) 로 유도되고, 도 36c 에 나타내는 바와 같이, 기판 (100) 의 캐비티 (R10) 에 수용되어 안정된다. 또한, 도 36a ∼ 도 36c 중, Z 방향은 연직 방향에 상당한다. 전자 부품 (200) 을 넣는 작업은, 사람이 실시해도 되고, 장치가 실시하도록 해도 된다. 또한, 중력을 이용하여, 전자 부품 (200) 을 캐비티 (R10) 를 향하여 낙하시킴으로써, 전자 부품 (200) 을 캐비티 (R10) 에 넣어도 된다.
본 실시형태에서는, 전자 부품 (200) 과 기판 (100) 이 부딪힐 때, 테이퍼면 (C11) 과 직각 코너 (대략 직각으로 교차하는 2 개의 평면으로 구성되는 모서리) 가 부딪히는 것이 아니라, 테이퍼면 (C11) 과 곡면 (C21) 이 부딪히기 때문에, 전자 부품 (200) 에 대한 충격이 억제되어, 전자 부품 (200) 에 균열 등이 잘 발생하지 않게 되는 것으로 생각된다.
본 실시형태에서는, 전자 부품 (200) 의 곡면 (C21) 을 기판 (100) 의 테이퍼면 (C11) 에 접촉시키면서, 전자 부품 (200) 을 캐비티 (R10) 에 배치한다. 이로써, 전자 부품 (200) 이 테이퍼면 (C11) 상을 미끄러져 캐비티 (R10) 로 유도되고, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 조금 어긋나도, 전자 부품 (200) 이 기판 (100) 의 캐비티 (R10) 에 배치되게 된다. 또한, 작은 가압으로도 미끄러지면서 수용되게 된다.
또한, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤이 용이해지기 때문에, 캐비티 (R10) 와 전자 부품 (200) 의 클리어런스, 나아가서는 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 을 좁히기 쉬워진다. 이 점에 대해서는, 현격히 향상되는 것이 발명자에 의해 확인되어 있다.
또한, 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 을 좁게 함으로써, 전자 부품 (200) 의 위치 정밀도가 높아진다. 그 결과, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤의 정밀도도 높아진다.
또한, 곡면 (C21) 이, 전극 (210 및 220) (도금막) 의 표면으로 이루어짐으로써, 전자 부품 (200) 이 곡면 (C21) 상을 미끄러지기 쉬워진다. 이로써, 전자 부품 (200) 에 대한 충격이 억제되어, 전자 부품 (200) 에 균열 등이 잘 발생하지 않게 되는 것으로 생각된다.
이하, 도 37a ∼ 도 37c 를 참조하여, 테이퍼 각도 (θ2) 의 차이에 기초하는, 테이퍼면 (C11) 의 작용의 차이에 대하여 설명한다. 또한, 테이퍼 각도 (θ2) 는, 도 37c 에 나타내는 기판 (100) 에서 가장 크고, 다음으로 도 37a 에 나타내는 기판 (100) 에서 크고, 도 37b 에 나타내는 기판 (100) 에서 가장 작다.
도 37a ∼ 도 37c 에 나타내는 바와 같이, 테이퍼 각도 (θ2) 가 작아질수록, 전자 부품 (200) 을 캐비티 (R10) 로 유도하는 힘은 강해진다. 또한, 테이퍼 각도 (θ2) 가 커질수록, 테이퍼면 (C11) 의 폭 (D11 또는 D12) 을 크게 하기 쉬워지기 때문에, 전자 부품 (200) 이 테이퍼면 (C11) 상에 떨어질 가능성이 높아진다.
이러한 점을 감안하여, 테이퍼 각도 (θ2) 는, 약 120° ∼ 약 150° 의 범위에 있는 것이 바람직하고, 약 135° 인 것이 특히 바람직한 것으로 생각된다. 이러한 테이퍼 각도 (θ2) 이면, 전자 부품 (200) 을 캐비티 (R10) 에 유도하기 위해서 충분한 힘이 얻어짐과 함께, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤을 하기 위해서 충분한 테이퍼면 (C11) 의 폭 (D11 또는 D12) 이 얻어진다.
전자 부품 (200) 은, 도 38 에 나타내는 바와 같이, 제 3 면 (F3) 을 기판 (100) 의 제 1 면 (F1) 과 동일한 방향 (모두 Z1 의 방향) 으로 하여 캐비티 (R10) 에 배치된다. 전자 부품 (200) 은, 캐리어 (2001) 상에 재치 (載置) 되고, 캐리어 (2001) 의 점착성에 의해 고정 (가고정) 된다. 전자 부품 (200) 을 캐리어 (2001) 상에 재치함으로써, 전자 부품 (200) 의 기울기를 수평으로 하기 쉬워진다.
계속해서, 도 31 의 단계 S24 에서, 도 39a 에 나타내는 바와 같이, 절연층 (101) 을, 반경화 상태로, 캐비티 (R10) (구멍) 가 막힌 개구와는 반대측 (Z1 측) 의, 기판 (100) 상 및 전자 부품 (200) 상에 형성한다. 또한, 절연층 (101) 상에, 구리박 (2003) 을 형성한다. 절연층 (101) 은, 예를 들어 열경화성을 갖는 에폭시 수지의 프리프레그로 이루어진다. 계속해서, 도 39b 에 나타내는 바와 같이, 절연층 (101) 을 반경화 상태로 프레스함으로써, 도 40a 에 나타내는 바와 같이, 절연층 (101) 으로부터 수지를 유출시켜 캐비티 (R10) 에 흘려 넣는다. 이로써, 도 40b 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 기판 (100) 과 전자 부품 (200) 사이에 절연체 (101a) (절연층 (101) 을 구성하는 수지) 가 충전된다. 이 때, 기판 (100) 과 전자 부품 (200) 의 간극 (폭 (D3, D4)) 이 좁으면, 전자 부품 (200) 의 고정이 약해도, 수지가 캐비티 (R10) 에 흘러 들어가는 힘으로, 전자 부품 (200) 의 위치 어긋남이나, 바람직하지 않은 기울기는 잘 발생하지 않는다. 그리고, 캐비티 (R10) 에 절연체 (101a) 가 충전되면, 그 충전 수지 (절연체 (101a)) 와 전자 부품 (200) 의 가용착을 실시한다. 구체적으로는, 가열에 의해 충전 수지에 전자 부품 (200) 을 지지할 수 있을 정도의 유지력을 발현시킨다. 이로써, 캐리어 (2001) 에 지지되어 있던 전자 부품 (200) 이, 충전 수지에 의해 지지되게 된다. 그 후, 캐리어 (2001) 를 제거한다.
또한, 이 단계에서는, 절연체 (101a) (충전 수지) 및 절연층 (101) 은 반경화되어 있는 것에 지나지 않아, 완전하게는 경화되어 있지 않다. 단 이에 한정되지 않고, 예를 들어, 이 단계에서 절연체 (101a) 및 절연층 (101) 을 완전하게 경화시켜도 된다.
계속해서, 도 31 의 단계 S25 에서, 각 주면에 대하여 각각 빌드업을 실시한다.
구체적으로는, 도 41a 에 나타내는 바와 같이, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 구리박 (2004) 을 형성한다. 전자 부품 (200) 의 전극 (210 및 220) 은 각각, 절연층 (102) 으로 덮인다. 예를 들어 프레스에 의해, 절연층 (102) 을 프리프레그 상태로 기판 (100) 에 접착시킨 후, 가열하여 절연층 (101, 102) 의 각각을 경화시킨다. 본 실시형태에서는, 점착 시트 (캐리어 (2001)) 를 제거한 후에, 캐비티 (R10) 에 충전한 수지를 경화시키기 때문에, 절연층 (101, 102) 의 경화를 동시에 실시하는 것이 가능해진다. 그리고, 양면의 절연층 (101, 102) 의 경화를 동시에 실시함으로써, 기판 (100) 의 휨이 억제되기 때문에, 기판 (100) 을 얇게 하기 쉬워진다.
계속되는 도 31 의 단계 S26 에서는, 도 41b 에 나타내는 바와 같이, 예를 들어 레이저에 의해, 절연층 (102) 및 구리박 (2004) 에 구멍 (321a) (비아홀) 을 형성한다. 구멍 (321a) 은, 절연층 (102) 및 구리박 (2004) 을 관통하여, 전자 부품 (200) 의 전극 (210 또는 220) 에 이른다. 그 후, 필요에 따라, 디스미어를 실시한다.
계속해서, 도 41c 에 나타내는 바와 같이, 예를 들어 패널 도금법에 의해, 구리박 (2003) 상에, 예를 들어 구리의 전해 도금 (2005) 을 형성함과 함께, 구리박 (2004) 상 및 구멍 (321a) 내에 각각, 예를 들어 구리의 전해 도금 (2006) 을 형성한다. 구멍 (321a) 내의 도체는, 비아 도체 (321b) 가 된다. 또한, 이 전해 도금에 앞서 무전해 도금을 실시함으로써, 구리박 (2003) 과 전해 도금 (2005) 사이, 또는 구리박 (2004) 과 전해 도금 (2006) 사이에, 무전해 도금막을 형성해도 된다.
그 후, 도 31 의 단계 S27 에서, 예를 들어 에칭에 의해, 전해 도금 (2005, 2006) 을 각각 패터닝하여, 도체층 (110, 120) 으로 함으로써, 본 실시형태의 배선판 (20) (도 25) 이 완성된다. 그 후, 필요한 경우, 전자 부품 (200) 의 전기 테스트 (용량값 및 절연성 등의 체크) 를 실시한다.
본 실시형태의 제조 방법은, 기판 (100) 을 준비하는 것 (도 32) 과, 제 4 면 (F4) 과 측면 (F20) 의 모서리에 곡면 (C21) 을 갖는 전자 부품 (200) 을 준비하는 것 (도 35c) 과, 기판 (100) 에 캐비티 (R10) 를 형성하는 것 (도 33, 도 34) 과, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 형성하는 것 (도 33, 도 34) 과, 제 3 면 (F3) 을 제 1 면 (F1) 과 동일한 방향으로 하여 전자 부품 (200) 을 캐비티 (R10) 에 배치하는 것 (도 36a ∼ 도 36c) 을 포함한다. 이러한 제조 방법에 의하면, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 쉬워진다. 또한, 캐비티 (R10) 와 전자 부품 (200) 의 클리어런스를 작게 하는 것이 가능해진다. 또한, 전자 부품 (200) 과 비아 도체 (321b) 의 위치 맞춤을 용이하게 하는 것이 가능해진다. 또한, 전자 부품 (200) 의 균열을 억제하는 것이 가능해진다.
또한, 상기 실시형태 2 에서는, 레이저 가공에 의해 테이퍼면 (C11) 을 형성하고 있지만, 드라이 에칭 등, 다른 방법으로도 테이퍼면 (C11) 을 얻는 것은 가능하다. 그러나, 레이저 가공에 의하면, 특히 양호한 테이퍼면 (C11) 을 얻을 수 있는 것으로 생각된다. 게다가, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 에 의해, 비스듬한 방향의 레이저 조사 등, 특별한 기술을 이용하지 않고, 양호한 테이퍼면 (C11) 이 얻어진다.
(실시형태 3)
본 발명의 실시형태 3 에 대하여, 상기 실시형태 2 와의 차이점을 중심으로 설명한다. 또한 여기에서는, 상기 도 25 등에 나타낸 요소와 동일한 요소에는 각각 동일한 부호를 부여하고, 이미 설명한 공통의 부분, 즉 설명이 중복되는 부분에 대해서는, 편의상, 그 설명을 생략 또는 간략화하는 것으로 한다.
본 실시형태의 배선판 (30) 에서는, 도 42 에 나타내는 바와 같이, 기판 (100) (코어 기판) 에 스루홀 (300a) 이 형성되고, 스루홀 (300a) 내에 도체 (예를 들어 구리 도금) 가 충전됨으로써, 스루홀 도체 (300b) 가 형성되어 있다. 스루홀 도체 (300b) 의 형상은, 예를 들어 고상이다. 그러나 이에 한정되지 않고, 스루홀 도체 (300b) 의 형상은 임의이고, 예를 들어 대략 원주이어도 된다.
기판 (100) 의 제 1 면 (F1) 상에는 도체층 (301) 이 형성되고, 기판 (100) 의 제 2 면 (F2) 상에는 도체층 (302) 이 형성된다. 도체층 (301, 302) 에는 각각, 스루홀 도체 (300b) 의 랜드가 포함된다.
절연층 (101) 에 구멍 (311a 및 312a) (비아홀) 이 형성되고, 절연층 (102) 에 구멍 (321a 및 322a) (비아홀) 이 형성되어 있다. 구멍 (311a, 312a, 321a, 322a) 내에 각각 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (311a, 312a, 321a, 322a) 내의 도체가 각각, 비아 도체 (311b, 312b, 321b, 322b) (필드 도체) 로 되어 있다. 비아 도체 (311b 및 321b) 는 각각, 기판 (100) 의 제 1 면 (F1) 측 또는 제 2 면 (F2) 측으로부터, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속되어 있다. 이와 같이, 본 실시형태에서는, 전자 부품 (200) 이 양면으로부터 비아 도체 (311b 및 321b) 에 접속되어 있다. 이하, 이 구조를, 양면 비아 구조라고 한다.
기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 스루홀 도체 (300b) 를 개재하여, 서로 전기적으로 접속되어 있다. 비아 도체 (312b, 322b) 및 스루홀 도체 (300b) 는, 모두 필드 도체이고, 이들은 Z 방향으로 스택되어 있다.
기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (312b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (322b) 를 개재하여, 서로 전기적으로 접속된다.
본 실시형태에 관련된 배선판 (30) 도, 실시형태 2 와 동일하게, 예를 들어 도 31 에 나타내는 바와 같은 순서로 제조된다.
도 31 의 단계 S21 에서는, 도 43 에 나타내는 바와 같이, 배선판 (3000) (출발 재료) 을 준비한다. 본 실시형태에서는, 배선판 (3000) 이, 기판 (100) 과, 기판 (100) 의 제 1 면 (F1) 상에 형성된 도체층 (3001) 과, 기판 (100) 의 제 2 면 (F2) 상에 형성된 도체층 (3002) 과, 스루홀 도체 (300b) 로 구성된다. 기판 (100) 은, 예를 들어 완전하게 경화된 유리 에폭시로 이루어진다. 도체층 (3001 및 3002) 은 각각, 예를 들어 구리박 (하층) 및 전해 구리 도금 (상층) 의 2 층 구조로 이루어진다.
고상의 스루홀 (300a) 은, 예를 들어 양면에 구리박이 형성된 기판 (100) (양면 구리 피복 적층판) 의 양측으로부터 레이저를 조사함으로써, 형성할 수 있다. 그리고, 기판 (100) 상에 구리박이, 또한, 기판 (100) 내에 스루홀 (300a) 이, 각각 형성된 상태로, 예를 들어 구리의 전해 도금을 실시함으로써, 도체층 (3001, 3002), 및 스루홀 도체 (300b) 를 형성할 수 있다.
상기 레이저 조사 후, 스루홀 (300a) 에 디스미어를 실시하는 것이 바람직한 것으로 생각된다. 디스미어에 의해, 불필요한 도통 (쇼트) 이 억제된다. 또한, 필요에 따라, 에칭 등에 의해, 도체층 (3001 및 3002) 의 표면을 조화하는 것이 바람직한 것으로 생각된다.
본 실시형태에서는, 도 44a 에 나타내는 바와 같이, 기판 (100) 상, 캐비티 (R10) 에 대응한 영역 (R100) 에는, 도체층 (3001) 이 형성되지 않는다. 도체층 (3001) 이 이러한 도체 패턴을 가지면, 캐비티 (R10) 의 위치 및 형상이 명확해지기 때문에, 후의 공정 (도 31 의 단계 S22) 에 있어서, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.
단, 도체층 (3001) 의 도체 패턴은, 도 44a 에 나타내는 패턴에 한정되지 않는다. 예를 들어 도 44b 에 나타내는 바와 같이, 기판 (100) 상, 후의 공정 (도 31 의 단계 S22) 에 있어서 레이저를 조사하는 부분 (이하, 레이저 조사로라고 한다) 만, 도체층 (3001) 이 형성되어 있지 않아도 된다. 이 경우, 레이저 조사로의 내측에는, 도체층 (3001) 이 존재한다. 이러한 도체층 (3001) 이어도, 캐비티 (R10) 를 형성하기 위한 레이저 조사의 얼라인먼트가 용이해진다.
또한, 본 실시형태에서는, 도 44a 에 나타내는 바와 같이, 도체층 (3001) 이 얼라인먼트 마크 (301a) 를 갖는다. 얼라인먼트 마크 (301a) 는, 예를 들어 후의 공정 (도 31 의 단계 S23) 에 있어서 광학적으로 인식할 수 있는 패턴으로, 예를 들어 에칭 등에 의해, 부분적으로 도체를 제거함으로써 형성할 수 있다. 본 실시형태에서는, 얼라인먼트 마크 (301a) 가, 영역 (R100) 의 주위 (예를 들어 4 모서리) 에 배치된다. 단 이에 한정되지 않고, 얼라인먼트 마크 (301a) 의 배치 및 형상 등은 임의이다.
또한, 본 실시형태에서는, 도체층 (3001) 의 측면 (F30) 이, 도 45 에 나타내는 바와 같이, 테이퍼되어 있다. 측면 (F30) 의 테이퍼 각도 (θ3) 는, 테이퍼면 (C11) 의 테이퍼 각도 (θ2) 와 대략 일치하고 있는 것이 바람직한 것으로 생각된다.
계속해서, 도 31 의 단계 S22 에서, 기판 (100) 에 캐비티 (R10) 를 형성한다. 구체적으로는, 예를 들어 도 44a 에 나타내는 바와 같이, 사각형을 그리도록 레이저를 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 이 때, 레이저는, 도 45 에 나타내는 바와 같이, 제 1 층 (100a) 을 관통하여 제 2 층 (100b) 에 도달하도록, 기판 (100) 의 제 1 면 (F1) 에 조사된다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다. 도체층 (3001) 의 측면 (F30) 이 테이퍼되어 있으면, 레이저가 측면 (F30) 에서 반사되어 비스듬하게 진행되어, 테이퍼면 (C11) 이 형성되기 쉬워진다.
그 후, 도 31 의 단계 S23 ∼ S27 을 거침으로써, 본 실시형태의 배선판 (30) (도 42) 을 제조할 수 있다.
단, 본 실시형태에서는, 도 31 의 단계 S23 에서, 얼라인먼트 마크 (301a) 를 이용하여, 전자 부품 (200) 의 위치 결정을 한다. 이로써, 전자 부품 (200) 과 캐비티 (R10) 의 위치 맞춤의 정밀도를 높이는 것이 가능해진다.
또한, 도 31 의 단계 S26 에서는, 구멍 (311a, 312a, 및 322a) 을, 구멍 (321a) 과 동일하게 형성하고 (도 41b 참조), 계속해서, 비아 도체 (311b, 312b, 및 322b) 를, 비아 도체 (321b) 와 동일하게 형성한다 (도 41c 참조).
본 실시형태의 제조 방법은, 배선판 (30) 의 제조에 적합하다. 이러한 제조 방법이면, 저비용으로, 양호한 배선판 (30) 이 얻어진다.
실시형태 2 와 동일한 구성 및 처리에 대해서는, 본 실시형태에서도, 전술한 실시형태 2 의 효과에 준하는 효과가 얻어진다. 예를 들어 실시형태 3 에 관련된 배선판 (30) 의 각 치수의 바람직한 범위는, 실시형태 2 에 관련된 배선판 (20) 과 동일하다. 또한, 저비용화나 제조 용이화 등의 면에서는, 간소한 구조를 갖는 실시형태 2 에 관련된 배선판 (20) 이, 실시형태 3 에 관련된 배선판 (30) 보다 바람직한 것으로 생각되고, 고기능화나 고성능화 등의 면에서는, 양면 비아 구조를 갖는 실시형태 3 에 관련된 배선판 (30) 이, 실시형태 2 에 관련된 배선판 (20) 보다 바람직한 것으로 생각된다.
(다른 실시형태)
상기 실시형태에서는, 스루홀 도체 (300b) 는, 기준면 (F0) 에 대하여 대칭적인 형상을 가지고 있었지만, 스루홀 도체 (300b) 의 형상은 이에 한정되지 않는다. 도 46 에 나타내는 바와 같이, 기준면 (F0) 에 대하여 비대칭적인 형상을 갖는 스루홀 도체 (300b) 여도 된다. 도 46 의 예에서는, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 가, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 보다 크다. 또한, 스루홀 도체 (300b) 의 치수에 대하여, 제 1 면 (F1) 측 단면의 폭 (D31) 과 잘록부 (300c) 의 폭 (D32) 과 제 2 면 (F2) 측 단면의 폭 (D33) 은, 큰 쪽부터, 폭 (D31), 폭 (D33), 폭 (D32) 의 순서로 되어 있다. 제 1 도체부 (R11) 의 측면은 곡면이고, 제 2 도체부 (R12) 의 측면은 평면이다. 제 1 도체부 (R11) 의 테이퍼 각도 (θ1) 는, 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 보다 크다.
이하, 도 47a ∼ 도 48b 를 참조하여, 도 46 에 나타내는 스루홀 도체 (300b) 의 제조 방법의 일례에 대하여 설명한다.
먼저, 도 47a 에 나타내는 바와 같이, 상기 실시형태와 동일하게, 양면 구리 피복 적층판 (1000) 을 준비한다 (도 7 의 단계 S11 참조).
계속해서, 도 47b 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003) 을 형성한다. 구멍 (1003) 은 유저공이고, 구멍 (1003) 의 형상은, 예를 들어 깊어짐에 따라 폭이 좁아지도록 테이퍼된 반구상이다. 구멍 (1003) 의 형상은 제 1 도체부 (R11) (도 46 참조) 에 대응한다. 즉, 구멍 (1003) 의 벽면은 곡면이 된다.
계속해서, 도 47c 에 나타내는 바와 같이, 예를 들어 양면 구리 피복 적층판 (1000) 을 뒤집어, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써, 구멍 (1003) 에 연결되는 구멍 (1004) 을 형성한다. 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 46 참조) 에 대응한다. 구멍 (1003) 과 구멍 (1004) 이 연결됨으로써, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 형성된다. 그 후, 필요에 따라, 스루홀 (300a) 에 대하여 디스미어를 실시한다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 46 참조) 에 대응하여, 모래 시계상 (고상) 이 된다. 구멍 (1003) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 46 참조) 에 상당한다. 또한, 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 동시에 실시해도 된다.
계속해서, 도 48a 에 나타내는 바와 같이, 무전해 도금을 실시하여, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 무전해 도금막 (1005a) 을 형성한다.
계속해서, 도 48b 에 나타내는 바와 같이, 도금액을 이용하여, 무전해 도금막 (1005a) 을 시드층으로 하여 전해 도금을 실시함으로써, 전해 도금 (1005b) 을 형성한다. 이로써, 무전해 도금막 (1005a) 및 전해 도금 (1005b) 으로 이루어지는 도금 (1005) 이 스루홀 (300a) 에 충전되고, 스루홀 도체 (300b) 가 형성된다.
계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 이로써, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다 (도 46 참조). 또한, 에칭은, 습식에 한정되지 않고, 건식이어도 된다.
상기 실시형태에서는, 스루홀 도체 (300b) 에 있어서의 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 테이퍼 각도가 각각 대략 일정했지만, 이에 한정되지 않는다. 예를 들어 도 49 에 나타내는 바와 같이, 제 1 도체부 (R11) 가, 테이퍼 각도 (θ11) 의 도체부 (R21) 와, 테이퍼 각도 (θ11) 보다 작은 테이퍼 각도 (θ12) 를 갖는 (즉, 폭이 좁아지는 비율 또는 폭이 넓어지는 비율이 작은) 도체부 (R22) 로 구성되어 있어도 된다. 도 49 의 예에서는, 제 1 면 (F1) 으로부터 도체부 (R21) 와 도체부 (R22) 의 경계면 (F100) 을 향하여 폭이 좁아지는 도체부 (R21) 와, 경계면 (F100) 으로부터 기준면 (F0) 을 향하여 폭이 좁아지는 도체부 (R22) 와, 기준면 (F0) 으로부터 제 2 면 (F2) 을 향하여 폭이 넓어지는 제 2 도체부 (R12) 가 서로 접속됨으로써, 스루홀 도체 (300b) 가 형성되어 있다. 도체부 (R21) 와 도체부 (R22) 와 제 2 도체부 (R12) 는, 연속적 (일체적) 으로 형성되어 있다. 도체부 (R21) 의 측면 및 제 2 도체부 (R12) 의 측면은 각각 곡면이고, 도체부 (R22) 의 측면은 평면이다. 도체부 (R21) 의 테이퍼 각도 (θ11) 와 제 2 도체부 (R12) 의 테이퍼 각도 (θ2) 는, 서로 대략 동일하다.
또한, 제 2 면 (F2) 부터 기준면 (F0) 까지의 치수 (T12) 는, 제 1 면 (F1) 부터 기준면 (F0) 까지의 치수 (T11) 보다 작다. 스루홀 도체 (300b) 의 치수에 대해서는, 제 1 면 (F1) 측 단면의 폭 (D31) 과, 잘록부 (300c) 의 폭 (D32) 과, 제 2 면 (F2) 측 단면의 폭 (D33) 과, 도체부 (R21) 와 도체부 (R22) 의 경계부의 폭 (D34) 이, 큰 쪽부터, 폭 (D31) (= 폭 (D33)), 폭 (D34), 폭 (D32) 의 순서로 되어 있다.
이하, 도 50a ∼ 도 51b 를 참조하여, 도 49 에 나타내는 스루홀 도체 (300b) 의 제조 방법의 일례에 대하여 설명한다.
먼저, 도 50a 에 나타내는 바와 같이, 상기 실시형태와 동일하게, 양면 구리 피복 적층판 (1000) 을 준비한다 (도 7 의 단계 S11 참조).
계속해서, 도 50b 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003a) 을 형성하고, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1004) 을 형성한다. 구멍 (1003a) 과 구멍 (1004) 은, 각각 유저공이고, X-Y 평면에 있어서 대략 동일한 위치에, Z 방향에 어긋나게 형성된다. 이로써, 구멍 (1003a) 과 구멍 (1004) 은, 기판 (100) 을 사이에 두고, 서로 대향하도록 배치된다. 구멍 (1003a) 의 형상은 도체부 (R21) (도 49 참조) 에 대응하고, 구멍 (1004) 의 형상은 제 2 도체부 (R12) (도 49 참조) 에 대응한다. 구멍 (1003a 및 1004) 의 형상은 각각, 예를 들어 깊어짐에 따라 폭이 좁아지도록 테이퍼된 반구상이다. 구멍 (1003a 및 1004) 의 벽면은 각각, 예를 들어 곡면이 된다. 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 편면씩 실시해도 되고, 동시에 실시해도 된다.
계속해서, 도 50c 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) (상세하게는 구멍 (1003a) 내) 에 조사함으로써, 구멍 (1003a) 과 구멍 (1004) 을 연통시키는 구멍 (1003b) 을 형성한다. 구멍 (1003b) 의 형상은 도체부 (R22) (도 49 참조) 에 대응한다. 구멍 (1003a) 과 구멍 (1003b) 과 구멍 (1004) 이 연결됨으로써, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 형성된다. 그 후, 필요에 따라, 스루홀 (300a) 에 대하여 디스미어를 실시한다. 스루홀 (300a) 의 형상은, 스루홀 도체 (300b) (도 49 참조) 에 대응하여, 모래 시계상 (고상) 이 된다. 구멍 (1003b) 과 구멍 (1004) 의 경계는 잘록부 (300c) (도 49 참조) 에 상당한다.
계속해서, 도 51a 에 나타내는 바와 같이, 무전해 도금을 실시하여, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 무전해 도금막 (1005a) 을 형성한다.
계속해서, 도 51b 에 나타내는 바와 같이, 도금액을 이용하여, 무전해 도금막 (1005a) 을 시드층으로 하여 전해 도금을 실시함으로써, 전해 도금 (1005b) 을 형성한다. 이로써, 무전해 도금막 (1005a) 및 전해 도금 (1005b) 으로 이루어지는 도금 (1005) 이 스루홀 (300a) 에 충전되고, 스루홀 도체 (300b) 가 형성된다.
계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 이로써, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다 (도 49 참조). 또한, 에칭은, 습식에 한정되지 않고, 건식이어도 된다.
도 52 에 나타내는 바와 같이, 스루홀 도체 (300b) 에 있어서의 제 1 도체부 (R11) 와 제 2 도체부 (R12) 는, X 방향 또는 Y 방향으로 어긋나게 연결되어 있어도 된다. 또한, 제 1 도체부 (R11) 와 제 2 도체부 (R12) 의 경계면은, 배선판의 주면에 대하여 기울어져 있어도 되고, 곡면이어도 된다.
전자 부품 (200) 및 캐비티 (R10) 의 형상은 임의이다. 예를 들어 도 53 에 나타내는 바와 같이, 캐비티 (R10) 의 개구 형상이 대략 타원이어도 된다. 전자 부품 (200) 의 주면의 형상, 및 캐비티 (R10) 의 개구 형상은, 대략 원 (대략 진원) 이어도 되고, 또한, 대략 정방형, 대략 정육각형, 대략 정팔각형 등, 대략 장방형 이외의 대략 다각형이어도 된다. 또한, 다각형의 모서리의 형상은 임의이고, 예를 들어 대략 직각이어도 되고, 예각이어도 되고, 둔각이어도 되며, 둥그스름해도 된다.
스루홀 도체 (300b) 또는 비아 도체 (311b) 등의 필드 도체의 평면 형상은, 원에 한정되지 않고 임의이다. 배선판에 있어서의 필드 도체의 평면 형상은, 예를 들어 도 54a 에 나타내는 바와 같이, 정방형 등의 사각형이어도 되고, 예를 들어 도 54b 또는 도 54c 에 나타내는 바와 같이, 십자형 또는 정다각 별형 등, 중심으로부터 방사상으로 직선을 그은 형태 (복수의 날개를 방사상으로 배치한 형태) 여도 되고, 그 외에, 타원 또는 삼각형 등이어도 된다. 또한, 제 1 도체부 (R11), 제 2 도체부 (R12), 및 잘록부 (300c) 의 평면 형상이, 서로 상이한 형상이어도 된다. 예를 들어 제 1 도체부 (R11) 및 제 2 도체부 (R12) 의 평면 형상이 각각 원이고, 잘록부 (300c) 의 평면 형상이 사각형이어도 된다.
상기 실시형태에서는, 전자 부품 (200) 에 대하여 양면 비아 구조를 가지고 있었지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (311b) 를 편측에만 갖는 배선판이어도 된다.
상기 실시형태 1 에서는, 코어 기판의 양측에 도체층을 갖는 양면 배선판 (배선판 (10)) 을 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 코어 기판 (기판 (100)) 의 편측에만 제 1 빌드업부 (B1) (도체층 (110) 을 포함한다) 를 갖는 편면 배선판이어도 된다.
또한, 예를 들어 도 55 에 나타내는 바와 같이, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 는, 기판 (100) 을 관통하지 않는 구멍 (오목부) 이어도 된다. 이 경우에도, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치하는 것이 바람직한 것으로 생각된다.
상기 실시형태에서는, 기판 (100) 의 두께와 전자 부품 (200) 의 두께가 대략 일치하고 있는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 55 에 나타내는 바와 같이, 전자 부품 (200) 의 두께보다 기판 (100) 의 두께가 커도 된다.
기판 (100) (코어 기판) 의 편측에 2 층 이상의 빌드업층을 갖는 배선판이어도 된다. 예를 들어 도 56 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 측에, 2 층의 절연층 (101, 103) 과 2 층의 도체층 (110, 130) 이 교대로 적층되고, 기판 (100) 의 제 2 면 (F2) 측에, 2 층의 절연층 (102, 104) 과 2 층의 도체층 (120, 140) 이 교대로 적층되어도 된다. 도 56 의 예에서는, 절연층 (101) 상의 도체층 (110) 과 절연층 (103) 상의 도체층 (130) 이, 절연층 (103) 에 형성된 구멍 (332a) (비아홀) 내의 비아 도체 (332b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 절연층 (102) 상의 도체층 (120) 과 절연층 (104) 상의 도체층 (140) 이, 절연층 (104) 에 형성된 구멍 (342a) (비아홀) 내의 비아 도체 (342b) 를 개재하여, 서로 전기적으로 접속된다. 스루홀 도체 (300b) 및 비아 도체 (312b, 322b, 332b, 342b) 는 모두 필드 도체이고, 이들이 Z 방향으로 스택됨으로써, 필드 스택 (S) 이 형성되어 있다.
도 56 의 예에서는, 기판 (100) (코어 기판) 의 제 1 면 (F1) 측에 형성되는 제 1 빌드업부 (B1) 에 포함되는 모든 비아 도체 (비아 도체 (311b 및 312b 및 332b)) 가 각각, 기준면 (F0) 을 향하여 폭이 좁아지고, 기판 (100) (코어 기판) 의 제 2 면 (F2) 측에 형성되는 제 2 빌드업부 (B2) 에 포함되는 모든 비아 도체 (비아 도체 (321b 및 322b 및 342b)) 가 각각, 기준면 (F0) 을 향하여 폭이 좁아진다. 이로써, 응력 등이, 기판 (100) (코어 기판) 중의 기준면 (F0) 에 집중되기 쉬워져, X-Y 평면에 있어서의 응력 분포의 균일화를 도모할 수 있는 것으로 생각된다. 또한 그 결과, 배선판의 휨이 억제되고, 배선판에 있어서의 전기적 접속의 신뢰성이 향상되는 것으로 생각된다. 그리고, 특히, 절연층 (101) (제 1 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (311b 및 312b)) 가 기준면 (F0) 을 향하여 폭이 좁아지고, 또한, 절연층 (102) (제 2 절연층) 에 형성되는 모든 비아 도체 (비아 도체 (321b 및 322b)) 가 기준면 (F0) 을 향하여 폭이 좁아지는 구성이, 상기 서술한 배선판의 휨을 억제하는 효과에 기여하는 것으로 생각된다.
또한, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수가 상이해도 된다. 단, 응력을 완화하기 위해서는, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수를 동일하게 하여, 표리의 대칭성을 높이는 것이 바람직한 것으로 생각된다.
도 57 에 나타내는 바와 같이, 기판 (100) (코어 기판) 이 금속판 (100d) (예를 들어 구리박) 을 내장하고 있어도 된다. 이러한 기판 (100) 에서는, 금속판 (100d) 에 의해 방열성이 향상된다. 도 57 의 예에서는, 금속판 (100d) 에 이르는 비아 도체 (100e) 가 기판 (100) 에 형성되고, 금속판 (100d) 과 그라운드 라인 (도체층 (301, 302) 에 포함되는 도체 패턴) 이, 비아 도체 (100e) 를 개재하여, 서로 전기적으로 접속되어 있다. 금속판 (100d) 은, 도 57 에 나타내는 바와 같이, 기준면 (F0) 부근에 배치되는 것이 바람직하다. 금속판 (100d) 의 평면 형상은 임의이고, 예를 들어 도 58a 에 나타내는 바와 같이 사각형이어도 되고, 예를 들어 도 58b 에 나타내는 바와 같이 원이어도 된다.
금속판 (100d) 은, 예를 들어 도 59 에 나타내는 바와 같이, 캐비티 (R10) (개구부) 를 둘러싸도록 형성되어도 된다. 도 59 의 예에서는, 캐비티 (R10) 의 사방에, 스루홀 도체 (300b) 가 배치된다. 기판 (100) (코어 기판) 상에는, 스루홀 도체 (300b) 의 랜드 (301b) 와 랜드 (301b) 에 접속되는 배선 (301c) 이 형성된다. 도체층 (301) 에는, 랜드 (301b) 및 배선 (301c) 에 포함된다.
도 59 의 예에서는, 기판 (100) (코어 기판) 의 관통부 (캐비티 (R10) 또는 스루홀 (300a) 등) 근방을 제외한 대략 전체면에, 금속판 (100d) 이 형성되어 있다. 금속판 (100d) 은, 관통부 근방 (예를 들어 관통부로부터 거리 (D40) 의 범위) 을 피하여 형성되어 있다. 거리 (D40) 는, 예를 들어 120 ㎛ 이다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) (개구부) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다. 또한, 금속판 (100d) 의 일부는, 스루홀 도체 (300b) (또는 스루홀 (300a)) 와 캐비티 (R10) 사이에 배치되어 있다.
도 59 중의 치수의 바람직한 일례를 나타낸다. 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 는, 예를 들어 160 ㎛ 이다. 전자 부품 (200) 과 기판 (100) 의 간극 (R1) (폭 (D3 및 D4) 의 각각) 은, 예를 들어 40 ㎛ 이다.
금속판 (100d) 은, 예를 들어 캐비티 (R10) 로부터 120 ㎛ (거리 (D41) -폭 (D3)) 의 범위에는 형성되어 있지 않다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) (개구부) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다.
기판 (100) (코어 기판) 상의 도체층 (301) 은, 예를 들어 도 60a ∼ 도 60c 에 나타내는 바와 같이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어도 된다.
도 60a 의 예에서는, 스루홀 도체 (300b) 의 랜드 (301b) 가, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 랜드 (301b) 의 거리 (D42) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.
도 60b 의 예에서는, 도체층 (301) 에 포함되는 보강 패턴 (301d) 이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 보강 패턴 (301d) 의 거리 (D43) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다. 도 60b 의 예에서는, 링상의 외형을 갖는 보강 패턴 (301d) 이, 캐비티 (R10) (개구부) 를 둘러싸도록 형성되어 있다.
도 60c 의 예에서는, 도체층 (301) 에 포함되는 배선 패턴 (301e) 이, 금속판 (100d) 보다 캐비티 (R10) (개구부) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 배선 패턴 (301e) 의 거리 (D44) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.
이하, 도 61a 및 도 61b 를 참조하여, 도 57 에 나타내는 기판 (100) (코어 기판) 의 제조 방법의 일례에 대하여 설명한다.
먼저, 도 61a 에 나타내는 바와 같이, 예를 들어 구리박으로 이루어지는 금속판 (100d) 을 사이에 두도록 절연층 (4001, 4002) 을 배치하고, 추가로 절연층 (4001) 상에 구리박 (4001a) 을 배치하고, 절연층 (4002) 상에 구리박 (4001b) 을 배치한다. 이로써, 절연층 (4001) (제 1 절연 수지층) 과, 소정의 패턴을 갖는 금속판 (100d) 과, 절연층 (4002) (제 2 절연 수지층) 이, 이 순서로 적층된다. 절연층 (4001, 4002) 은 각각, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 금속판 (100d) 은, 예를 들어 도 59 에 나타내는 패턴 (X-Y 평면) 을 갖는다. 금속판 (100d) 의 두께 (D22) 는, 예를 들어 35 ㎛ 이다.
계속해서, 구리박 (4001a), 절연층 (4001), 금속판 (100d), 절연층 (4002), 및 구리박 (4001b) 의 적층체를 프레스하여, 금속판 (100d) 을 향하여 압력을 가한다. 절연층 (4001, 4002) 을 반경화 상태로 프레스함으로써, 도 61b 에 나타내는 바와 같이, 절연층 (4001, 4002) 으로부터 각각 수지를 유출시킨다. 이로써, 금속판 (100d) 의 측방 (금속판 (100d) 의 패턴에 있어서의 금속판 (100d) 이 없는 부분) 에 절연층 (4001 또는 4002) 을 구성하는 수지가 충전되고, 절연층 (4003) 이 형성된다. 그 후, 가열하여 절연층 (4001, 4002, 4003) 의 각각을 경화시킨다. 이로써, 금속판 (100d) 을 내장하는 기판 (100) (코어 기판) 이 완성된다.
이러한 방법에 의해 제조된 배선판에서는, 도 62 에 나타내는 바와 같이, 캐비티 (R10) (개구부) 에 있어서의 전자 부품 (200) 과 기판 (100) (코어 기판) 의 간극 (R1) 에 절연체 (101a) (제 1 절연체) 가 충전되고, 기판 (100) 은, 금속판 (100d) 과 캐비티 (R10) 사이에, 절연층 (4003) (제 2 절연체) 을 갖는다. 절연층 (4003) 은, 절연체 (101a) 와는 상이한 재료로 이루어진다. 구체적으로는, 절연체 (101a) 는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에 걸쳐서 기판 (100) 상 및 전자 부품 (200) 상에 형성되는 절연층 (101 또는 102) 을 구성하는 수지로 이루어진다 (도 19a 참조). 한편, 절연층 (4003) 은, 절연층 (4001, 4002) 을 구성하는 수지로 이루어진다 (도 61b 참조). 여기서, 절연층 (101, 102) 을 구성하는 수지의 각각은, 절연층 (4001, 4002) 을 구성하는 각 수지보다, 열 팽창률 (CTE) 이 낮다. 이 때문에, 절연체 (101a) 의 열 팽창률은, 절연층 (4003) 보다 낮아져 있다. 이로써, 콘덴서와 수지의 CTE 미스매치가 완화되고, 콘덴서와 수지 사이의 밀착성이 향상된다. 절연층 (101, 102) 의 각각은, 예를 들어 무기 필러가 들어 있는 에폭시계 수지 필름 (무기 필러 함유율 40 ％ 이상) 으로 이루어지고, 절연층 (4001, 4002) 의 각각은, 예를 들어 프리프레그 (유리 기재가 들어 있는 에폭시계 수지 시트) 로 이루어진다.
전자 부품 내장 배선판의 바람직한 일례로는, 도 63a 에 나타내는 바와 같은 배선판도 생각할 수 있다. 이하, 도 63a 에 나타내는 배선판에 대하여, 상기 실시형태와의 차이점을 중심으로 설명한다.
도 63a 의 예에서는, 기판 (100) 의 제 1 면 (F1) 측에, 4 층의 절연층 (101, 103, 105, 107) (각각 층간 절연층) 과 4 층의 도체층 (110, 130, 150, 170) 이 교대로 적층되어, 이들이 제 1 빌드업부 (B1) 를 구성하고 있다. 또한, 기판 (100) 의 제 2 면 (F2) 측에, 4 층의 절연층 (102, 104, 106, 108) (각각 층간 절연층) 과 4 층의 도체층 (120, 140, 160, 180) 이 교대로 적층되어, 이들이 제 2 빌드업부 (B2) 를 구성하고 있다. 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301), 및 그보다 상층의 도체층 (110, 130, 150, 170) 은, 각 층간 절연층에 형성된 비아 도체 (312b, 332b, 352b, 372b) 에 의해, 서로 전기적으로 접속되어 있다. 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302), 및 그보다 상층의 도체층 (120, 140, 160, 180) 은, 각 층간 절연층에 형성된 비아 도체 (322b, 342b, 362b, 382b) 에 의해, 서로 전기적으로 접속되어 있다.
도 63a 의 예에서도, 상기 실시형태와 동일하게, 전자 부품 (200) 이, 기판 (100) 에 형성된 캐비티 (R10) (관통공) 에 배치되어, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 단, 전자 부품 (200) 의 전극 (210, 220) 은, 편면 (제 1 면 (F1) 측) 으로부터만, 비아 도체 (311b) 에 접속되어 있다. 전자 부품 (200) 의 전극 (210, 220) 은 각각, 절연층 (101) 에 형성된 비아 도체 (311b) 를 개재하여, 도체층 (110) 에 전기적으로 접속된다. 전자 부품 (200) 은, 편면 비아 구조에 의해, 배선판에 내장 (실장) 된다.
바람직한 일례로는, 기판 (100) 은 유리 에폭시로 이루어지고, 절연층 (101, 102) 은 각각, 수지 (프리프레그) 가 형성된 구리박으로 이루어지고, 절연층 (103, 104, 105, 106, 107, 108) 은 각각, ABF (Ajinomoto Build-up Film : 아지노모토 파인 테크노 주식회사 제조) 로 이루어진다. ABF 는, 절연 재료를 2 장의 보호 시트로 끼운 필름이다.
도체층 (110, 120) 은 각각, 예를 들어 구리박 (하층) 및 구리 도금 (상층) 으로 이루어지고, 예를 들어 서브트랙티브법에 의해 형성된다. 또한, 도체층 (130, 140, 150, 160, 170, 180) 은 각각, 예를 들어 구리 도금으로 이루어지고, 예를 들어 세미 애디티브 (SAP) 법에 의해 형성된다. 비아 도체 (311b, 312b, 322b) 는 각각, 예를 들어 구리 도금으로 이루어지는 컨포멀 도체이고, 비아 도체 (332b, 342b, 352b, 362b, 372b, 382b) 는 각각, 예를 들어 구리 도금으로 이루어지는 필드 도체이다.
바람직한 일례로는, 기판 (100) 의 두께는 600 ㎛ 이고, 전자 부품 (200) 의 두께 (전극 (210, 220) 을 포함한다) 는 550 ㎛ 이고, 도체층 (301, 302) 의 두께는 각각 35 ㎛ 이고, 도체층 (110, 120, 130, 140, 150, 160, 170, 180) 의 두께는 각각 60 ㎛ 이다.
기판 (100) (코어 기판) 에는 스루홀 (300a) 이 형성되고, 스루홀 (300a) 의 벽면에 도체막 (예를 들어 구리 도금) 이 형성됨으로써, 스루홀 도체 (300d) 가 형성된다. 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 은, 서로 스루홀 도체 (300d) 를 개재하여 전기적으로 접속된다. 스루홀 (300a) 의 형상은, 예를 들어 원주이다.
스루홀 (300a) 에 있어서의 스루홀 도체 (300d) 의 내측 (상세하게는, 스루홀 도체 (300d), 랜드 (300f, 300g) 로 둘러싸이는 공극) 에는, 절연체 (300e) 가 충전된다. 도체층 (301, 302) 에 포함되는 랜드 (300f, 300g) 는 각각, 도 63b 에 나타내는 바와 같이, 예를 들어 구리의 도금에 의해 절연체 (300e) 상에 형성되는 면상의 도체 (뚜껑 도금) 이고, 스루홀 도체 (300d) 에 전기적으로 접속된다. 절연체 (300e) 는, 예를 들어 수지로 이루어진다.
도체층 (170) 은, 제 1 면 (F1) 측의 최외의 도체층이 되고, 도체층 (180) 은, 제 2 면 (F2) 측의 최외의 도체층이 된다. 도체층 (170, 180) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다. 단, 솔더 레지스트 (11, 12) 에는 각각, 개구부 (11a, 12a) 가 형성되어 있다. 이 때문에, 도체층 (170) 의 소정의 부위 (개구부 (11a) 에 위치하는 부위) 는, 솔더 레지스트 (11) 에 덮이지 않고 노출되어 있으며, 패드 (P1) 가 된다. 또한, 도체층 (180) 의 소정의 부위 (개구부 (12a) 에 위치하는 부위) 는, 패드 (P2) 가 된다. 패드 (P1, P2) 는 각각, 그 표면에, 예를 들어 Ni/Au 막으로 이루어지는 내식층 (170a, 180a) 을 갖는다. 내식층 (170a, 180a) 은 각각, 예를 들어 전해 도금 또는 스퍼터링에 의해 형성할 수 있다. 또한, OSP (Organic Solderability Preservative) 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층 (170a, 180a) 을 형성해도 된다.
상기 도 63a 에 나타내는 배선판에 있어서, 스루홀 도체 (300d) (컨포멀 도체) 대신에, 상기 실시형태 (도 1 등을 참조) 에 관련된 모래 시계상 (고상) 의 스루홀 도체 (300b) (필드 도체) 를 적용해도 된다. 이 경우에도, 상기 실시형태와 동일하게, 배선판에 있어서의 전기적 접속의 신뢰성을 높이는 것이 가능해진다.
전자 부품 (200) 의 주면의 형상, 그리고 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상은, 대략 장방형에 한정되지 않고 임의이다. 예를 들어 도 64a 에 나타내는 바와 같이, 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상이 대략 타원이어도 된다. 또한, 도 64b 에 나타내는 바와 같이, 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상이 비상사의 관계여도 된다. 또한, 도 64b 의 예에서는, 캐비티 (R10) 의 제 1 개구의 형상이 대략 타원이고, 캐비티 (R10) 의 제 2 개구의 형상이 대략 장방형이다.
또한, 전자 부품 (200) 의 주면의 형상, 그리고 캐비티 (R10) 의 제 1 개구의 형상 및 제 2 개구의 형상은, 대략 원 (대략 진원) 이어도 된다. 또한, 대략 정방형, 대략 정육각형, 대략 정팔각형 등, 대략 장방형 이외의 대략 다각형이어도 된다. 또한, 다각형의 모서리의 형상은 임의이고, 예를 들어 대략 직각이어도 되고, 예각이어도 되고, 둔각이어도 되며, 둥그스름해도 된다.
상기 실시형태 2, 3 에 관련된 배선판 (20 또는 30) 은, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (321b) 를, 제 2 면 (F2) 측 (테이퍼면 (C11) 과는 반대측) 에 가지고 있었지만, 이에 한정되지 않는다. 예를 들어 도 65 에 나타내는 바와 같이, 전자 부품 (200) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (311b) (절연층 (101) 에 형성된 구멍 (311a) 내의 도체) 를, 기판 (100) 의 제 1 면 (F1) 측 (테이퍼면 (C11) 을 갖는 측) 에 갖는 배선판이어도 된다.
코어 기판의 편측에 2 층 이상의 빌드업층을 갖는 전자 부품 내장 배선판이어도 된다. 예를 들어 도 66 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 측에, 2 층의 절연층 (101, 103) 과 2 층의 도체층 (110, 130) 이 교대로 적층되고, 기판 (100) 의 제 2 면 (F2) 측에, 2 층의 절연층 (102, 104) 과 2 층의 도체층 (120, 140) 이 교대로 적층되어 있어도 된다. 도 66 의 예에서는, 절연층 (103) 에 구멍 (331a) (비아홀) 이 형성되어 있고, 구멍 (331a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (331a) 내의 도체가 비아 도체 (331b) (필드 도체) 가 된다. 절연층 (101) 상의 도체층 (110) 과 절연층 (103) 상의 도체층 (130) 은, 비아 도체 (331b) 를 개재하여, 서로 전기적으로 접속된다. 또한, 절연층 (104) 에 구멍 (341a) (비아홀) 이 형성되어 있고, 구멍 (341a) 내에 도체 (예를 들어 구리의 도금) 가 충전됨으로써, 그 구멍 (341a) 내의 도체가 비아 도체 (341b) (필드 도체) 가 된다. 절연층 (102) 상의 도체층 (120) 과 절연층 (104) 상의 도체층 (140) 은, 비아 도체 (341b) 를 개재하여, 서로 전기적으로 접속된다.
기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수가 상이해도 된다. 단, 응력을 완화하기 위해서는, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수를 동일하게 하여, 표리의 대칭성을 높이는 것이 바람직한 것으로 생각된다.
상기 실시형태 2 에서는, 코어 기판의 양측에 도체층을 갖는 양면 배선판 (배선판 (20)) 을 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 67 에 나타내는 바와 같이, 코어 기판 (기판 (100)) 의 편측에만 도체층을 갖는 편면 배선판이어도 된다. 또한, 도 67 에는, 제 1 면 (F1) 측 (테이퍼면 (C11) 을 갖는 측) 에만 도체층 (110) 을 갖는 편면 배선판을 나타내고 있지만, 이에 한정되지 않는다. 예를 들어 도 68 에 나타내는 바와 같이, 제 2 면 (F2) 측 (테이퍼면 (C11) 과는 반대측) 에만 도체층 (120, 140) 을 갖는 편면 배선판이어도 된다.
또한, 예를 들어 도 67 에 나타내는 바와 같이, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 는, 기판 (100) 을 관통하지 않는 구멍 (오목부) 이어도 된다. 이 경우에도, 전자 부품 (200) 의 두께와 캐비티 (R10) (구멍) 의 깊이는, 대략 일치하는 것이 바람직한 것으로 생각된다.
상기 각 실시형태에서는, 기판 (100) 의 두께와 전자 부품 (200) 의 두께가 대략 일치하고 있는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 67 에 나타내는 바와 같이, 전자 부품 (200) 의 두께보다 기판 (100) 의 두께가 커도 된다.
도 69 에 나타내는 바와 같이, 표면에 캐비티 (R10) 를 갖는 배선판이어도 된다. 도 69 의 예에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극에, 절연체 (101a) 가 충전되어 있지만, 이에 한정되지 않는다. 예를 들어 접착제 등으로, 전자 부품 (200) 을 부분적으로 기판 (100) 에 고정시켜도 된다.
코어 기판의 양측에 테이퍼면을 갖는 배선판이어도 된다. 도 70 에 나타내는 바와 같이, 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에 테이퍼면 (C11) 이 형성되고, 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 2 면 (F2) 의 모서리에 테이퍼면 (C12) 이 형성되어 있어도 된다. 기판 (100) 의 양측에 테이퍼면 (C11, C12) 을 형성하면, 제조시에 기판 (100) 의 방향 (표/리) 을 맞추는 공정 등을 생략하는 것이 가능해진다.
상기 각 실시형태에서는, 테이퍼면 (C11) 이, 캐비티 (R10) 의 전체 주연부에 형성되어 있었다. 그러나 이에 한정되지 않고, 예를 들어 도 71 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 캐비티 (R10) 의 주연부에 부분적으로 형성되어 있어도 된다. 도 71 의 예에서는, 전자 부품 (200) 을 캐비티 (R10) 에 수용하기 위한 클리어런스가, X 방향과 Y 방향에서 서로 상이하며, 캐비티 (R10) 의 전체 주연부 (4 변) 중, 클리어런스가 작은 부분 (예를 들어 대향하는 2 변) 에만, 테이퍼면 (C11) 이 형성되어 있다.
상기 각 실시형태에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않았지만, 이에 한정되지 않는다. 예를 들어 도 72 에 나타내는 바와 같이, 제 1 층 (100a) 이 제 2 층 (100b) 보다 적은 무기 재료를 포함하고 있는 경우에도, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다.
또한, 기판 (100) 은, 예를 들어 도 73 에 나타내는 바와 같이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 재질이 상이한 제 1 층 (100a), 제 2 층 (100b), 및 제 3 층 (100c) 을, 이 순서로 가지고 있어도 된다. 도 73 의 예에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않고, 제 2 층 (100b) 이 무기 재료를 포함하며, 제 3 층 (100c) 이 제 2 층 (100b) 보다 많은 무기 재료를 포함한다. 그리고, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) 은, 제 2 층 (100b) 의 측면 (F12) 및 제 3 층 (100c) 의 측면 (F11) 으로 구성된다. 이 예에서는, 도 73 중, 측면 (F12) 의 테이퍼 각도 (θ22) 가, 테이퍼면 (C11) 의 테이퍼 각도 (θ21) 보다 작다.
또한, 기판 (100) 은, 예를 들어 도 74 에 나타내는 바와 같이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 을, 이 순서로 가지고 있어도 된다. 도 74 의 예에서는, 제 1 층 (100a) 이 무기 재료를 포함하지 않고, 제 2 층 (100b) 이 무기 재료를 포함한다.
기판 (100) 의 내층에 가장 무기 재료가 많은 층을 갖는 배선판이어도 된다. 예를 들어 도 75 에 나타내는 바와 같이, 기판 (100) 이, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여, 무기 재료를 포함하지 않는 제 1 층 (100a) 과, 무기 재료를 포함하는 제 2 층 (100b) 과, 무기 재료를 포함하지 않는 제 3 층 (100c) 을 가지고 있어도 된다. 이러한 구조이면, 기판 (100) 의 양측에 테이퍼면 (C11, C12) 을 형성하기 쉬워진다. 제 1 층 (100a) 및 제 3 층 (100c) (테이퍼면 (C11 및 C12)) 은 각각, 전자 부품 (200) 보다 얇게 하는 것이 바람직한 것으로 생각된다.
제 1 층 (100a) 의 재질과 제 2 층 (100b) 의 재질은, 무기 재료의 함유량 이외의 점에서 상이해도 된다. 예를 들어 제 1 층 (100a) 과 제 2 층 (100b) 이, 상이한 수지로 구성되어 있어도 된다. 이 경우에도, 제 2 층 (100b) 보다 제 1 층 (100a) 이, 기판 (100) 의 가공 (예를 들어 레이저 가공) 에 대하여 강하면, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다.
상기 각 실시형태에서는, 레이저 가공으로 테이퍼면 (C11) 을 형성하도록 하였지만, 이에 한정되지 않고, 드라이 에칭 등으로 테이퍼면 (C11) 을 형성하는 경우에도, 재질이 상이한 제 1 층 (100a) 및 제 2 층 (100b) 에 의해, 테이퍼면 (C11) 의 형성이 용이해지는 것으로 생각된다. 단, 레이저 가공에 의하면, 특히 양호한 테이퍼면 (C11) 을 얻을 수 있는 것으로 생각된다.
도 76 에 나타내는 바와 같이, 기판 (100) (코어 기판) 이 금속판 (100d) (예를 들어 구리박) 을 내장하고 있어도 된다. 이러한 기판 (100) 에서는, 금속판 (100d) 에 의해 방열성이 향상된다. 도 76 의 예에서는, 금속판 (100d) 에 이르는 비아 도체 (100e) 가 기판 (100) 에 형성되고, 금속판 (100d) 과 그라운드 라인 (도체층 (301, 302) 에 포함되는 도체 패턴) 이, 비아 도체 (100e) 를 개재하여, 서로 전기적으로 접속되어 있다.
금속판을 내장하는 기판은, 금속판을 내장하지 않은 기판에 비하여, 두꺼워지기 쉽다. 이 때문에, 금속판을 내장하는 기판은, 기판의 개구부에 배치되는 전자 부품보다 두꺼워지기 쉽다. 또한, 기판에 내장되는 금속판의 두께가 클수록, 기판의 두께는 커지기 쉬워진다. 그리고, 기판의 두께가 커질수록, 기판의 두께와 전자 부품의 두께의 차가 커지기 쉬워진다.
기판의 두께와 전자 부품의 두께의 차가 커지면, 기판에 형성된 개구부에 전자 부품을 넣는 공정에 있어서, 마운터가 기판에 부딪히기 쉬워진다. 그러나, 도 76 에 나타내는 배선판에서는, 기판 (100) 에 테이퍼면 (C11) 이 형성되어 있음으로써, 이러한 마운터와 기판 (100) 의 간섭을 억제하는 것이 가능해진다. 이하, 도 77a ∼ 도 78 을 참조하여, 이에 대하여 추가로 설명한다.
도 77a 에, 테이퍼면 (C11) 이 형성되어 있지 않은 기판 (100) (코어 기판) 으로 구성되는 배선판을 나타낸다. 이러한 배선판의 제조 프로세스에 있어서, 기판 (100) 에 형성된 캐비티 (R10) 에 전자 부품 (200) 을 넣는 경우에는, 예를 들어 진공 척에 의해 마운터 (3000a) 에 전자 부품 (200) 을 유지시킨다. 그리고, 그 마운터 (3000a) 를 캐비티 (R10) 의 상방 (Z1 측) 에 이동시킨 후, 캐비티 (R10) 에 전자 부품 (200) 을 넣기 위하여, 거기로부터 서서히 마운터 (3000a) 를 기판 (100) 에 접근시켜 간다. 이 때, 전자 부품 (200) 은, 캐비티 (R10) 보다 작기 때문에, 캐비티 (R10) 를 통과할 수 있지만, 마운터 (3000a) 는, 반드시 캐비티 (R10) 보다 작지 않기 때문에, 마운터 (3000a) 의 크기에 따라서는, 도 77b 에 나타내는 바와 같이, 마운터 (3000a) 가 기판 (100) (특히 그 모서리) 에 부딪히는 일이 일어날 수 있다.
이 점, 도 76 에 나타내는 배선판에서는, 기판 (100) 이, 캐비티 (R10) 를 향하는 기판 (100) 의 측면 (F10) (캐비티 (R10) 의 내벽) 과 제 1 면 (F1) 의 모서리에, 제 1 면 (F1) 으로부터 제 2 면 (F2) 을 향하여 캐비티 (R10) 를 축폭하는 테이퍼면 (C11) 을 갖는다. 기판 (100) 에 테이퍼면 (C11) 이 형성됨으로써, 기판 (100) 의 측면 (F10) 과 제 1 면 (F1) 의 모서리가 모따기되고, 마운터 (3000a) 가 간섭하기 쉬운 기판 (100) 의 제 1 면 (F1) 측에 있어서 캐비티 (R10) 의 폭이 넓어진다. 그 결과, 도 78 에 나타내는 바와 같이, 마운터 (3000a) 와 기판 (100) 이 잘 간섭 (접촉) 하지 않게 된다.
이러한 마운터 (3000a) 와 기판 (100) 의 간섭은, 도 78 중, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 가, 약 20 ㎛ 이상인 경우에 특히 발생하기 쉽다. 이 점, 기판 (100) 에 테이퍼면 (C11) 이 형성된 배선판에 의하면, 상기와 같이 마운터 (3000a) 와 기판 (100) 의 간섭을 억제하는 것이 가능해지기 때문에, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 가 약 20 ㎛ 이상인 배선판을 제조하는 경우의 수율을 향상시키는 것이 가능해진다.
또한, 방열성 또는 강도를 확보하기 위해서는, 금속판 (100d) 의 두께 (D52) 가 약 30 ㎛ 이상인 것이 바람직하다. 그러나, 금속판 (100d) 이 두꺼워질수록 기판 (100) 이 두꺼워지기 쉽기 때문에, 캐비티 (R10) 에 전자 부품 (200) 을 넣는 공정에 있어서, 마운터 (3000a) 와 기판 (100) 의 간섭이 발생하기 쉬워진다. 이 점, 기판 (100) 에 테이퍼면 (C11) 이 형성된 배선판에 의하면, 상기와 같이 마운터 (3000a) 와 기판 (100) 의 간섭을 억제하는 것이 가능해지기 때문에, 두꺼운 금속판 (100d) 을 내장하는 배선판을 제조하는 경우의 수율을 향상시키는 것이 가능해진다.
도 78 에 나타내는 바와 같이, 테이퍼면 (C11) 은, 제 1 면 (F1) 으로부터, 전자 부품 (200) 의 제 3 면 (F3) 보다 깊은 위치까지 형성되어 있는 것이 바람직하다. 즉, 테이퍼면 (C11) 의 깊이 (D54) 가, 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차보다 큰 것 (D54 > D51-D53) 이 바람직하다. 이로써, 마운터 (3000a) 가 테이퍼면 (C11) 보다 깊게 진행되기 전에, 전자 부품 (200) 의 배치 (수용) 가 완료되기 쉬워진다. 그 결과, 마운터 (3000a) 와 기판 (100) (특히 그 모서리) 이 잘 간섭하지 않게 된다.
바람직한 일례로는, 기판 (100) 의 두께 (D51) 가 약 180 ㎛ 이고, 전자 부품 (200) 의 두께 (D53) 가 약 140 ㎛ 이고, 테이퍼면 (C11) 의 깊이 (D54) 가 약 40 ㎛ 이고, 금속판 (100d) 의 두께 (D52) 가 약 35 ㎛ 이다. 기판 (100) 의 두께 (D51) 와 전자 부품 (200) 의 두께 (D53) 의 차 (D51-D53) 는, 약 40 ㎛ 이다.
금속판 (100d) 의 평면 형상은 임의이고, 예를 들어 도 79a 에 나타내는 바와 같이 사각형이어도 되고, 예를 들어 도 79b 에 나타내는 바와 같이 원이어도 된다.
금속판 (100d) 은, 예를 들어 도 80 에 나타내는 바와 같이, 캐비티 (R10) 를 둘러싸도록 형성되어도 된다. 도 80 의 예에서는, 캐비티 (R10) 의 사방에, 스루홀 도체 (300b) 가 배치된다. 기판 (100) (코어 기판) 상에는, 스루홀 도체 (300b) 의 랜드 (301b) 와 랜드 (301b) 에 접속되는 배선 (301c) 이 형성된다. 도체층 (301) 에는, 랜드 (301b) 및 배선 (301c) 이 포함된다.
도 80 의 예에서는, 기판 (100) (코어 기판) 의 관통부 (캐비티 (R10) 또는 스루홀 (300a) 등) 근방을 제외한 대략 전체면에, 금속판 (100d) 이 형성되어 있다. 금속판 (100d) 은, 관통부 근방 (예를 들어 관통부로부터 거리 (D40) 의 범위) 을 피하여 형성되어 있다. 또한, 기판 (100) (코어 기판) 상의 도체층 (301) 은, 금속판 (100d) 보다 캐비티 (R10) 로부터 떨어진 위치에 형성되어 있다. 즉, 도체층 (301) 및 금속판 (100d) 은 각각, 캐비티 (R10) 근방을 피하여 형성되어 있다. 또한 금속판 (100d) 의 일부는, 스루홀 도체 (300b) (또는 스루홀 (300a)) 와 캐비티 (R10) 사이에 배치되어 있다.
기판 (100) (코어 기판) 상의 도체층 (301) 은, 예를 들어 도 81a ∼ 도 81c 에 나타내는 바와 같이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어도 된다.
도 81a 의 예에서는, 스루홀 도체 (300b) 의 랜드 (301b) 가, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 랜드 (301b) 의 거리 (D42) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.
도 81b 의 예에서는, 도체층 (301) 에 포함되는 보강 패턴 (301d) 이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 보강 패턴 (301d) 의 거리 (D43) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다. 도 81b 의 예에서는, 링상의 외형을 갖는 보강 패턴 (301d) 이, 캐비티 (R10) 를 둘러싸도록 형성되어 있다.
도 81c 의 예에서는, 도체층 (301) 에 포함되는 배선 패턴 (301e) 이, 금속판 (100d) 보다 캐비티 (R10) 에 가까운 위치에 형성되어 있다. 즉, 전자 부품 (200) 과 배선 패턴 (301e) 의 거리 (D44) 는, 전자 부품 (200) 과 금속판 (100d) 의 거리 (D41) 보다 작다.
이하, 도 82a 및 도 82b 를 참조하여, 도 76 에 나타내는 기판 (100) (코어 기판) 의 제조 방법의 일례에 대하여 설명한다.
먼저, 도 82a 에 나타내는 바와 같이, 예를 들어 구리박으로 이루어지는 금속판 (100d) 을 사이에 두도록 절연층 (4001, 4002) 을 배치하고, 또한 절연층 (4001) 상에 구리박 (4001a) 을 배치하고, 절연층 (4002) 상에 구리박 (4001b) 을 배치한다. 이로써, 절연층 (4001) (제 1 절연 수지층) 과, 소정의 패턴을 갖는 금속판 (100d) 과, 절연층 (4002) (제 2 절연 수지층) 이, 이 순서로 적층된다. 절연층 (4001, 4002) 은 각각, 예를 들어 유리 에폭시의 프리프레그로 이루어진다. 금속판 (100d) 은, 예를 들어 도 80 에 나타내는 패턴 (X-Y 평면) 을 갖는다.
계속해서, 구리박 (4001a), 절연층 (4001), 금속판 (100d), 절연층 (4002), 및 구리박 (4001b) 의 적층체를 프레스하여, 금속판 (100d) 을 향하여 압력을 가한다. 절연층 (4001, 4002) 을 반경화 상태로 프레스함으로써, 도 82b 에 나타내는 바와 같이, 절연층 (4001, 4002) 으로부터 각각 수지를 유출시킨다. 이로써, 금속판 (100d) 의 측방 (금속판 (100d) 의 패턴에 있어서의 금속판 (100d) 이 없는 부분) 에 절연층 (4001 또는 4002) 을 구성하는 수지가 충전되고, 절연층 (4003) 이 형성된다. 그 후, 가열하여 절연층 (4001, 4002, 4003) 의 각각을 경화시킨다. 이로써, 금속판 (100d) 을 내장하는 기판 (100) (코어 기판) 이 완성된다.
이러한 방법에 의해 제조된 배선판에서는, 도 83 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) (코어 기판) 의 간극 (R1) 에 절연체 (101a) (제 1 절연체) 가 충전되고, 기판 (100) 은, 금속판 (100d) 과 캐비티 (R10) 사이에, 절연층 (4003) (제 2 절연체) 을 갖는다. 절연층 (4003) 은, 절연체 (101a) 와는 상이한 재료로 이루어진다. 구체적으로는, 절연체 (101a) 는, 캐비티 (R10) 에 있어서의 전자 부품 (200) 과 기판 (100) 의 간극 (R1) 에 걸쳐서 기판 (100) 상 및 전자 부품 (200) 상에 형성되는 절연층 (101 또는 102) 을 구성하는 수지로 이루어진다. 한편, 절연층 (4003) 은, 절연층 (4001, 4002) 을 구성하는 수지로 이루어진다 (도 82b 참조). 여기서, 절연층 (101, 102) 을 구성하는 수지의 각각은, 절연층 (4001, 4002) 을 구성하는 각 수지보다, 열 팽창률 (CTE) 이 낮다. 이 때문에, 절연체 (101a) 의 열 팽창률은, 절연층 (4003) 보다 낮아져 있다. 이로써, 콘덴서와 수지의 CTE 미스매치가 완화되고, 콘덴서와 수지 사이의 밀착성이 향상된다. 절연층 (101, 102) 의 각각은, 예를 들어 무기 필러가 들어 있는 에폭시계 수지 필름 (무기 필러 함유율 40 ％ 이상) 으로 이루어지고, 절연층 (4001, 4002) 의 각각은, 예를 들어 프리프레그 (유리 기재가 들어 있는 에폭시계 수지 시트) 로 이루어진다.
상기 각 실시형태에서는, 캐비티 (R10) (전자 부품 (200) 의 수용 스페이스) 에 전자 부품 (200) 을 1 개만 갖는 배선판을 나타냈지만, 이에 한정되지 않는다. 예를 들어 캐비티 (R10) 에 복수의 전자 부품 (200) 을 갖는 배선판이어도 된다. 복수의 전자 부품 (200) 은, 적층 방향 (Z 방향) 으로 나열하여 배치해도 되고, X 방향 또는 Y 방향으로 나열하여 배치해도 된다. 또한, 복수의 캐비티 (R10) 를 형성해도 된다.
그 밖의 점에 대해서도, 상기 배선판 (10, 20, 30) (전자 부품 내장 배선판) 의 구성, 특히, 구성 요소의 종류, 성능, 치수, 재질, 형상, 층수, 또는 배치 등은, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 변경할 수 있다.
전자 부품 (200) 의 전극 (210 및 220) 의 형상은, U 자 형상에 한정되지 않고, 예를 들어 평판상의 전극쌍으로 콘덴서 본체 (201) 를 사이에 두는 것이어도 된다.
전자 부품 (200) 의 종류는, MLCC 에 한정되지 않고 임의이다. 예를 들어 콘덴서, 저항, 코일 등의 수동 부품 외에, IC 회로 등의 능동 부품 등, 임의의 전자 부품을 채용할 수 있다. 단, 칩 콘덴서는 깨지기 쉽기 때문에, 캐비티 (R10) 에 배치할 때의 균열을 억제하는 것의 중요성이 특히 높다.
전자 부품 (200) 의 전극 (210 및 220) 의 형상은, U 자 형상에 한정되지 않고, 예를 들어 평판상의 전극쌍이고 콘덴서 본체 (201) 를 사이에 두는 것이어도 된다.
예를 들어 비아 도체 (311b) 등은, 필드 도체에 한정되지 않고, 예를 들어 컨포멀 도체여도 된다.
전자 부품 (200) 을 비아 접속 (비아 도체 (311b, 321b)) 으로 실장하지 않고, 와이어 본딩 접속 등, 다른 수법으로 실장해도 된다.
전자 부품 내장 배선판의 제조 공정은, 상기 도 7 또는 도 31 에 나타낸 순서나 내용에 한정되는 것이 아니고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 순서나 내용을 변경할 수 있다. 또한, 용도 등에 따라, 필요없는 공정을 할애해도 된다.
예를 들어 테이퍼면 (C11) 의 형성은, 캐비티 (R10) 의 형성과 동시, 캐비티 (R10) 의 형성 전, 캐비티 (R10) 의 형성 후 중 어느 단계에서 실시해도 된다.
예를 들어 각 도체층의 형성 방법은 임의이다. 예를 들어 패널 도금법, 패턴 도금법, 풀 애디티브법, 세미 애디티브 (SAP) 법, 서브트랙티브법, 전사법, 및 텐팅법의 어느 1 개, 또는 이들의 2 이상을 임의로 조합한 방법으로, 도체층을 형성해도 된다.
또한, 레이저 대신에, 습식 또는 건식의 에칭으로 가공해도 된다. 에칭으로 가공하는 경우에는, 미리 제거하고자 하지 않는 부분을 레지스트 등으로 보호해 두는 것이 바람직한 것으로 생각된다.
상기 각 실시형태나 변형예 등은, 임의로 조합할 수 있다. 용도 등에 따라 적절한 조합을 선택하는 것이 바람직한 것으로 생각된다. 예를 들어 도 46 또는 도 49 에 나타낸 구조를, 도 52 ∼ 도 63b 의 어느 것에 나타낸 구조에 적용해도 된다. 또한, 예를 들어 도 64a, 도 64b 의 어느 것에 나타낸 구조를, 도 65 ∼ 도 83 의 어느 것에 나타낸 구조에 적용해도 된다. 또한, 예를 들어 도 66 또는 도 70 등에 나타낸 구조를, 양면 비아 구조 (실시형태 3 참조) 에 적용해도 된다.
이상, 본 발명의 실시형태에 대하여 설명하였지만, 설계상의 형편이나 그 밖의 요인에 따라 필요한 다양한 수정이나 조합은, 「청구항」 에 기재되어 있는 발명이나 「발명을 실시하기 위한 형태」 에 기재되어 있는 구체예에 대응하는 발명의 범위에 포함되는 것으로 이해되어야 한다.
본 명세서 중에는, 일본 공개특허공보 2007-266197호, 및 일본 공개특허공보 2002-204045호의 내용이 받아들여진다.
본 출원은, 2011년 7월 13일에 출원된 일본 특허 출원 제2011-155277호, 2011년 7월 13일에 출원된 일본 특허 출원 제2011-155278호, 및 2011년 10월 5일에 출원된 일본 특허 출원 제2011-220865호에 기초하여 우선권을 주장하고, 본 출원의 명세서 중에는, 일본 특허 출원 제2011-155277호, 일본 특허 출원 제2011-155278호, 및 일본 특허 출원 제2011-220865호의 명세서, 특허 청구의 범위, 및 도면의 내용이 받아들여진다.
산업상 이용가능성
본 발명의 전자 부품 내장 배선판은, 휴대 전화 등의 회로 기판을 실현하는 데에 적합하다. 또한, 본 발명에 관련된 전자 부품 내장 배선판의 제조 방법은, 휴대 전화 등의 회로 기판의 제조에 적합하다.
10, 20, 30 ; 배선판
11, 12 ; 솔더 레지스트
11a, 12a ; 개구부
100 ; 기판
100a ; 제 1 층
100b ; 제 2 층
100c ; 제 3 층
100d ; 금속판
100e ; 비아 도체
101 ∼ 108 ; 절연층
101a ; 절연체
110, 120, 130, 140, 150, 160, 170, 180 ; 도체층
111, 121 ; 구리박
112, 122 ; 구리 도금
170a, 180a ; 내식층
200 ; 전자 부품
201 ; 콘덴서 본체
210, 220 ; 전극
210a, 220a ; 상부
210b, 220b ; 측부
210c, 220c ; 하부
211 ∼ 214 ; 도체층
221 ∼ 224 ; 도체층
231 ∼ 239 ; 유전층
300a ; 스루홀
300b ; 스루홀 도체
300c ; 잘록부
300d ; 스루홀 도체
300e ; 절연체
300f, 300g ; 랜드
301, 302 ; 도체층
301a ; 얼라인먼트 마크
301b ; 랜드
301c ; 배선
301d ; 보강 패턴
301e ; 배선 패턴
311a, 312a, 321a, 322a ; 구멍
311b, 312b, 321b, 322b ; 비아 도체
331a, 332a, 341a, 342a ; 구멍
331b, 332b, 341b, 342b ; 비아 도체
352b, 362b, 372b, 382b ; 비아 도체
400 ; 전자 부품
500 ; 배선판
1000 ; 양면 구리 피복 적층판
1001, 1002 ; 구리박
1003, 1003a, 1003b, 1004 ; 구멍
1005 ; 도금
1005a ; 무전해 도금막
1005b ; 전해 도금
1006 ; 캐리어
1007, 1008 ; 무전해 도금막
1009, 1010 ; 도금 레지스트
1009a, 1010a ; 개구부
2001 ; 캐리어
2003, 2004 ; 구리박
3000 ; 배선판
3000a ; 마운터
3001, 3002 ; 도체층
4001 ∼ 4003 ; 절연층
4001a, 4001b ; 구리박
B1 ; 제 1 빌드업부
B2 ; 제 2 빌드업부
C11, C12 ; 테이퍼면
C21, C22 ; 곡면
F0 ; 기준면
F1 ; 제 1 면
F2 ; 제 2 면
F3 ; 제 3 면
F4 ; 제 4 면
F10 ; 측면
F11 ; 측면
F12 ; 측면
F20 ; 측면
F21 ; 하면
F22 ; 측면
F30 ; 측면
F100 ; 경계면
P1, P2 ; 패드
R1 ; 간극
R10 ; 캐비티
R11 ; 제 1 도체부
R12 ; 제 2 도체부
R21, R22 ; 도체부
R100 ; 영역
S ; 필드 스택

Claims (29)

  1. 제 1 면과, 그 제 1 면과는 반대측의 제 2 면과, 개구부를 갖는 기판과,
    제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 상기 제 3 면이 상기 기판의 제 1 면과 동일한 방향이 되도록 상기 개구부에 배치되는 전자 부품을 갖는 전자 부품 내장 배선판에 있어서,
    상기 전자 부품은, 그 측면과 상기 제 4 면과의 모서리에 곡면을 갖고,
    상기 기판은, 상기 개구부의 내벽과 상기 제 1 면과의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 가지고 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  2. 제 1 항에 있어서,
    상기 개구부에 있어서의 상기 기판과 상기 전자 부품 사이에는, 절연체가 충전되어 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  3. 제 2 항에 있어서,
    상기 기판 상 및 상기 개구부 상에, 수지로 구성되는 절연층을 갖고,
    상기 절연체는, 상기 절연층을 구성하는 수지로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전자 부품은 수동 부품인 것을 특징으로 하는 전자 부품 내장 배선판.
  5. 제 4 항에 있어서,
    상기 전자 부품은 칩 콘덴서인 것을 특징으로 하는 전자 부품 내장 배선판.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 개구부의 내벽은 레이저에 의한 절단면으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판은, 상기 제 1 면으로부터 상기 제 2 면을 향하여, 재질이 상이한 제 1 층 및 제 2 층을, 이 순서로 가지고 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  8. 제 7 항에 있어서,
    상기 제 1 층과 상기 제 2 층은 각각, 수지로 구성되고,
    상기 제 2 층은 무기 재료를 포함하고,
    상기 제 1 층은, 상기 제 2 층보다 적은 무기 재료를 포함하거나, 무기 재료를 포함하지 않는 것을 특징으로 하는 전자 부품 내장 배선판.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 곡면은, 상기 전자 부품의 전극의 표면으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.
  10. 제 9 항에 있어서,
    상기 전자 부품의 전극의 적어도 상기 표면은, 도금막으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판 상 및 상기 전자 부품 상에 절연층을 갖고,
    상기 절연층에는, 상기 전자 부품의 전극과 전기적으로 접속되는 비아 도체가 형성되는 것을 특징으로 하는 전자 부품 내장 배선판.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 개구부의 내벽은, 상기 제 2 면에 대하여 수직인 면으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 개구부는, 상기 기판을 관통하는 구멍으로 이루어지고,
    상기 기판의 상기 제 2 면 상에 절연층을 갖고,
    상기 절연층은, 상기 구멍의 일방의 개구를 막고 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판과 상기 전자 부품의 간극의 최대값은, 0 ㎛ ∼ 100 ㎛ 의 범위에 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 곡면의 곡률 반경은, 20 ㎛ ∼ 40 ㎛ 의 범위에 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  16. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판은 상기 전자 부품보다 두껍고,
    상기 테이퍼면은, 상기 제 1 면으로부터, 상기 전자 부품의 상기 제 3 면보다 깊은 위치까지 형성되어 있는 것을 특징으로 하는 전자 부품 내장 배선판.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판은 상기 전자 부품보다 두껍고,
    상기 기판의 두께와 상기 전자 부품의 두께의 차는, 20 ㎛ 이상인 것을 특징으로 하는 전자 부품 내장 배선판.
  18. 제 1 면과, 그 제 1 면과는 반대측의 제 2 면을 갖는 기판을 준비하는 것과,
    제 3 면과, 그 제 3 면과는 반대측의 제 4 면을 갖고, 상기 제 4 면과 측면과의 모서리에 곡면을 갖는 전자 부품을 준비하는 것과,
    상기 기판에 개구부를 형성하는 것과,
    상기 개구부의 내벽과 상기 제 1 면과의 모서리에, 상기 제 1 면으로부터 상기 제 2 면을 향하여 테이퍼면을 형성하는 것과,
    상기 제 3 면을 상기 제 1 면과 동일한 방향으로 하여 상기 전자 부품을 상기 개구부에 배치하는 것을 포함하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 개구부는, 레이저에 의해 형성되는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 기판은, 상기 제 1 면으로부터 상기 제 2 면을 향하여, 재질이 상이한 제 1 층 및 제 2 층을, 이 순서로 갖고,
    상기 레이저는, 적어도 상기 제 1 층을 관통하여 상기 제 2 층에 도달하도록, 상기 기판의 상기 제 1 면에 조사되는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 층과 상기 제 2 층은 각각, 수지로 구성되고,
    상기 제 2 층은, 무기 재료를 포함하고,
    상기 제 1 층은, 상기 제 2 층보다 적은 무기 재료를 포함하거나, 무기 재료를 포함하지 않는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 전자 부품의 상기 곡면을 상기 테이퍼면에 접촉시키면서, 상기 전자 부품을 상기 개구부에 배치하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  23. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 기판 상 및 상기 개구부 상에, 수지로 구성되는 절연층을 형성하는 것과,
    상기 개구부에 있어서의 상기 기판과 상기 전자 부품 사이에, 상기 절연층을 구성하는 수지를 충전하는 것과,
    상기 충전한 수지를 경화시키는 것을 포함하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  24. 제 23 항에 있어서,
    상기 절연층은, 반경화 상태로, 상기 기판 상 및 상기 개구부 상에 형성하고,
    상기 수지의 충전에서는, 상기 절연층을 반경화 상태로 프레스함으로써, 상기 절연층으로부터 상기 수지를 유출시켜 상기 개구부에 흘려 넣는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  25. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 개구부는, 상기 기판을 관통하는 구멍으로 이루어지고,
    상기 전자 부품을 상기 개구부에 배치하기 전에, 상기 구멍의 일방의 개구를 점착 시트로 막는 것을 포함하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  26. 제 25 항에 있어서,
    상기 전자 부품의 배치에서는, 상기 막힌 개구와는 반대측으로부터 상기 개구부에 상기 전자 부품을 넣음으로써, 상기 점착 시트 상에 상기 전자 부품을 배치하고,
    상기 막힌 개구와는 반대측의, 상기 기판 상 및 상기 개구부 상에, 수지로 구성되는 절연층을 형성하는 것과,
    상기 개구부에 있어서의 상기 기판과 상기 전자 부품 사이에, 상기 절연층을 구성하는 수지를 충전하는 것과,
    상기 점착 시트를 제거하는 것과,
    상기 점착 시트를 제거한 후, 상기 충전한 수지를 경화시키는 것을 포함하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  27. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 전자 부품을 상기 개구부에 배치하기 전에, 얼라인먼트 마크를 갖는 도체층을 상기 기판 상에 형성하는 것을 포함하고,
    상기 전자 부품의 배치에서는, 상기 얼라인먼트 마크를 이용하여, 상기 전자 부품의 위치 결정을 하는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  28. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 곡면은, 상기 전자 부품의 전극의 표면으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
  29. 제 28 항에 있어서,
    상기 전자 부품의 전극의 적어도 상기 표면은, 도금막으로 이루어지는 것을 특징으로 하는 전자 부품 내장 배선판의 제조 방법.
KR20157002747A 2011-07-13 2012-05-30 전자 부품 내장 배선판 및 그 제조 방법 KR20150024944A (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2011-155277 2011-07-13
JP2011155277 2011-07-13
JP2011155278A JP2012164952A (ja) 2011-01-20 2011-07-13 電子部品内蔵配線板及びその製造方法
JPJP-P-2011-155278 2011-07-13
JPJP-P-2011-220865 2011-10-05
JP2011220865A JP2013038374A (ja) 2011-01-20 2011-10-05 配線板及びその製造方法
PCT/JP2012/063956 WO2013008552A1 (ja) 2011-07-13 2012-05-30 電子部品内蔵配線板及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020137030068A Division KR101539166B1 (ko) 2011-07-13 2012-05-30 전자 부품 내장 배선판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150024944A true KR20150024944A (ko) 2015-03-09

Family

ID=48170065

Family Applications (2)

Application Number Title Priority Date Filing Date
KR20157002747A KR20150024944A (ko) 2011-07-13 2012-05-30 전자 부품 내장 배선판 및 그 제조 방법
KR1020137030068A KR101539166B1 (ko) 2011-07-13 2012-05-30 전자 부품 내장 배선판 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020137030068A KR101539166B1 (ko) 2011-07-13 2012-05-30 전자 부품 내장 배선판 및 그 제조 방법

Country Status (3)

Country Link
KR (2) KR20150024944A (ko)
CN (1) CN103703874A (ko)
TW (1) TWI436701B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000653A (ko) * 2016-06-23 2018-01-03 삼성전기주식회사 팬-아웃 반도체 패키지
WO2018097413A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 반도체 패키지 및 이의 제조방법
KR20180058095A (ko) * 2016-11-23 2018-05-31 삼성전기주식회사 팬-아웃 반도체 패키지
KR20190096562A (ko) * 2018-02-09 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
WO2022231017A1 (ko) * 2021-04-26 2022-11-03 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013102542A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
CN104091792A (zh) * 2014-06-20 2014-10-08 华进半导体封装先导技术研发中心有限公司 提高tsv转接板电迁移可靠性的结构和制备方法
KR20160013706A (ko) * 2014-07-28 2016-02-05 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2016127148A (ja) * 2014-12-27 2016-07-11 京セラ株式会社 配線基板の製造方法
DE102015104641A1 (de) 2015-03-26 2016-09-29 At & S Austria Technologie & Systemtechnik Ag Träger mit passiver Kühlfunktion für ein Halbleiterbauelement
KR102306719B1 (ko) 2015-04-22 2021-09-30 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR20180085219A (ko) * 2017-01-18 2018-07-26 삼성전기주식회사 인덕터 및 그 제조 방법
TWI785052B (zh) * 2017-06-01 2022-12-01 美商康寧公司 包括穿透孔洞貫孔的組件基板及其製作方法
TWI680705B (zh) * 2017-12-20 2019-12-21 中華精測科技股份有限公司 多晶粒測試介面模組及其製造方法
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法
CN112201652A (zh) * 2019-07-07 2021-01-08 深南电路股份有限公司 线路板及其制作方法
KR20210046978A (ko) * 2019-10-21 2021-04-29 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법
JP7381323B2 (ja) * 2019-12-17 2023-11-15 日東電工株式会社 両面配線回路基板の製造方法および両面配線回路基板
EP4181636A4 (en) 2020-07-07 2024-02-28 Shennan Circuits Co Ltd PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING SAME
EP4156873A4 (en) * 2020-07-07 2024-02-28 Shennan Circuits Co Ltd INTEGRATED PRINTED CIRCUIT BOARD AND RELATED MANUFACTURING METHOD
TWI783324B (zh) * 2020-12-15 2022-11-11 何崇文 線路載板及其製作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US20100224397A1 (en) * 2009-03-06 2010-09-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5524715B2 (ja) * 2009-06-01 2014-06-18 日本特殊陶業株式会社 セラミックコンデンサ、配線基板

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000653A (ko) * 2016-06-23 2018-01-03 삼성전기주식회사 팬-아웃 반도체 패키지
US10256192B2 (en) 2016-11-23 2019-04-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180058095A (ko) * 2016-11-23 2018-05-31 삼성전기주식회사 팬-아웃 반도체 패키지
WO2018097408A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
KR20180060891A (ko) * 2016-11-28 2018-06-07 주식회사 네패스 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
WO2018097410A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
WO2018097414A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 재배선층을 가지는 반도체 패키지 및 이의 제조방법
WO2018097409A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 절연 프레임을 이용하여 제조된 반도체 패키지 및 이의 제조방법
KR20180060896A (ko) * 2016-11-28 2018-06-07 주식회사 네패스 칩 패키지 및 이의 제조방법
KR20180060897A (ko) * 2016-11-28 2018-06-07 주식회사 네패스 재배선층을 가지는 반도체 패키지 및 이의 제조방법
WO2018097412A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 칩 패키지 및 이의 제조방법
KR101870164B1 (ko) * 2016-11-28 2018-07-19 주식회사 네패스 칩 패키지 및 이의 제조방법
WO2018097413A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 반도체 패키지 및 이의 제조방법
US11062990B2 (en) 2016-11-28 2021-07-13 Nepes Laweh Corporation Semiconductor package of using insulating frame
US10504836B2 (en) 2018-02-09 2019-12-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR20190096562A (ko) * 2018-02-09 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
US11195790B2 (en) 2018-02-09 2021-12-07 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2022231017A1 (ko) * 2021-04-26 2022-11-03 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Also Published As

Publication number Publication date
KR101539166B1 (ko) 2015-07-23
TWI436701B (zh) 2014-05-01
TW201309128A (zh) 2013-02-16
CN103703874A (zh) 2014-04-02
KR20130139369A (ko) 2013-12-20

Similar Documents

Publication Publication Date Title
KR101539166B1 (ko) 전자 부품 내장 배선판 및 그 제조 방법
JP2013038374A (ja) 配線板及びその製造方法
JP5600803B2 (ja) 配線板及びその製造方法
US9215805B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US9119322B2 (en) Wiring board and method for manufacturing the same
US8785788B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US9883592B2 (en) Wiring board and method for manufacturing the same
US9743526B1 (en) Wiring board with stacked embedded capacitors and method of making
JP2012151372A (ja) 配線板及びその製造方法
US9113575B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US9603248B2 (en) Wiring board and method for manufacturing the same
KR101412389B1 (ko) 배선판 및 그 제조 방법
US8908377B2 (en) Wiring board and method for manufacturing the same
US20130256007A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
JP2013183029A (ja) 電子部品内蔵配線板及びその製造方法
WO2013008552A1 (ja) 電子部品内蔵配線板及びその製造方法
JP2013115136A (ja) 電子部品内蔵基板及びその製造方法
JP2013183028A (ja) 電子部品内蔵配線板、チップコンデンサ、及び電子部品内蔵配線板の製造方法
KR20130048161A (ko) 배선판 및 그 제조 방법
JP2013183027A (ja) 電子部品内蔵配線板

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application