JP3998984B2 - 回路基板及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高密度化、高速化に対応しうる回路基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータ等で使用される半導体部品は、急速に高密度化、高速化への対応が推進されている。これに伴い、回路基板についても、高密度化、高速化への対応が要請されている。
【０００３】
従来の回路基板の一例について図９を用いて説明する。図９（ａ）は実装状態における従来の回路基板の構造を示す断面図、図９（ｂ）は回路基板の構造を示す斜視図である。
【０００４】
図９（ａ）に示すように、回路基板１００は、実装基板１０６上に搭載されている。回路基板１００と実装基板１０６とは、ハンダボール１０４ａ等を介して電気的に接続されている。回路基板１００の上面には、デカップリングキャパシタ１０８が形成されている。実装基板１０６上に搭載された回路基板１００上には、ＬＳＩ基板１１０が搭載されている。回路基板１００とＬＳＩ基板１１０とは、ハンダボール１０４ｂ等を介して電気的に接続されている。
【０００５】
回路基板１００には、図９（ｂ）に示すように貫通孔１１４が所定のピッチで形成されている。貫通孔１１４の内部には金属からなるビア電極１１６が埋め込まれている。このような貫通孔１１４が形成された基板１００上には、通常、デカップリングキャパシタ等の受動素子や、能動素子、電極等が形成されている。なお、図９（ｂ）においては、これらの素子等を省略している。
【０００６】
ＬＳＩ基板１１０の所定の配線と、実装基板１０６の所定の配線とは、ビア電極１１６、電極パッド１０２ａ、１０２ｂ、ハンダボール１０４ａ、１０４ｂを介して、電気的に接続されている。
【０００７】
【発明が解決しようとする課題】
上述した従来の回路基板では、埋め込まれた金属からなるビア電極と貫通孔の内壁との密着性が不十分であると、ビア電極が欠落してしまう場合があった。そこで、ビア電極と貫通孔の内壁との密着性を向上するため、貫通孔の内壁の表面粗さを大きくしていた。これにより、ビア電極の欠落の防止が図られていた。
【０００８】
しかしながら、回路基板の基材としてシリコン基板等の導電性基板を用いた場合には、貫通孔の内壁の粗面化によりリーク電流が生じ易くなっていた。すなわち、導電性基板を用いた場合、ビア電極と基板との間の絶縁性を確保するために貫通孔の内壁に絶縁膜を形成される。この場合に貫通孔の内壁の表面粗さを大きくすると、絶縁膜に電界が集中し絶縁破壊が生じる。この結果、リーク電流が生じ易くなっていた。
【０００９】
また、貫通孔の内壁の表面粗さを大きくする結果、貫通孔の内壁等には加工歪が存在するため、回路基板にクラックが生じやすくなっていた。
【００１０】
また、基板と熱膨張係数の異なる金属等を貫通孔に埋め込むために、基板に応力が発生する。この応力は回路基板の損傷を招く要因の一つとなっていた。しかしながら、従来の回路基板では、基板に発生した応力を緩和することが困難であった。
【００１１】
本発明の目的は、貫通孔の内壁の表面粗さを大きくすることなくビア電極の欠落を防止するとともに、基板に発生する応力を緩和しうる回路基板及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、ガラス基板よりなるコア基板と、前記コア基板を貫く貫通孔と、前記貫通孔に埋め込まれたビア電極とを有する回路基板であって、前記貫通孔の開口幅が、前記コア基板の内部で最小となっており、前記コア基板の両表面に近づくに従って大きくなっており、前記貫通孔の内壁の少なくとも一部に、前記コア基板の前記表面と略平行な面を有することを特徴とする回路基板により達成される。
【００１３】
また、上記目的は、ガラス基板よりなるコア基板に貫通孔を形成する工程と、前記貫通孔にビア電極を埋め込む工程とを有する回路基板の形成方法であって、前記貫通孔を形成する工程では、前記貫通孔の開口幅が、前記コア基板の内部で最小となり、前記コア基板の両表面に近づくに従って大きくなり、前記貫通孔の内壁の少なくとも一部に、前記コア基板の前記表面と略平行な面を有するように、前記貫通孔を形成することを特徴とする回路基板の製造方法により達成される。
【００１４】
【発明の実施の形態】
［本発明の原理］
本発明による回路基板の原理について図１を用いて説明する。図１は本発明による回路基板の原理を説明する図であり、図１（ａ）乃至図１（ｄ）はそれぞれ基板１０に形成された貫通孔１２ａ〜１２ｄを示す断面図である。貫通孔１２ａ〜１２ｄには、それぞれビア電極１４ａ〜１４ｄが埋め込まれている。
【００１５】
従来の回路基板においては、図１（ａ）に示すように、ビア電極１４ａが埋め込まれる貫通孔１２ａの内壁が基板１０平面に対してほぼ垂直になっていた。このため、貫通孔１２ａに埋め込まれたビア電極１４ａの欠落を防止することを目的として、貫通孔１２ａの内壁の表面粗さを大きくしていた。
【００１６】
一方、基板１０としてシリコン基板等の導電性基板を用いた場合には、貫通孔１２ａの内壁に絶縁膜を形成して基板１０とビア電極１４ａとが絶縁される。しかし、ビア電極１４ａの欠落を防止するために貫通孔１２ａの内壁の表面粗さを大きくしていると、絶縁性を確保することが困難となる。この結果、リーク電流が生じ易くなっていた。
【００１７】
また、貫通孔１２ａの内壁の表面粗さを大きくすることにより加工歪が存在するため、基板１０にクラック等が生じやすくなっていた。
【００１８】
したがって、貫通孔の内壁の表面粗さを大きくすることなくビア電極の欠落を防止する方法が必要である。
【００１９】
貫通孔の内壁の表面粗さを大きくすることなくビア電極の欠落を防止しうる方法としては、図１（ｂ）に示すように、貫通孔１２ｂの開口幅を基板１０内部の所定の位置で最大とし、基板１０の両面に近くなるに従って小さくなるようにすることが考えられる。基板１０の両面に近づくに従って貫通孔１２ｂの開口幅が小さくなっているため、貫通孔１２ｂに埋め込まれたビア電極１４ｂは欠落することはない。
【００２０】
しかしながら、図１（ｂ）に示すような形状の貫通孔１２ｂに金属を埋め込んでビア電極１４ｂを形成した場合、基板１０の厚さ方向の応力を緩和することができず、むしろ応力が集中してしまう。このため、回路基板にＬＳＩチップを搭載したり、回路基板を実装基板に搭載する場合など、基板同士を接合した場合にクラック等が生じ易くなると考えられる。また、実際には、図１（ｂ）に示すような形状の貫通孔１２ｂ内に金属を埋め込んでビア電極１４ｂを形成することは困難である。
【００２１】
また、図１（ｃ）に示すように、貫通孔１２ｃの開口幅を基板１０内部の所定の位置で最小とし、基板１０の両面に近づくに従って大きくなるようにすることが考えられる。このような形状の貫通孔１２ｃ内に金属を埋め込んでビア電極１４ｃを形成すれば、基板１０の内部で貫通孔１２ｃの開口幅が小さくなっているため、ビア電極１４ｃが欠落することはない。
【００２２】
また、図１（ｃ）示すような形状であれば、貫通孔１２ｃに金属を埋め込むことにより基板１０に生じる応力を緩和することができる。さらに、図１（ｃ）に示す形状の貫通孔１２ｃであれば、スパッタ法や、ＣＶＤ（Chemical Vapor Deposition）法、めっき法等により、容易に金属を埋め込んでビア電極１４ｃを形成することができる。
【００２３】
また、図１（ｄ）に示すように、開口幅が基板１０内部の所定の位置で最小で、基板１０の両面に近づくに従って大きくなっており、さらに、内壁に基板１０の表面とほぼ平行な面１５を有する貫通孔１２ｄであっても、図１（ｃ）に示す貫通孔１２ｃと同様の効果が得られる。また、内壁に基板１０の表面にほぼ平行な面１５を有することにより、ビア電極１４ｄの欠落を更に効果的に防止することができる。
【００２４】
そこで、本発明では、図１（ｃ）或いは図１（ｄ）に示すように、ビア電極を埋め込む貫通孔の開口幅を基板の内部で小さくし、基板の両面に近づくに従って大きくなるようにする。これにより、貫通孔の内壁の表面粗さを大きくすることなくビア電極の欠落を防止することができる。また、貫通孔の内壁の表面粗さを大きくする必要がないので、導電性基板を用いた場合であっても、ビア電極と基板との絶縁性を確保することができ、リーク電流の発生を防止することができる。さらに、回路基板に生じる応力を緩和することも可能となる。
【００２５】
［第１実施形態］
本発明の第１実施形態による回路基板について図２乃至図４を用いて説明する。図２は本実施形態による回路基板の構造を示す概略図、図３及び図４は本実施形態による回路基板の製造方法を示す工程断面図である。
【００２６】
まず、本実施形態による回路基板の構造について図２を用いて説明する。図２（ａ）は本実施形態による回路基板の上面図、図２（ｂ）は図２（ａ）のＡ−Ａ′線断面図である。
【００２７】
図２（ａ）及び図２（ｂ）に示すように、厚さ５００μｍのガラス基板１６に、所定のピッチで貫通孔１８が形成されている。ガラス基板１６の基板平面に対して垂直にみた貫通孔１８の形状は円形になっている。
【００２８】
各貫通孔１８の開口幅は、図２（ｂ）に示すように、ガラス基板１６の内部中央付近で最小となっており、ガラス基板１６の両面に近づくに従って大きくなっている。例えば、ガラス基板１６の内部中央付近での貫通孔１８の開口幅は８０μｍで最小となっており、ガラス基板１６の両面での貫通孔１６の開口幅は４００μｍとなっている。このように、貫通孔１８の形状は、例えば鼓状となっている。
【００２９】
各貫通孔１８内には、Ｐｔからなるビア電極２０が埋め込まれている。
【００３０】
ガラス基板１６の上面側の各ビア電極２０上には、厚さ１μｍのＣｕ膜と、厚さ２００ｎｍのＮｉ膜と、厚さ５０ｎｍのＡｕ膜とが順次積層されてなる電極パッド２２が形成されている。各電極パッド２２は、例えば直径５００μｍの円形状に形成されている。
【００３１】
ガラス基板１６の下面には、ビア電極２０に接続するように、厚さ０．２μｍのＰｔからなる電極２４が形成されている。電極２４の下面には、厚さ０．２μｍのＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）からなる誘電体膜２６が形成されている。誘電体膜２６の下面には、厚さ０．２μｍのＰｔからなる電極２８が形成されている。こうして、ガラス基板１６の下面に、誘電体膜２６が電極２４、２８に挟まれてなるキャパシタ３０が形成されている。
【００３２】
こうして、本実施形態による回路基板が構成されている。
【００３３】
実装状態においては、例えば、本実施形態による回路基板の上面の電極パッド２２上にハンダボール（図示せず）が形成され、電極パッド２２及びハンダボールを介してＬＳＩ基板（図示せず）が搭載される。
【００３４】
また、本実施形態による回路基板の下面には、パッド及びハンダボール（図示せず）が形成される。本実施形態による回路基板は、下面に形成されたパッド及びハンダボールを介して実装基板（図示せず）上に搭載される。
【００３５】
こうして、実装基板の所定の配線と、ＬＳＩ基板の所定の配線がビア電極２０を介して電気的に接続される。
【００３６】
本実施形態による回路基板は、貫通孔１８の開口幅が、ガラス基板１６の内部中央付近で最小となっており、ガラス基板１６の両面に近づくに従って大きくなっていることに主たる特徴がある。これにより、貫通孔１８の内壁の表面粗さを大きくすることなく、ビア電極２０の欠落を防止することができる。また、貫通孔１８に金属を埋め込んでビア電極２０を形成することによりガラス基板１６に生ずる応力を緩和することができる。
【００３７】
なお、上述した貫通孔１８の最小の開口幅が、ガラス基板１６の両面近傍での開口幅に比べて小さくなりすぎると、ビア電極２０が断線し易くなってしまう。逆に大きくなりすぎると、貫通孔１８の形状が従来の回路基板における貫通孔とあまり変わらなくなってしまう。この結果、ビア電極２０の欠落を効果的に防止することができず、また、十分な応力緩和効果も得られない。
【００３８】
したがって、貫通孔１８の開口幅が最小となっている位置におけるビア電極２０の断面積が、ガラス基板１６の両面近傍でのビア電極２０の断面積の３０〜８０％の範囲内となるようにすることが望ましい。
【００３９】
次に、本実施形態による回路基板の製造方法について図３及び図４を用いて説明する。
【００４０】
まず、厚さ５００μｍのガラス基板１６の両面にドライフィルム３２を形成する。
【００４１】
次いで、フォトリソグラフィ技術を用い、ガラス基板１６の両面に形成されたドライフィルム３２それぞれに、ガラス基板１６に達する開口部３４を形成する（図３（ａ））。このとき、ガラス基板１６の上面のドライフィルム３２に形成する開口部３４と下面のドライフィルム３２に形成する開口部３４の位置を揃える。また、開口部３４の形状は、例えば直径４００μｍの円形とすることができる。
【００４２】
次いで、開口部３４が形成されたドライフィルム３２をマスクとして、サンドブラスト法によりガラス基板１６の両面から砥粒を吹き付ける。これにより、ドライフィルム３２の開口部３４から露出したガラス基板１６の領域が切削されていく。このとき、切削された部分の径は、ガラス基板１６の表面から切削されていくに従って小さくなっていく。
【００４３】
砥粒の吹き付けにより、ガラス基板１６の上面の開口部３４から切削された部分と、位置が対応する下面の開口部３４から切削された部分は、やがてガラス基板１６の内部中央付近で接続する。こうして、ガラス基板１６に貫通孔１８が形成される（図３（ｂ））。
【００４４】
なお、上述のように、サンドブラスト法では、砥粒を吹き付けてガラス基板１６を切削することにより貫通孔１８を形成するので、貫通孔１８の内壁には加工歪が生じてしまう。この加工歪をできるだけ小さくするため、ガラス基板１６を切削する際には、砥粒の径を適宜変更し、仕上げには径の小さい砥粒を用いることが望ましい。
【００４５】
また、サンドブラスト法により形成された貫通孔１８にエッチングを適用することにより、加工歪を除去してもよい。これにより、貫通孔１８の内壁の表面粗さを更に小さくすることができる。
【００４６】
次いで、ドライフィルム３２をガラス基板１６の両面に残した状態で、スパッタ法やめっき法等によりＰｔ等の金属を貫通孔１８に埋め込む。例えば、無電解めっき法によりＮｉからなるシード層を貫通孔１８の内壁に形成し、その後電解めっき法によりＰｔからなる金属膜を成長する。こうして、貫通孔１８に金属が埋め込まれる。
【００４７】
貫通孔１８に金属を埋め込んだ後、ガラス基板１６の両面のドライフィルム３２を除去する。次いで、ガラス基板１６の両面を研磨し、貫通孔１８に埋め込まれたもの以外の余分な金属を除去する。こうして、貫通孔１８にビア電極２０が形成される（図２（ｃ））。
【００４８】
次いで、ビア電極２０を形成したガラス基板１６の下面に、スパッタ法等により、厚さ０．２μｍのＰｔ膜を形成する。このとき、ガラス基板１６の下面にＴｉや、ＴｉＯ2、Ｉｒ、ＩｒＯ2等からなる下地層を形成してから、Ｐｔ膜を形成してもよい。これにより、Ｐｔ膜とガラス基板１６との密着性を向上することができる。
【００４９】
次いで、フォトリソグラフィ技術を用い、ガラス基板１６の下面に形成されたＰｔ膜を所定の形状にパターニングする。これにより、Ｐｔからなる電極２４が形成される（図３（ｄ））。
【００５０】
次いで、電極２４が形成されたガラス基板１６の下面に、ゾルゲル法等によりＢＳＴ膜を形成する。次いで、フォトリソグラフィ技術を用い、ＢＳＴ膜を所定の形状にパターニングする。これにより、ＢＳＴからなる誘電体膜２６が形成される（図４（ａ））。
【００５１】
次いで、誘電体膜２６を形成したガラス基板１６の下面全面に、スパッタ法等によりＰｔ膜を形成する。次いで、フォトリソグラフィ技術を用い、Ｐｔ膜を所定の形状にパターニングする。これにより、Ｐｔからなる電極２８が形成される。こうして、ガラス基板１６の下面に、電極２４、２８に誘電体膜２６が挟まれてなるキャパシタ３０が形成される（図４（ｂ））。
【００５２】
次いで、ガラス基板１６の上面に、スパッタ法等により、厚さ１μｍのＣｕ膜と、厚さ２００ｎｍのＮｉ膜と、厚さ５０ｎｍのＡｕ膜とを順次積層する。
【００５３】
次いで、フォトリソグラフィ技術を用い、Ｃｕ膜とＮｉ膜とＡｕ膜の積層膜を所定の形状にパターニングする。こうして、ビア電極２０上に、Ｃｕ膜とＮｉ膜とＡｕ膜とが積層されてなる電極パッド２２が形成される（図４（ｃ））。
【００５４】
以上のようにして、本実施形態による回路基板が製造される。
【００５５】
このように、本実施形態によれば、貫通孔１８の開口幅が、ガラス基板１６の内部中央付近で最小となっており、ガラス基板１６の両面に近づくに従って大きくなっているので、貫通孔１８の内壁の表面粗さを大きくすることなく、ビア電極２０の欠落を防止することができる。また、貫通孔１８に金属を埋め込んでビア電極２０を形成することによりガラス基板１６に生ずる応力を緩和することができる。
【００５６】
［第２実施形態］
本発明の第２実施形態による回路基板について図５を用いて説明する。図５は本実施形態による回路基板の構造を示す断面図である。なお、第１実施形態による回路基板及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００５７】
図５に示すように、本実施形態による回路基板は、第１実施形態による回路基板におけるガラス基板１０の代わりに、シリコン基板３６が用いられている。
【００５８】
シリコン基板３６の両面及び貫通孔１８の内壁には、厚さ１μｍの酸化シリコンからなる絶縁膜３８が形成されている。
【００５９】
このように、本実施形態による回路基板では、導電性を有するシリコン基板３６とビア電極２０との間の絶縁性が、貫通孔１８の内壁に形成された絶縁膜３８により確保されている。
【００６０】
従来の回路基板においては、貫通孔に埋め込まれたビア電極の欠落を防止するために、貫通孔の内壁の表面粗さを大きくする必要があった。このため、導電性を有する基板の場合、絶縁膜が形成された内壁の表面粗さを大きくしなければならず、ビア電極と基板との間の絶縁性を十分に確保することが困難であった。
【００６１】
一方、本実施形態による回路基板では、シリコン基板３６に形成された貫通孔１８の開口幅が、シリコン基板３６の内部中央付近で最小となっおり、シリコン基板３６の両面に近づくに従って大きくなっている。これにより、貫通孔１８の内壁の表面粗さを大きくすることなく、ビア電極２０の欠落を防止することができる。このように貫通孔１８内壁の表面粗さを大きくする必要がないので、貫通孔１８の内壁に形成された絶縁膜３８によりシリコン基板３６とビア電極２０との間の絶縁性を十分確保することができる。したがって、リーク電流の発生を防止することができる。
【００６２】
次に、本実施形態による回路基板の製造方法について説明する。
【００６３】
まず、シリコン基板３６を熱酸化することにより、シリコン基板３６の両面に厚さ１μｍの酸化シリコンからなる絶縁膜３８を形成する。
【００６４】
次いで、両面に絶縁膜３８が形成されたシリコン基板３６に、第１実施形態と同様にして貫通孔１８を形成する。
【００６５】
貫通孔１８を形成した後、シリコン基板３６を熱酸化し、貫通孔１８の内壁に厚さ１μｍの酸化シリコンからなる絶縁膜３８を形成する。
【００６６】
以後、第１実施形態と同様にして、絶縁膜３８が形成された貫通孔１８に金属を埋め込んでビア電極２０を形成する。次いで、シリコン基板３６の下面にキャパシタ３０を形成し、上面に電極パッド２２を形成する。
【００６７】
こうして、本実施形態による回路基板が形成される。
【００６８】
このように、本実施形態によれば、シリコン基板３６に対して垂直にみた貫通孔１８の断面積が、シリコン基板３６の内部中央付近で最小となっており、シリコン基板３６の両面に近づくに従って大きくなっているので、貫通孔１８の内壁の表面粗さを大きくすることなく、ビア電極２０の欠落を防止することができる。また、絶縁膜３８が形成された貫通孔１８の内壁の表面粗さを大きくする必要がないので、シリコン基板３６とビア電極２０との間の絶縁性を確保することができ、リーク電流の発生を防止することができる。さらに、貫通孔１８に金属を埋め込んでビア電極２０を形成することによりシリコン基板３６に生ずる応力を緩和することができる。
【００６９】
なお、本実施形態では、酸化シリコンからなる絶縁膜３８を形成して絶縁性を確保していたが、絶縁膜３８の材料は酸化シリコンに限定されるものではなく、例えば窒化シリコン等を用いることができる。
【００７０】
［第３実施形態］
本発明の第３実施形態による回路基板及びその製造方法について図６及び図７を用いて説明する。図６は本実施形態による回路基板の構造を示す断面図、図７は本実施形態による回路基板の製造方法を示す工程断面図である。なお、第１実施形態による回路基板及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００７１】
まず、本実施形態による回路基板について図６を用いて説明する。
【００７２】
図６に示すように、第１実施形態と同様に、ガラス基板１６に、開口幅がガラス基板１６の内部で最小となっており、ガラス基板１６の両面に近づくに従って大きくなっている貫通孔４０が形成されている。さらに、貫通孔４０の内壁には、ガラス基板１６の表面とほぼ平行な面４２を有している。貫通孔４０には、Ｐｔからなるビア電極２０が埋め込まれている。
【００７３】
このように、本実施形態による回路基板は、貫通孔４０の内壁に、ガラス基板１６の表面とほぼ平行な面４２を有することに主たる特徴がある。これにより、ビア電極２０の欠落をより効果的に防止することができる。
【００７４】
次に、本実施形態による回路基板の製造方法について図７を用いて説明する。
【００７５】
まず、ガラス基板１６の両面にドライフィルム３２を形成する。
【００７６】
次いで、フォトリソグラフィ技術を用い、ガラス基板１６の両面に形成されたドライフィルム３２それぞれに、ガラス基板１６に達する開口部３４を形成する。このとき、ガラス基板１６の上面のドライフィルム３２に形成する開口部３４と下面のドライフィルム３２に形成する開口部３４の位置をずらす（図７（ａ））。また、ガラス基板１６の上面の開口部３４と下面の開口部３４の大きさに差を設けてもよい。
【００７７】
次いで、開口部３４が形成されたドライフィルム３２をマスクとして、サンドブラスト法によりガラス基板１６の両面から砥粒を吹き付ける。これにより、ドライフィルム３２の開口部３４から露出したガラス基板１６の領域が切削されていく。このとき、切削された部分の径は、ガラス基板１６の表面から切削されていくに従って小さくなっていく。
【００７８】
このとき、砥粒を吹き付ける速度や、砥粒の径をガラス基板１６の上面と下面とで変えてもよい。こうすることにより、ガラス基板１６の上面と下面とから、異なったアスペクト比でガラス基板１６を切削してもよい。
【００７９】
ガラス基板１６の上面の開口部３４から切削された部分と、位置がずれた下面の開口部３４から切削された部分は、やがてガラス基板１６の内部中央付近で接続する。
【００８０】
このとき、ガラス基板３６の上面と下面とで開口部３４の位置がずれており、或いは上面と下面とから異なったアスペクト比で切削される。これにより、上面から切削された部分と、下面から切削された部分とが接続したときに、ガラス基板１６の表面にほぼ平行な面４２が形成される。こうして、貫通孔４０の内壁にガラス基板１６の表面にほぼ平行な面４２を有する貫通孔４０がガラス基板１６に形成される（図７（ｂ））。
【００８１】
以後、第１実施形態と同様にして、貫通孔４０に金属を埋め込んでビア電極２０を形成する（図７（ｃ））。次いで、ガラス基板１６の下面にキャパシタ３０を形成し、上面に電極パッド２２を形成する。
【００８２】
こうして、本実施形態による回路基板が製造される。
【００８３】
このように、本実施形態によれば、貫通孔４０の開口幅が、ガラス基板１６の内部中央付近で最小となっており、ガラス基板１６の両面に近づくに従って大きくなっており、さらに貫通孔４０の内壁にガラス基板１６の表面にほぼ平行な面４２を有するので、貫通孔４０の内壁の表面粗さを大きくすることなく、ビア電極２０の欠落を防止することができる。また、貫通孔１８に金属を埋め込んでビア電極２０を形成することによりガラス基板１６に生ずる応力を緩和することができる。
【００８４】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８５】
例えば、上記実施形態では、ガラス基板１６又はシリコン基板３６に貫通孔１８を形成する場合を例に説明したが、貫通孔１８を形成する基板はこれに限定されるものではなく、例えば、金属又は金属酸化物等からなる基板を用いることができる。また、基板等の厚さを５００μｍに設定したが、基板の厚さは５００μｍに限定されるものではなく、回路基板に要求されるサイズ等に応じて適宜設定することができる。
【００８６】
また、上記実施形態では、誘電体膜２６の材料としてＢＳＴを用いる場合を例に説明したが、誘電体膜２６の材料はＢＳＴに限定されるものではなく、あらゆる誘電体膜を適宜用いることができる。また、誘電体膜２６の厚さを０．２μｍに設定したが、誘電体膜２６の厚さは０．２μｍに限定されるものではなく、所望の特性を有するキャパシタが得られるよう適宜設定することができる。
【００８７】
また、上記実施形態では、ビア電極２０や、キャパシタ３０を構成する電極２４、２８の材料として、Ｐｔを用いる場合を例に説明したが、ビア電極２０等の材料はＰｔに限定されるものではなく、例えば、Ａｕ、Ｃｕ、Ｐｄ等を用いることができる。また、電極２４、２８の厚さも、所望の特性を有するキャパシタが得られるよう適宜設定することができる。
【００８８】
また、上記実施形態では、サンドブラスト法により貫通孔１８を形成していたが、貫通孔１８の開口幅が、基板の内部で最小となり、基板の両面に近づくに従って大きくなるように形成することができれば、サンドブラスト法に限定されるものではない。
【００８９】
また、上記実施形態では、貫通孔１８の基板平面に対して垂直にみた形状が円形の場合について説明したが、貫通孔１８の形状は円形に限定されるものではない。また、貫通孔１２の開口幅は上記実施形態で設定した値に限定されるものではなく、回路基板に要求されるサイズ等に応じて適宜設定することができる。
【００９０】
また、上記実施形態では、貫通孔１８の開口幅が基板の内部中央付近で最小となっていたが、貫通孔１８の開口幅が基板の内部で最小であれば、内部の中央付近で最小でなくてもよい。
【００９１】
また、上記実施形態では、シリコン基板１６又はガラス基板３６の上面に電極パッド２２を形成し、下面にキャパシタ３０を構成する電極２４、誘電体膜２６、電極２８を形成したが、これに限定されるものではなく、インダクタその他の受動素子や、能動素子、配線等を適宜形成することができる。例えば、図８に示すように、キャパシタ３０を形成した回路基板の下面に、ポリイミド等からなる絶縁膜４４を形成し、絶縁膜４４間或いは絶縁膜４４下面に所定の配線パターン４６を形成してもよい。
【００９２】
【発明の効果】
以上の通り、本発明によれば、コア基板と、コア基板を貫く貫通孔と、前記貫通孔に埋め込まれたビア電極とを有する回路基板において、貫通孔の開口幅が、コア基板の内部で最小となっており、コア基板の両表面に近づくに従って大きくなっているので、貫通孔の内壁の表面粗さを大きくすることなくビア電極の欠落を防止することができ、また、コア基板に発生する応力を緩和することができる。
【００９３】
また、本発明によれば、ビア電極の欠落を防止するために貫通孔の内壁の表面粗さを大きくする必要がないので、コア基板として導電性基板を用いた場合に、ビア電極とコア基板との絶縁性を確保することができるので、リーク電流の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明による回路基板の原理を説明する図である。
【図２】本発明の第１実施形態による回路基板の構造を示す概略図である。
【図３】本発明の第１実施形態による回路基板の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による回路基板の製造方法を示す工程断面図（その２）である。
【図５】本発明の第２実施形態による回路基板の構造を示す断面図である。
【図６】本発明の第３実施形態による回路基板の構造を示す断面図である。
【図７】本発明の第３実施形態による回路基板の製造方法を示す工程断面図である。
【図８】本発明の変形例による回路基板の構造を示す断面図である。
【図９】従来の回路基板の構造を示す概略図である。
【符号の説明】
１０…基板
１２ａ、１２ｂ、１２ｃ、１２ｄ…貫通孔
１４ａ、１４ｂ、１４ｃ、１４ｄ…ビア電極
１５…面
１６…ガラス基板
１８…貫通孔
２０…ビア電極
２２…電極パッド
２４…電極
２６…誘電体膜
２８…電極
３０…キャパシタ
３２…ドライフィルム
３４…開口部
３６…シリコン基板
３８…絶縁膜
４０…貫通孔
４２…面
４４…絶縁膜
４６…配線パターン
１００…回路基板
１０２ａ、１０２ｂ…電極パッド
１０４ａ、１０４ｂ…ハンダボール
１０６…実装基板
１０８…デカップリングキャパシタ
１１０…ＬＳＩ基板
１１４…貫通孔
１１６…ビア電極

Claims (9)

  1. ガラス基板よりなるコア基板と、前記コア基板を貫く貫通孔と、前記貫通孔に埋め込まれたビア電極とを有する回路基板であって、
    前記貫通孔の開口幅が、前記コア基板の内部で最小となっており、前記コア基板の両表面に近づくに従って大きくなっており、
    前記貫通孔の内壁の少なくとも一部に、前記コア基板の前記表面と略平行な面を有する
    ことを特徴とする回路基板。
  2. 請求項１記載の回路基板において、
    前記貫通孔の開口幅が最小となっている位置における前記ビア電極の断面積が、前記コア基板の前記表面近傍での前記ビア電極の断面積の３０〜８０％の範囲内である
    ことを特徴とする回路基板。
  3. 請求項１又は２記載の回路基板において、
    前記貫通孔は、開口幅が最小となっている位置よりも上側の第１の部分と、前記開口幅が最小となっている位置よりも下側の第２の部分とでアスペクト比が互いに異なっている
    ことを特徴とする回路基板。
  4. 請求項１乃至３のいずれか１項に記載の回路基板において、
    前記コア基板に、前記ビア電極に電気的に接続する配線層を更に有する
    ことを特徴とする回路基板。
  5. ガラス基板よりなるコア基板に貫通孔を形成する工程と、前記貫通孔にビア電極を埋め込む工程とを有する回路基板の形成方法であって、
    前記貫通孔を形成する工程では、前記貫通孔の開口幅が、前記コア基板の内部で最小となり、前記コア基板の両表面に近づくに従って大きくなり、前記貫通孔の内壁の少なくとも一部に、前記コア基板の前記表面と略平行な面を有するように、前記貫通孔を形成する
    ことを特徴とする回路基板の製造方法。
  6. 請求項５記載の回路基板の製造方法において、
    前記貫通孔を形成する工程では、前記コア基板の両面から前記コア基板の所定の領域に選択的に砥粒を吹き付けることにより前記貫通孔を形成する
    ことを特徴とする回路基板の形成方法。
  7. 請求項６記載の回路基板の製造方法において、
    前記貫通孔を形成する工程では、前記コア基板の一の面から砥粒を選択的に吹き付ける領域と、前記コア基板の他の面から砥粒を選択的に吹き付ける領域とをずらし、前記内壁の少なくとも一部に前記コア基板の前記表面に略平行な前記面を有する前記貫通孔を形成する
    ことを特徴とする回路基板の製造方法。
  8. 請求項６又は７記載の回路基板の製造方法において、
    前記貫通孔を形成する工程の後に、前記貫通孔の内壁をエッチングして前記貫通孔の前記内壁の表面粗さを低減する工程を更に有する
    ことを特徴とする回路基板の製造方法。
  9. 請求項５乃至８のいずれか１項に記載の回路基板の製造方法において、
    前記貫通孔を形成する工程では、開口幅が最小となっている位置よりも上側の第１の部分と、前記開口幅が最小となっている位置よりも下側の第２の部分とでアスペクト比が互いに異なるように、前記貫通孔を形成する
    ことを特徴とする回路基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020204473A1 (ko) * 2019-03-29 2020-10-08 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180426B1 (en) 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
JP4022180B2 (ja) * 2002-07-11 2007-12-12 大日本印刷株式会社 多層配線基板の製造方法
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
EP1783832A4 (en) * 2004-07-06 2008-07-09 Tokyo Electron Ltd INTERPOSITION DEVICE AND METHOD FOR MANUFACTURING INTERPOSITION DEVICE
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI240397B (en) * 2004-11-15 2005-09-21 Advanced Semiconductor Eng BGA package having substrate with exhaust function for molding
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP2007067335A (ja) * 2005-09-02 2007-03-15 Dainippon Printing Co Ltd 導電材充填スルーホール基板
KR100648968B1 (ko) * 2005-09-14 2006-11-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TW200730042A (en) * 2005-10-14 2007-08-01 Ibiden Co Ltd Method for manufacturing high-dielectric sheet
US7867169B2 (en) * 2005-12-02 2011-01-11 Abbott Cardiovascular Systems Inc. Echogenic needle catheter configured to produce an improved ultrasound image
JP5021216B2 (ja) * 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
WO2008002670A2 (en) * 2006-06-29 2008-01-03 Icemos Technology Corporation Varying pitch adapter and a method of forming a varying pitch adapter
WO2008053987A1 (fr) * 2006-11-02 2008-05-08 Alps Electric Co., Ltd. Substrat de circuit à électrode traversante, procédé de formation d'un substrat de circuit à électrode traversante, procédé de formation de trou d'introduction, et pièce électronique à trou d'introduction
WO2008069055A1 (ja) * 2006-11-28 2008-06-12 Kyocera Corporation 配線基板およびそれを用いた半導体素子の実装構造体
US7915737B2 (en) * 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
ES2386008T3 (es) * 2007-07-05 2012-08-07 Aac Microtec Ab Vía de interconexión de baja resistencia a través de una oblea
US8193092B2 (en) * 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
JP5188120B2 (ja) * 2007-08-10 2013-04-24 新光電気工業株式会社 半導体装置
JP5078509B2 (ja) * 2007-09-04 2012-11-21 三洋電機株式会社 太陽電池
US7915696B2 (en) * 2007-10-24 2011-03-29 General Electric Company Electrical connection through a substrate to a microelectromechanical device
JP2009182260A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 太陽電池
US8309864B2 (en) * 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
JP5331350B2 (ja) * 2008-02-18 2013-10-30 日立協和エンジニアリング株式会社 配線基板
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP5426855B2 (ja) * 2008-09-18 2014-02-26 東京応化工業株式会社 ガラス基板の製造方法
EP2338171B1 (en) * 2008-10-15 2015-09-23 ÅAC Microtec AB Method for making an interconnection via
TWI402003B (zh) * 2009-10-16 2013-07-11 Princo Corp 軟性多層基板之金屬層結構及其製造方法
CN102045939B (zh) * 2009-10-19 2014-04-30 巨擘科技股份有限公司 柔性多层基板的金属层结构及其制造方法
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2012029166A (ja) * 2010-07-26 2012-02-09 Seiko Instruments Inc パッケージ、パッケージの製造方法、圧電振動子、発振器
JP5603166B2 (ja) * 2010-08-23 2014-10-08 セイコーインスツル株式会社 電子デバイス、電子機器及び電子デバイスの製造方法
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
KR101163222B1 (ko) * 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5799235B2 (ja) 2010-11-19 2015-10-21 パナソニックＩｐマネジメント株式会社 半導体装置
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
US20120199386A1 (en) * 2011-02-04 2012-08-09 Ibiden Co., Ltd. Multilayer printed wiring board
US20120229990A1 (en) * 2011-03-08 2012-09-13 Ibiden Co., Ltd. Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
US20120247818A1 (en) * 2011-03-29 2012-10-04 Ibiden Co., Ltd. Printed wiring board
US9420708B2 (en) * 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
US9171793B2 (en) 2011-05-26 2015-10-27 Hewlett-Packard Development Company, L.P. Semiconductor device having a trace comprises a beveled edge
WO2013008552A1 (ja) * 2011-07-13 2013-01-17 イビデン株式会社 電子部品内蔵配線板及びその製造方法
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
US8824706B2 (en) 2011-08-30 2014-09-02 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8724832B2 (en) 2011-08-30 2014-05-13 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
JP5754333B2 (ja) * 2011-09-30 2015-07-29 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US8811636B2 (en) 2011-11-29 2014-08-19 Qualcomm Mems Technologies, Inc. Microspeaker with piezoelectric, metal and dielectric membrane
JP2013146780A (ja) * 2012-01-23 2013-08-01 Mitsuboshi Diamond Industrial Co Ltd 脆性材料基板のレーザ加工方法
KR20140048564A (ko) * 2012-10-16 2014-04-24 삼성전기주식회사 코어기판, 그의 제조방법 및 메탈 비아용 구조체
TWI489918B (zh) * 2012-11-23 2015-06-21 Subtron Technology Co Ltd 封裝載板
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods
US9406641B2 (en) * 2013-07-10 2016-08-02 Kinsus Interconnect Technology Corp. Compound carrier board structure of flip-chip chip-scale package and manufacturing method thereof
JP6244130B2 (ja) * 2013-07-26 2017-12-06 新光電気工業株式会社 発光素子搭載用パッケージ及び発光素子パッケージ
KR101483875B1 (ko) * 2013-07-31 2015-01-16 삼성전기주식회사 글라스 코어기판 및 그 제조방법
JP5846185B2 (ja) * 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6273873B2 (ja) * 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
JP2016004889A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2016009844A (ja) 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
TWI590735B (zh) * 2014-12-15 2017-07-01 財團法人工業技術研究院 訊號傳輸板及其製作方法
DE102015103724B4 (de) * 2015-03-13 2021-03-25 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger mit Verwerfungsstabilisierungsstruktur und Verfahren zur Herstellung dazu
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
JP6369436B2 (ja) * 2015-09-29 2018-08-08 大日本印刷株式会社 貫通電極基板および貫通電極基板の製造方法
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
EP3322267A1 (en) * 2016-11-10 2018-05-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with adhesion promoting shape of wiring structure
JP6372546B2 (ja) * 2016-11-15 2018-08-15 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
KR101870153B1 (ko) * 2016-11-28 2018-06-25 주식회사 네패스 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
US10867959B2 (en) * 2016-11-30 2020-12-15 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit packaging method and integrated packaged circuit
US10833028B2 (en) * 2017-05-17 2020-11-10 Noda Screen Co., Ltd. Thin-film capacitor structure and semiconductor device including the thin-film capacitor structure
US11078112B2 (en) * 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
WO2020112710A1 (en) * 2018-11-27 2020-06-04 Corning Incorporated 3d interposer with through glass vias - method of increasing adhesion between copper and glass surfaces and articles therefrom
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
KR20210127188A (ko) 2019-02-21 2021-10-21 코닝 인코포레이티드 구리-금속화된 쓰루 홀을 갖는 유리 또는 유리 세라믹 물품 및 이를 제조하기 위한 공정
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
JP7302318B2 (ja) * 2019-06-13 2023-07-04 セイコーエプソン株式会社 配線基板、配線基板の製造方法、インクジェットヘッド、ｍｅｍｓデバイスおよび発振器
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11780210B2 (en) * 2019-09-18 2023-10-10 Intel Corporation Glass dielectric layer with patterning
JP7449076B2 (ja) * 2019-11-26 2024-03-13 Ｎｇｋエレクトロデバイス株式会社 セラミック配線基板の製造方法
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
JP2022133964A (ja) * 2021-03-02 2022-09-14 ソニーグループ株式会社 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US20230197541A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Glass vias and planes with reduced tapering

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335163A (en) * 1976-09-14 1978-04-01 Hitachi Chemical Co Ltd Method of producing printed circuit board substrate having through hole from metallic material
DE2963050D1 (en) * 1978-02-17 1982-07-29 Du Pont Use of photosensitive stratum to create through-hole connections in circuit boards
JP2502760B2 (ja) 1989-08-04 1996-05-29 日本電信電話株式会社 薄形２次電池用充電器
JPH0367471U (ja) * 1989-11-02 1991-07-01
JPH04154187A (ja) * 1990-10-18 1992-05-27 Mitsubishi Materials Corp スルーホール配線板の構造及びその製造方法
US5166097A (en) * 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5340947A (en) * 1992-06-22 1994-08-23 Cirqon Technologies Corporation Ceramic substrates with highly conductive metal vias
JP3193142B2 (ja) 1992-08-28 2001-07-30 株式会社東芝 基 板
EP0647090B1 (en) * 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
JPH08148782A (ja) * 1994-11-15 1996-06-07 Matsushita Electric Works Ltd 金属コア回路板
US5718367A (en) * 1995-11-21 1998-02-17 International Business Machines Corporation Mold transfer apparatus and method
JPH10321986A (ja) * 1997-05-15 1998-12-04 Oki Electric Ind Co Ltd 部品実装構造
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
US6153505A (en) * 1998-04-27 2000-11-28 International Business Machines Corporation Plastic solder array using injection molded solder
US6291776B1 (en) * 1998-11-03 2001-09-18 International Business Machines Corporation Thermal deformation management for chip carriers
JP2000216514A (ja) * 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 配線基板とその製造方法
JP2001105398A (ja) * 1999-03-04 2001-04-17 Seiko Epson Corp 加工方法
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
US6187418B1 (en) * 1999-07-19 2001-02-13 International Business Machines Corporation Multilayer ceramic substrate with anchored pad
US6653170B1 (en) * 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
WO2020204473A1 (ko) * 2019-03-29 2020-10-08 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
KR20210071074A (ko) * 2019-03-29 2021-06-15 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
KR102314986B1 (ko) 2019-03-29 2021-10-19 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
JP2022517062A (ja) * 2019-03-29 2022-03-04 アブソリックス インコーポレイテッド 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置
JP7087205B2 (ja) 2019-03-29 2022-06-20 アブソリックス インコーポレイテッド 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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