KR20160013706A - 인쇄회로기판 및 인쇄회로기판의 제조 방법 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 인쇄회로기판의 제조 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 인쇄회로기판은 금속 코어, 금속 코어를 관통하는 관통 비아 및 금속 코어와 관통 비아 사이에 형성된 절연막을 포함한다.

Description

인쇄회로기판 및 인쇄회로기판의 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 인쇄회로기판의 제조 방법에 관한 것이다.
최근 전자제품은 다기능화 및 고속화의 추세가 빠른 속도로 진행되고 있다. 이런 추세에 대응하기 위해서 전자 소자 및 전자 소자가 실장되는 인쇄회로기판도 매우 빠른 속도로 발전하고 있다. 이와 같은 인쇄회로기판은 경박단소화, 미세 회로화, 우수한 전기적 특성, 고신뢰성, 고속 신호전달 등이 요구된다. 또한, 종래의 인쇄회로기판에는 실장된 전자 소자로부터 발생하는 열을 방출하는 방열 능력 향상을 위해서 금속 재질의 코어가 적용된다.
한국등록특허 제 0990543호
본 발명의 일 측면은 방열 기능이 향상된 인쇄회로기판 및 인쇄회로기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 비용 및 시간을 감소할 수 있는 인쇄회로기판 및 인쇄회로기판의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 금속 코어, 금속 코어를 관통하는 관통 비아 및 금속 코어와 관통 비아 사이에 형성된 절연막을 포함하는 인쇄회로기판이 제공된다.
금속 코어는 두 종류 이상의 금속으로 형성된다.
관통 비아는 금속 코어의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태이다.
본 발명의 다른 실시 예에 따르면, 제1 금속층에 관통 비아홀을 형성하는 단계, 제1 금속층의 상부 및 하부와 관통 비아홀의 내벽에 절연막을 형성하는 단계 및 관통 비아홀에 관통 비아를 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법이 제공된다.
관통 비아홀은 제1 금속층의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성된다.
관통 비아홀을 형성하는 단계 이후에, 제1 금속층의 표면에 제2 금속층을 형성하는 단계를 더 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 금속 코어를 나타낸 예시도이다.
도 3은 본 발명의 다른 실시 예에 따른 금속 코어를 나타낸 예시도이다.
도 4 내지 도 14는 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도 15는 본 발명의 제2 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 16 내지 도 20은 본 발명의 제2 실시 예에 따른 인쇄회로기판(100)을 제조하는 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 인쇄회로기판(100)은 금속 코어(110), 제1 회로 패턴(141), 제2 회로 패턴(142), 관통 비아(143), 절연막(120) 및 빌드업층(170)을 포함한다.
본 발명의 실시 예에 따르면, 금속 코어(110)는 전도성 금속으로 형성된다. 예를 들어, 금속 코어(110)는 구리 (Copper), 니켈(Nickel), 알루미늄(aluminum), 탄화규소(Silicon carbide; SIC), 인바(Invar), 코바(Kovar) 또는 이들 중 2종류 이상으로 형성된다. 본 발명의 실시 예에 따르면, 금속 코어(110)는 서로 다른 재질의 제1 금속층(111)과 제2 금속층(112)을 포함하는 2중 구조이다. 그러나 금속 코어(110)의 구조는 이에 한정되는 것은 아니다. 금속 코어(110)에 대해서 추후에 자세한 설명을 하도록 한다.
또한, 본 발명의 실시 예에 따르면 금속 코어(110)가 열팽창계수(CTE)가 낮은 금속으로 형성되는 경우, 인쇄회로기판(100)에 전자 소자(미도시)가 실장되는 패키징 시, 인쇄회로기판(100)의 휨을 감소시키는 것이 가능하다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(141)은 금속 코어(110)의 상부에 형성되며, 제2 회로 패턴(142)은 금속 코어(110)의 하부에 형성된다. 본 발명의 실시 예에 따른 제1 회로 패턴(141)과 제2 회로 패턴(142)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(141)과 제2 회로 패턴(142)은 구리로 형성된다. 이때, 금속 코어(110)의 상면 및 하면에 절연막(120)이 형성되어, 금속 코어(110)와 제1 회로 패턴(141) 및 제2 회로 패턴(142)이 절연된다.
본 발명의 실시 예에 따르면, 관통 비아(143)는 금속 코어(110)를 관통하도록 형성된다. 이와 같이 형성된 관통 비아(143)는 제1 회로 패턴(141)과 제2 회로 패턴(142)을 전기적으로 연결한다. 본 발명의 실시 예에 따른 관통 비아(143)는 금속 코어(110)의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성된다. 예를 들어, 관통 비아(143)는 모래시계(Sandglass) 형태로 형성된다.
본 발명의 실시 예에 따른 관통 비아(143)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 관통 비아(143)는 구리로 형성된다. 이때, 금속 코어(110)와 관통 비아(143) 사이에 절연막(120)이 형성되어 서로 전기적으로 절연된다.
이와 같이 형성된 관통 비아(143)는 전기 신호를 전달하는 역할도 수행하며, 인쇄회로기판(100)에 실장된 발열 제품(미도시)의 열을 금속 코어(110)로 전달한다. 본 발명의 실시 예에 따른 관통 비아(143)는 금속 코어(110)의 내부에 형성되어 있으므로, 많은 열을 금속 코어(110)로 전달하는 것이 가능하다. 또한, 관통 비아(143)가 모래 시계 형태로 형성되므로 원통형으로 형성될 때보다 절연막(120)과 더 많은 면적이 접촉된다. 즉, 관통 비아(143)가 모래 시계 형태로 형성되므로, 더 많은 면적을 통해서 금속 코어(110)로 열이 전달되는 것이 가능하다. 따라서, 본 발명의 실시 예에 따른 모래시계 형태의 관통 비아(143)에 의해서 방열 기능이 향상된다.
본 발명의 실시 예에 따르면, 절연막(120)은 금속 코어(110)의 상면과 하면 중 적어도 한 면의 전체에 형성된다. 예를 들어, 절연막(120)은 금속 코어(110)의 표면 전체에 형성된다. 따라서, 절연막(120)은 제1 회로 패턴(141), 제2 회로 패턴(142), 관통 비아(143), 제1 비아(161) 및 제2 비아(162)와 금속 코어(110) 사이에 위치하게 된다. 이와 같이 형성된 절연막(120)은 금속 코어(110)와 전도성 물질로 형성된 다른 구성부 간의 전기적 절연을 가능하게 한다.
본 발명의 실시 예에 따른 절연막(120)은 회로 기판 분야에서 통상적으로 사용되는 절연 재질로 형성된다. 예를 들어, 절연막(120)은 폴리 이미드(Polyimide)로 형성된다. 그러나 절연막(120)이 폴리 이미드인 것은 예시일 뿐, 절연막(120)이 재질이 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 빌드업층(170)은 금속 코어(110)의 상부 및 하부에 형성된다. 본 발명의 실시 예에 따른 빌드업층(170)은 절연층(150), 회로층(160), 제1 비아(161), 제2 비아(162) 및 보호층(180)을 포함한다.
본 발명의 실시 예에 따르면, 절연층(150)은 금속 코어(110)의 상부 및 하부에 형성된다. 즉, 절연층(150)은 절연막(120)의 상에 형성되어 제1 회로 패턴(141)과 제2 회로 패턴(142)을 매립하도록 형성된다. 본 발명의 실시 예에 따르면, 절연층(150)은 통상적으로 층간 절연 재질로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(150)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 회로층(160)은 절연층(150)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 회로층(160)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 회로층(160)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(161) 및 제2 비아(162)는 절연층(150)의 내부에 형성된다. 또한, 본 발명의 실시 예에 따르면, 제1 비아(161) 및 제2 비아(162)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 비아(161) 및 제2 비아(162)는 구리로 형성된다. 본 발명의 실시 예에 따르면, 제1 비아(161)는 회로층(160)과 제1 회로 패턴(141) 또는 제2 회로 패턴(142)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(162)는 상부는 회로층(160)과 연결되고 하부는 절연막(120)과 접촉되도록 형성된다. 본 발명의 실시 예에 따르면, 절연막(120)과 접촉되는 제2 비아(162)는 인쇄회로기판(100)에 실장된 발열 제품(미도시)의 열을 금속 코어(110)로 전달한다.
본 발명의 실시 예에 따르면 절연층(150) 및 회로층(160)의 층 수는 당업자의 선택에 따라서 변경이 가능하다. 또한, 서로 다른 층의 회로층(160)을 전기적으로 연결하는 비아도 당업자의 선택에 따라 층수 및 개수가 변경될 수 있다.
본 발명의 실시 예에 따르면, 보호층(180)은 빌드업층(170)의 외층에 형성되는 것으로, 절연층(150) 상부에 형성된다. 본 발명의 실시 예에 따른 보호층(180)은 회로층(160)이 땜납에 오염되거나 산화되는 것을 방지하기 위해서 형성된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성된다.
본 발명의 실시 예에 따른 인쇄회로기판(100)은 방열을 위해서 관통 비아(143)와 제2 비아(162)를 통해서 금속 코어(110)로 열을 전달하므로 방열 성능이 향상된다. 특히 관통 비아(143)의 경우 금속 코어(110)의 내부에 형성되어 있으므로 넓은 면적을 통해서 금속 코어(110)로 열을 전달하는 것이 가능하다.
도 2는 본 발명의 일 실시 예에 따른 금속 코어를 나타낸 예시도이다.
본 발명의 일 실시 예에 따르면, 금속 코어는 제1 금속층(111)으로 형성된다. 즉, 본 발명의 실시 예에 따른 금속 코어는 단층 구조이다. 본 발명의 실시 예에 따른 제1 금속층(111)은 전도성 금속으로 형성된다. 예를 들어, 제1 금속층(111)은 구리 (Copper), 니켈(Nickel), 알루미늄(aluminum), 탄화규소(Silicon carbide; SIC), 인바(Invar) 또는 코바(Kovar)로 형성된다. 그러나 제1 금속층(111)의 재질이 상술한 재질로 반드시 한정되는 것은 아니다.
도 3은 본 발명의 다른 실시 예에 따른 금속 코어를 나타낸 예시도이다.
본 발명의 다른 실시 예에 따르면, 금속 코어(110)는 제1 금속층(111)과 제2 금속층(112)을 포함하는 다층 구조이다. 여기서, 제2 금속층(112)은 추후 형성되는 절연막(미도시)과 밀착력 향상을 위해서 제1 금속층(111)의 표면에 형성된다. 본 발명의 실시 예에 따르면, 제1 금속층(111)과 제2 금속층(112)은 전도성 금속으로 형성된다. 예를 들어, 제1 금속층(111)과 제2 금속층(112)은 구리, 니켈, 알루미늄, 탄화규소, 인바 또는 코바로 형성되지만, 서로 상이한 재질로 형성된다.
본 발명의 실시 예에 따르면, 제2 금속층(112)은 추후 형성되는 절연막(미도시)과의 밀착력 향상을 위해서 구리로 형성된다. 이와 같이 제2 금속층(112)이 구리로 형성되면, 제1 금속층(111)은 구리를 제외한 다른 전도성 금속으로 형성된다.
본 발명의 실시 예에서, 절연막(미도시)과 밀착력 향상을 위해서 제2 금속층(112)이 구리로 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 제2 금속층(112)은 절연막(미도시)과의 밀착력이 충분하다면 구리 이외의 다른 전도성 물질로도 형성되는 것이 가능하다.
본 발명의 실시 예에서, 금속 코어(110)가 단층 구조 또는 2층 구조로 형성됨을 예시로 설명하였지만, 금속 코어(110)는 당업자의 선택에 따라 3층 이상의 구조로 형성되는 것도 가능하다.
도 4 내지 도 14는 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도 4를 참조하면, 제1 금속층(111)에 관통 비아홀(115)이 형성된다.
본 발명의 실시 예에 따르면, 제1 금속층(111)은 전도성 금속으로 형성된다. 예를 들어, 제1 금속층(111)은 구리, 니켈, 알루미늄, 탄화규소(Silicon carbide; SIC), 인바(Invar) 또는 코바(Kovar)로 형성된다. 그러나 제1 금속층(111)의 재질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 통상적으로 사용되는 전도성 금속이라면 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 관통 비아홀(115)은 노광 및 현상 공법으로 형성된다. 이와 같이 관통 비아홀(115)을 노광 및 현상 공법으로 형성하는 경우, 다수개의 관통 비아홀(115)을 동시에 형성하는 것이 가능하다. 따라서, 관통 비아홀(115)을 노광 및 현상 공법으로 형성하는 시간 및 비용 절감이 가능하다.
본 발명의 실시 예에 따르면, 제1 금속층(111)의 상부와 하부에서 동시에 노광 및 현상에 의한 에칭이 수행된다. 이때, 제1 금속층(111)의 두께가 두껍고, 제1 금속층(111)의 종횡비(Aspect Ratio)의 영향으로, 관통 비아홀(115)은 제1 금속층(111)의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성된다. 예를 들어, 관통 비아홀(115)은 모래시계(Sandglass) 형태로 형성된다.
도 5를 참조하면, 제2 금속층(112)이 형성된다.
본 발명의 실시 예에 따르면, 제2 금속층(112)은 제1 금속층(111)의 표면에 형성된다. 본 발명의 실시 예에 따르면, 제2 금속층(112)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 제2 금속층(112)은 구리, 니켈, 알루미늄, 탄화규소(Silicon carbide; SIC), 인바(Invar) 또는 코바(Kovar)로 형성된다. 그러나 제2 금속층(112)은 제1 금속층(111)과 상이한 재질로 형성된다.
예를 들어, 제1 금속층(111)이 니켈, 알루미늄, 탄화규소, 인바 또는 코바로 형성되는 경우, 제2 금속층(112)은 절연막(미도시)과의 밀착력 향상을 위해 구리로 형성된다. 따라서, 제2 절연층(150)은 절연막(미도시)과 밀착력이 충분하다면 다른 금속 재질로 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 관통 비아홀(115)이 형성된 제1 금속층(111)에 제2 금속층(112)을 형성하여 금속 코어(110)가 형성된다. 그러나 금속 코어(110)가 제1 금속층(111)과 제2 금속층(112)을 포함하는 것으로 한정되는 것은 아니다. 즉, 금속 코어(110)는 제1 금속층(111)으로만 형성되는 것도 가능하다. 금속 코어(110)가 제1 금속층(111)으로만 형성되는 경우, 제2 금속층(112)을 형성하는 단계는 생략된다.
본 발명의 실시 예에 따르면, 단층 또는 다층 구조의 금속 코어(110)가 형성된 이후, 금속 코어(110)의 표면에 조도를 형성하는 단계가 더 추가될 수 있다. 이와 같이 조도를 형성하는 단계는 금속 코어(110)와 추후 형성되는 절연막(미도시)과의 밀착력을 더 향상되도록 한다.
또한, 본 발명의 실시 예에 따르면 금속 코어(110)가 열팽창계수(CTE)가 낮은 금속으로 형성되는 경우, 인쇄회로기판(100)에 전자 소자(미도시)가 실장되는 패키징 시, 인쇄회로기판(100)의 휨을 감소시키는 것이 가능하다.
도 6을 참조하면, 절연막(120)이 형성된다.
본 발명의 실시 예에 따르면, 절연막(120)은 금속 코어(110)의 표면에 형성된다. 즉, 절연막(120)은 금속 코어(110)의 상면과 하면 그리고 관통 비아홀(115)의 벽면에도 형성된다.
예를 들어, 금속 코어(110)가 제1 금속층(111)과 제2 금속층(112)을 포함하면, 절연막(120)은 제2 금속층(112)의 표면에 형성된다. 또는 금속 코어(110)가 제1 금속층(111)만을 포함하면, 절연막(120)은 제1 금속층(111)의 표면에 형성된다.
본 발명의 실시 예에 따르면, 절연막(120)은 회로 기판 분야에서 통상적으로 사용되는 절연 재질로 형성된다. 예를 들어, 절연막(120)은 폴리 이미드(Polyimide)와 같은 얇은 두께로 형성이 가능한 절연 재질로 형성된다. 그러나 절연막(120)이 폴리 이미드인 것은 예시일 뿐, 절연막(120)이 재질이 이에 한정되는 것은 아니다.
도 7을 참조하면, 시드층(131)이 형성된다.
본 발명의 실시 예에 따르면, 절연막(120)의 표면에 화학동 방법 또는 스퍼터링 방법으로 시드층(131)이 형성된다. 본 발명의 실시 예에 따른 시드층(131)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 시드층(131)은 구리로 형성된다.
도 8을 참조하면, 도금 레지스트(300)가 형성된다.
본 발명의 실시 예에 따르면, 시드층(131)에 도금 레지스트(300)가 형성된다. 이때, 도금 레지스트(300)는 추후 형성될 제1 회로 패턴(미도시), 제2 회로 패턴(미도시)과 관통 비아(미도시)가 형성되는 영역의 시드층(131)을 외부로 노출하는 개구부를 갖도록 형성된다.
도 9를 참조하면, 도금 레지스트(300)의 개구부에 도금이 수행된다.
본 발명의 실시 예에 따르면, 도금 레지스트(300)에 의해서 외부로 노출된 시드층(131) 상에 전해 도금 방법으로 도금층(132)이 형성된다. 본 발명의 실시 예에 따르면, 도금층(132)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 도금층(132)은 구리로 형성된다.
도 10을 참조하면, 도금 레지스트(도 9의 300)가 제거된다.
도 11을 참조하면, 제1 회로 패턴(141), 제2 회로 패턴(142) 및 관통 비아(143)가 형성된다.
본 발명의 실시 예에 따르면, 도금 레지스트(도 9의 300)가 제거되어 외부로 노출된 시드층(도 9의 131)이 제거된다.
본 발명의 실시 예에 따르면, 외부로 노출된 시드층(131)이 제거되면 금속 코어(110)의 상부에는 시드층(131)과 도금층(132)을 포함하는 제1 회로 패턴(141)이 형성된다. 또한, 금속 코어(110)의 하부에는 시드층(131)과 도금층(132)을 포함하는 제2 회로 패턴(142)이 형성된다. 또한, 금속 코어(110)의 내부에는 시드층(131)과 도금층(132)을 포함하는 관통 비아(143)가 형성된다. 여기서, 관통 비아(143)가 형성되는 금속 코어(110)의 내부는 관통 비아홀(115) 내부이다.
본 발명의 실시 예에 따르면, 관통 비아(143)는 금속 코어(110)의 내부에 형성되므로, 넓은 면적을 통해서 금속 코어(110)로 열을 전달하는 것이 가능하다. 즉, 본 발명의 실시 예에 따른 관통 비아(143)에 의해서 방열 기능이 향상된다.
도 12를 참조하면, 절연층(150)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(150)은 절연막(120) 상에 형성되어 제1 회로 패턴(141) 및 제2 회로 패턴(142)을 매립하도록 형성된다.
본 발명의 실시 예에 따른 절연층(150)은 절연막(120)에 필름 형태로 적층되거나 액체 형태로 도포되어 형성된다. 본 발명의 실시 예에 따른 절연층(150)은 층간 절연 재질로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(150)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
도 12에서는 시드층(도 11의 131)과 도금층(도 11의 132)을 구분하여 도시하지 않았다. 그러나 당업자라면 도 12부터 제1 회로 패턴(141), 제2 회로 패턴(142) 및 관통 비아(143)가 시드층(도 11의 131)과 도금층(도 11의 132)을 포함한다는 것은 자명하다.
도 13을 참조하면, 제1 비아홀(151) 및 제2 비아홀(152)이 형성된다.
본 발명의 실시 예에 따르면, 제1 비아홀(151) 및 제2 비아홀(152)은 절연층(150)을 관통하도록 형성된다. 본 발명의 실시 예에 따르면, 제1 비아홀(151)은 제1 회로 패턴(141) 또는 제2 회로 패턴(142)의 상면을 노출하도록 형성된다. 여기서, 제1 회로 패턴(141)과 제2 회로 패턴(142)의 상면은 절연막(120)과 접촉되지 않는 면의 반대면 이다. 또한, 제2 비아홀(152)은 절연막(120)을 노출하도록 형성된다.
도 14를 참조하면, 회로층(160) 및 제1 비아(161) 및 제2 비아(162)가 형성된다.
본 발명의 실시 예에 따르면, 회로층(160)은 절연층(150) 상부에 형성되며, 제1 비아(161) 및 제2 비아(162)는 각각 제1 비아홀(151) 및 제2 비아홀(152)에 형성된다. 본 발명의 실시 예에 따르면, 회로층(160), 제1 비아(161) 및 제2 비아(162)는 회로 기판 분야에서 공지된 회로층과 비아를 형성하는 방법으로 형성된다. 또한, 회로층(160), 제1 비아(161) 및 제2 비아(162)는 전도성 물질로 형성된다. 예를 들어, 회로층(160), 제1 비아(161) 및 제2 비아(162)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 회로층(160)과 제1 회로 패턴(141)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(162)는 하면이 절연막(120)에 접촉되도록 형성된다.
본 발명의 실시 예에 따르면, 절연막(120)과 접촉되는 제2 비아(162)는 금속 코어(110)로 열을 전달하는 것이 가능하다. 따라서, 절연막(120)과 접촉되는 제2 비아(162)에 의해서 방열 기능이 향상된다.
이와 같은 도 12 내지 도 14와 같은 단계를 통해서 절연층(150), 회로층(160), 제1 비아(161) 및 제2 비아(162)를 포함하는 빌드업층(170)이 형성된다. 본 발명의 실시 예에서 빌드업층(170)이 단층의 절연층(150), 회로층(160), 제1 비아(161) 및 제2 비아(162)를 형성하는 것을 설명하였다. 그러나 당업자의 선택에 따라 상술한 단계들을 반복하여 도 14에 도시된 바와 같이 다층 구조의 빌드업층(170)을 형성하는 것도 가능하다.
또한, 빌드업층(170)의 최외층에는 인쇄회로기판(100)의 외부로 노출된 회로층(160)을 보호하는 보호층(180)이 형성되는 것도 가능하다. 여기서, 보호층(180)은 솔더 레지스트로 형성된다.
도 15는 본 발명의 제2 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 15를 참조하면, 제2 실시 예에 따른 인쇄회로기판(200)은 금속 코어(110), 전자 소자(190), 제1 회로 패턴(141), 제2 회로 패턴(142), 관통 비아(143), 절연막(120) 및 빌드업층(175)을 포함한다. 즉, 본 발명의 제2 실시 예에 따른 인쇄회로기판(200)은 전자 소자(190)를 내장한 임베디드 기판이다.
본 발명의 실시 예에 따르면, 금속 코어(110)는 전도성 금속으로 형성된다. 예를 들어, 금속 코어(110)는 구리 (Copper), 니켈(Nickel), 알루미늄(aluminum), 탄화규소(Silicon carbide; SIC), 인바(Invar), 코바(Kovar) 또는 이들 중 2종류 이상으로 형성된다. 본 발명의 실시 예에 따르면, 금속 코어(110)는 서로 다른 재질의 제1 금속층(111)과 제2 금속층(112)을 포함하는 2중 구조이다. 그러나 금속 코어(110)의 구조는 이에 한정되는 것은 아니다. 금속 코어(110)에 대한 자세한 설명은 도 2와 도 3을 참고하도록 한다.
또한, 본 발명의 실시 예에 따르면 금속 코어(110)가 열팽창계수(CTE)가 낮은 금속으로 형성되면, 패키징 시, 상부에 실장되는 전자 소자(미도시)에 의해 발생하는 휨을 감소시킬 수 있다.
본 발명의 실시 예에 따르면, 금속 코어(110)에는 캐비티(116)가 형성된다. 캐비티(116)는 전자 소자(190)가 배치되는 공간이다. 본 발명의 실시 예에 따르면, 캐비티(116)는 금속 코어(110)를 관통하도록 형성된다. 또한, 캐비티(116)는 금속 코어(110)의 상면과 하면에서 내부로 갈수록 직경이 좁아지는 형태로 형성된다. 예를 들어, 캐비티(116)는 모래시계(Sandglass) 형태로 형성된다.
본 발명의 실시 예에 따르면, 전자 소자(190)는 캐비티(116)에 배치된다. 즉, 전자 소자(190)는 금속 코어(110)의 내부에 위치하게 된다. 예를 들어, 전자 소자(190)는 MLCC이다. 그러나 전자 소자(190)의 종류가 MLCC로 한정되는 것은 아니며, 인쇄회로기판의 내부에 위치할 수 있는 어떠한 종류도 가능하다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(141)은 금속 코어(110)의 상부에 형성되며, 제2 회로 패턴(142)은 금속 코어(110)의 하부에 형성된다. 본 발명의 실시 예에 따른 제1 회로 패턴(141)과 제2 회로 패턴(142)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(141)과 제2 회로 패턴(142)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 관통 비아(143)는 금속 코어(110)를 관통하도록 형성된다. 이와 같이 형성된 관통 비아(143)는 제1 회로 패턴(141)과 제2 회로 패턴(142)을 전기적으로 연결한다. 본 발명의 실시 예에 따른 관통 비아(143)는 금속 코어(110)의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성된다. 예를 들어, 관통 비아(143)는 모래시계(Sandglass) 형태로 형성된다. 본 발명의 실시 예에 따른 관통 비아(143)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 관통 비아(143)는 구리로 형성된다.
이와 같이 형성된 관통 비아(143)는 전기 신호를 전달하는 역할도 수행하며, 인쇄회로기판(200)에 실장된 발열 제품(미도시)의 열을 금속 코어(110)로 전달한다. 본 발명의 실시 예에 따른 관통 비아(143)는 금속 코어(110)의 내부에 모래 시계 형태로 형성되어 있으므로, 큰 면적을 통해 많은 열을 금속 코어(110)로 전달하는 것이 가능하다.
본 발명의 실시 예에 따르면, 절연막(120)은 금속 코어(110)의 상면과 하면 중 적어도 한 면의 전체에 형성된다. 예를 들어, 절연막(120)은 금속 코어(110)의 표면 전체에 형성된다. 따라서, 절연막(120)은 제1 회로 패턴(141), 제2 회로 패턴(142), 관통 비아(143) 및 제1 비아(161) 내지 제3 비아(163)와 금속 코어(110) 사이에 위치하게 된다. 이와 같이 형성된 절연막(120)은 금속 코어(110)와 전도성 물질로 형성된 다른 구성부 간의 전기적 절연을 가능하게 한다.
본 발명의 실시 예에 따른 절연막(120)은 회로 기판 분야에서 통상적으로 사용되는 절연 재질로 형성된다. 예를 들어, 절연막(120)은 폴리 이미드(Polyimide)로 형성된다. 그러나 절연막(120)이 폴리 이미드인 것은 예시일 뿐, 절연막(120)이 재질이 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 빌드업층(175)은 금속 코어(110)의 상부 및 하부에 형성된다. 본 발명의 실시 예에 따른 빌드업층(175)은 절연층(150), 회로층(160), 제1 비아(161) 내지 제3 비아(163) 및 보호층(180)을 포함한다.
본 발명의 실시 예에 따르면, 절연층(150)은 금속 코어(110)의 상부 및 하부에 형성된다. 즉, 절연층(150)은 절연막(120)의 상에 형성되어 제1 회로 패턴(141)과 제2 회로 패턴(142)을 매립하도록 형성된다. 또한, 절연층(150)은 전자 소자(190)가 배치된 금속 코어(110)의 캐비티(116)를 채우도록 형성된다. 본 발명의 실시 예에 따르면, 절연층(150)은 통상적으로 층간 절연 재질로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(150)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 회로층(160)은 절연층(150)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 회로층(160)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 회로층(160)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(161) 내지 제3 비아(163)는 절연층(150)의 내부에 형성된다. 또한, 본 발명의 실시 예에 따르면, 제1 비아(161) 내지 제3 비아(163)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 비아(161) 내지 제3 비아(163)는 구리로 형성된다. 본 발명의 실시 예에 따르면, 제1 비아(161)는 회로층(160)과 제1 회로 패턴(141) 또는 제2 회로 패턴(142)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(162)는 상부는 회로층(160)과 연결되고 하부는 절연막(120)과 접촉되도록 형성된다. 또한, 제3 비아(163)는 상부는 회로층(160)과 연결되고 하부는 전자 소자(190)의 전극과 연결되도록 형성된다. 본 발명의 실시 예에 따르면, 절연막(120)과 접촉되는 제2 비아(162)는 인쇄회로기판(200)에 실장된 발열 제품(미도시)의 열을 금속 코어(110)로 전달한다.
본 발명의 실시 예에 따르면 절연층(150) 및 회로층(160)의 층 수는 당업자의 선택에 따라서 변경이 가능하다. 또한, 서로 다른 층에 형성된 회로층(160) 간의 연결을 위한 비아의 개수 및 층수 역시 당업자의 선택에 따라 변경이 가능하다.
본 발명의 실시 예에 따르면, 보호층(180)은 빌드업층(175)의 외층에 형성되는 것으로, 절연층(150) 상부에 형성된다. 본 발명의 실시 예에 따른 보호층(180)은 회로층(160)이 땜납에 오염되거나 산화되는 것을 방지하기 위해서 형성된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성된다.
본 발명의 실시 예에 따른 인쇄회로기판(200)은 방열을 위해서 관통 비아(143)와 제2 비아(162)를 통해서 금속 코어(110)로 열을 전달하므로 방열 성능이 향상된다. 특히 관통 비아(143)의 경우 금속 코어(110)의 내부에 형성되어 있으므로 넓은 면적을 통해서 금속 코어(110)로 열을 전달하는 것이 가능하다.
도 16 내지 도 20은 본 발명의 제2 실시 예에 따른 인쇄회로기판(200)을 제조하는 방법을 나타낸 예시도이다.
도 16을 참고하면, 제1 금속층(111)에 관통 비아홀(115)과 캐비티(116)가 형성된다.
본 발명의 실시 예에 따르면, 제1 금속층(111)은 전도성 금속으로 형성된다. 예를 들어, 제1 금속층(111)은 구리, 니켈, 알루미늄, 탄화규소(Silicon carbide; SIC), 인바(Invar) 또는 코바(Kovar)로 형성된다. 그러나 제1 금속층(111)의 재질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 통상적으로 사용되는 전도성 금속이라면 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 관통 비아홀(115)과 캐비티(116)는 노광 및 현상 공법으로 제1 금속층(111)을 에칭하여 형성된다. 이와 같이 노광 및 현상 공법을 적용하면, 다수개의 관통 비아홀(115)을 동시에 형성하는 것이 가능하므로, 시간 및 비용이 절감된다.
본 발명의 실시 예에 따르면, 두꺼운 제1 금속층(111)의 상부와 하부에서 동시에 에칭하면, 제1 금속층(111)의 종횡비의 영향으로 관통 비아홀(115)은 제1 금속층(111)의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성된다. 예를 들어, 관통 비아홀(115)과 캐비티(116)는 모래시계(Sandglass) 형태로 형성된다. 여기서, 캐비티(116)에는 추후 전자 소자(190)가 배치된다. 따라서, 캐비티(116)는 가장 작은 직경이 추후 실장 될 전자 소자(190)의 직경과 동일하거나 그 이상이 되도록 형성된다.
도 17을 참조하면, 제2 금속층(112)이 형성된다.
본 발명의 실시 예에 따르면, 제2 금속층(112)은 제1 금속층(111)의 표면에 형성되어, 제1 금속층(111)과 제2 금속층(112)을 포함하는 금속 코어(110)가 형성된다.
본 발명의 실시 예에 따른 제2 금속층(112)이 형성되는 단계와 금속 코어(110)에 대한 자세한 설명은 도 5를 참고하도록 한다.
도 18을 참조하면, 절연막(120), 제1 회로 패턴(141), 제2 회로 패턴(142) 및 관통 비아(143)가 형성된다.
본 발명의 실시 예에 따른 절연막(120), 제1 회로 패턴(141), 제2 회로 패턴(142) 및 관통 비아(143)를 형성하는 단계에 대한 자세한 설명은 도 6 내지 도 11을 참고하도록 한다.
도 19를 참고하면, 캐비티(116)에 전자 소자(190)가 배치되고, 절연층(150)이 형성된다.
본 발명의 실시 예에 따르면, 캐비티(116)에 전자 소자(190)가 배치된다. 예를 들어, 금속 코어(110)의 하부에 지지 필름(미도시)을 부착하여 캐비티(116)의 하부를 폐쇄한 후, 전자 소자(190)가 캐비티(116)에 배치된다. 전자 소자(190)가 캐비티(116)에 배치된 후, 금속 코어(110)의 상부와 캐비티(116)에 절연층(150)이 형성된다. 그 후 지지 필름(미도시)이 제거되고 금속 코어(110)의 하부에 절연층(150)이 형성된다. 이와 같은 과정을 통해서 캐비티(116)에 전자 소자(190)가 배치되면 절연층(150)이 형성된다.
그러나 상술한 전자 소자(190) 배치와 절연층(150) 형성 방법은 예시일 뿐 이에 한정되는 것은 아니다. 즉, 전자 소자(190)의 배치 방법과 절연층(150)의 형성 방법은 공지된 기술 중에서 당업자의 선택에 의해 변경될 수 있다.
도 20을 참조하면, 회로층(160) 및 제1 비아(161) 내지 제3 비아(163)가 형성된다.
본 발명의 실시 예에 따르면, 회로층(160)은 절연층(150)의 상부에 형성된다. 또한, 제1 비아(161) 내지 제3 비아(163)는 절연층(150) 내부에 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 회로층(160)과 제1 회로 패턴(141)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(162)는 하면이 절연막(120)에 접촉되도록 형성된다. 또한, 제3 비아(163)는 하면이 전자 소자(190)의 전극과 연결되도록 형성된다.
본 발명의 실시 예에 따른 회로층(160) 및 제1 비아(161) 내지 제3 비아(163)를 형성하는 단계에 대한 자세한 설명은 도 13 및 도 14를 참고하도록 한다. 참고로, 본 발명의 실시 예의 제3 비아(163)의 경우, 절연층(150)에 전자 소자(190)의 전극을 노출하는 제3 비아홀(미도시)을 형성한 후, 제3 비아홀(미도시)에 도금을 수행하여 형성된다. 또한, 제3 비아홀(미도시)에 제3 비아(163)를 형성하는 방법은 도금으로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 비아를 형성하는 방법 중 어느 것으로도 형성 가능하다.
본 발명의 실시 예에 따르면, 당업자의 선택에 따라 회로층(160), 제1 비아(161) 내지 제3 비아(163) 및 절연층(150)을 형성하는 단계를 반복하여 도 20과 같이 다층의 빌드업층(175)을 형성하는 것도 가능하다. 또한, 빌드업층(170)의 최외층에는 인쇄회로기판(100)의 외부로 노출된 회로층(160)을 보호하는 보호층(180)이 형성되는 것도 가능하다. 여기서, 보호층(180)은 솔더 레지스트로 형성된다.
이와 같이 도 16 내지 도 20의 단계를 통해 본 발명의 실시 예에 따른 전자 소자(190)가 내장된 인쇄회로기판(200)이 제조된다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 인쇄회로기판
111: 제1 금속층
112: 제2 금속층
115: 관통 비아홀
116: 캐비티
120: 절연막
131: 시드층
132: 도금층
141: 제1 회로 패턴
142: 제2 회로 패턴
143: 관통 비아
150: 절연층
151: 제1 비아홀
152: 제2 비아홀
160: 회로층
161: 제2 비아
162: 제2 비아
170, 175: 빌드업층
180: 보호층
190: 전자 소자
300: 도금 레지스트

Claims (20)

  1. 금속 코어;
    상기 금속 코어를 관통하는 관통 비아; 및
    상기 금속 코어와 관통 비아 사이에 형성된 절연막;
    을 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 절연막은 상기 금속 코어의 상면과 하면 중 적어도 한 면의 전체에 형성된 인쇄회로기판.
  3. 청구항 2에 있어서,
    상기 절연막 상부에 형성되어, 상기 절연막과 접촉되는 비아를 더 포함하는 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 금속 코어는 두 종류 이상의 금속으로 형성된 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 관통 비아는 금속 코어의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태인 인쇄회로기판.
  6. 캐비티가 형성된 금속 코어;
    상기 캐비티의 내부에 배치된 전자 소자;
    상기 금속 코어를 관통하는 관통 비아; 및
    상기 금속 코어와 관통 비아 사이에 형성된 절연막;
    을 포함하는 인쇄회로기판.
  7. 청구항 6에 있어서,
    상기 절연막은 상기 금속 코어의 상면과 하면 중 적어도 한 면의 전체에 형성된 인쇄회로기판.
  8. 청구항 7에 있어서,
    상기 절연막 상부에 형성되어, 상기 절연막과 접촉되는 비아를 더 포함하는 인쇄회로기판.
  9. 청구항 6에 있어서,
    상기 금속 코어는 두 종류 이상의 금속으로 형성된 인쇄회로기판.
  10. 청구항 6에 있어서,
    상기 관통 비아는 금속 코어의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태인 인쇄회로기판.
  11. 청구항 7에 있어서,
    상기 캐비티는 관통형으로 금속 코어의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태인 인쇄회로기판.
  12. 제1 금속층에 관통 비아홀을 형성하는 단계;
    상기 제1 금속층의 상부 및 하부와 관통 비아홀의 내벽에 절연막을 형성하는 단계; 및
    상기 관통 비아홀에 관통 비아를 형성하는 단계;
    를 포함하는 인쇄회로기판의 제조 방법.
  13. 청구항 12에 있어서,
    상기 관통 비아홀을 형성하는 단계에서,
    상기 관통 비아홀은 상기 제1 금속층의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성되는 인쇄회로기판의 제조 방법.
  14. 청구항 12에 있어서,
    상기 관통 비아홀을 형성하는 단계 이후에,
    상기 제1 금속층의 표면에 제2 금속층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  15. 청구항 14에 있어서,
    상기 제2 금속층은 상기 제1 금속층과 상이한 재질인 인쇄회로기판의 제조 방법.
  16. 청구항 14에 있어서,
    절연막을 형성하는 단계에서,
    상기 절연막은 상기 제2 금속층의 표면에 형성되는 인쇄회로기판의 제조 방법.
  17. 청구항 12에 있어서,
    상기 관통 비아를 형성하는 단계 이후에,
    상기 절연막의 상부에 형성되며, 상기 절연막과 접촉되는 비아를 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  18. 청구항 12에 있어서,
    상기 관통 비아홀을 형성하는 단계는,
    상기 제1 금속층에 캐비티를 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  19. 청구항 18에 있어서,
    상기 캐비티를 형성하는 단계에서,
    상기 캐비티는 상기 제1 금속층의 상면과 하면에서 내부로 갈수록 직경이 작아지는 형태로 형성되는 인쇄회로기판의 제조 방법.
  20. 청구항 18에 있어서,
    상기 캐비티를 형성하는 단계 이후에,
    상기 캐비티에 전자 소자를 배치하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
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