TWI680705B - 多晶粒測試介面模組及其製造方法 - Google Patents

Abstract

本發明提供一種多晶粒測試介面模組及其製造方法。該多晶粒測試介面模組包含：剛性基板；複數個封裝載板，嵌設於該剛性基板之貫通孔內；至少一介電層，覆設在該剛性基板之相對表面及該貫通孔中；連接孔，設於該介電層上；至少一導電鍍層，覆設在該介電層和該連接孔中；以及線路導體，位在導電鍍層上並對應該連接孔的位置，該線路導體透過該連接孔與該封裝載板做電性連接。藉此，本發明可縮短測試介面模組的厚度和測試訊號之傳輸路徑，以提供更有效率的量測技術。

Description

多晶粒測試介面模組及其製造方法

本發明係關於一種測試介面板及其製造方法，特別有關一種多晶粒測試介面模組及其製造方法。

一般未封裝的半導體半成品，如晶粒的良率測試，會利用測試介面板作為晶粒及測試機台之間的轉換介面。而對於已封裝的半導體成品的良率測試，如第1圖，係習知對單顆晶粒的晶粒測試結構，包含有連接測試設備的印刷電路板(未示圖中)，及連接印刷電路板的測試載板10A。測試載板10A可連接有多個晶粒測試探針111A之探針測試座11A，以供測試移動載台13A上的晶粒14A，以及用以定位該測試載板10A的測試介面母板15A。該測試介面母板15A凸設有連接墊151A用以連接並固定該測試載板10A上的導電凸塊101A。此圖顯示為單晶粒測試，因此該測試載板10A為單晶粒測試介面板。此先前技術僅提供一次一顆晶粒的測試，測試效率不佳。

市面有使用垂直探針卡通常具有一空間轉換器(Space Transformer,ST)，或稱測試介面板。測試介面板(亦即ST)在測試上，一般採用單顆晶粒(Single DUT)或一對晶粒(Dual DUT)進行測試，但當I/O測點太多或應用多顆晶粒(Multi DUT)測試時，測試介面板ST的設計變得複雜，而必須透過增加層數來分散線路，成品也相對較厚，且也較不利於高速測試上 的信號及電源完整性的需求，相對也提高成本，交期也變長。

參見第2圖係另一習知應用於對多顆晶粒的晶粒測試結構，包含有連接測試設備的印刷電路板(未示圖中)、連接印刷電路板的數個測試載板10A、連接該等測試載板10A的探針測試座11A、晶粒14A、承載晶粒14A的測試移動載台(未示圖中)，以及測試介面母板15A。其中為承載多晶粒進行測試，配合數個測試載板10A還包括一個承載介面座16A。該承載介面座16A上下兩側外凸設等距設立的金屬連接墊161A，藉錫球(未見圖示)焊接，可透過錫焊連接使數個測試載板10A固定於該承載介面座16A上，並使測試載板10A上之導電凸塊101A對應承載介面座16A上之金屬連接墊161A。採錫球焊接方式來構建測試載板10A與承載介面座16A之電性接點，進而使受測晶粒14A及測試設備之間兩者信號互連的設計。然而，這類的晶粒測試連接結構及製造方法有如下的缺失：

1.傳輸效能變差問題：由於在植錫球時須透過加熱板導熱，並從另一面傳熱到承載介面座16A處，尤其是無鉛焊料，製程時間較長，製程溫度也較高，容易損傷到測試載板10A。再者，需再透過一承載介面座16A做連接，該承載介面座勢必需再先做一定的平整性，才有利於後續測試載板的焊接，而且作為支撐該數個測試載板使用以及承受迴焊連接步驟時，最終該承載介面座整體厚度勢必相對變得更厚，如此一來，將導致傳輸路徑之增加；隨著產品厚度增加，則增設電感來改善的需求愈大，易有導致高頻訊號失真問題產生，進而導致傳輸效能變差。

2.組配失敗的風險：為因應高精度晶片的設計及多晶粒(Multi-DUT)測試的需求，導致測試I/O點數遽增，少者千點，多者已達上萬 點，所以測試介面板/測試載板的尺寸必須愈做愈大，而焊接錫球(BGA焊點)的數量也隨之愈來愈多。如此，不論數個測試載板是同時或非同時焊接在同一承載介面座上，其平面度及空焊、短路等都是不易控制，都會降低組裝成功率。甚至，各該測試載板在進行迴焊時容易從預定位置稍微位移，造成焊接後該等測試載板相對位置無法對應於該承載介面座，或者無法對應於該等待測物(如探針測試座11A上的探針)之電性接點所排列之相對位置；倘若，探針測試座11A勉強調移配合各該測試載板焊時的移位，勢必造成其接設之探針的點測端高度參差不齊。如此，上述空間轉換器在設置探針時還必須再利用調整機構調整探針的位置及平整度，反而增加探針卡/探針測試座之製程的複雜度。

3.製程複雜又難以控制問題：主要是在採焊接方式來構裝測試載板10A與承載介面座16A之電性接點，造成製程中測試載板、承載介面座、探針測試座都必須控制各自相對應的平面度，增加製程再加工的複雜性，及控制困難度問題。甚至，習知透過焊接做銜接所形成的測試介面板，導致層間的連接點面積跟著縮減。當測試介面板座的測點位置與實際晶粒測點位置有落差時，若拆卸重新迴焊，則造成解焊重工問題。具體地，錫球材料會因解焊高溫導致球面不一致，屆時必須吸錫後再重新植球，如此將再多受到一次熱衝擊問題。

因此，在講求精準、快速又微利的時代，欲降低測試成本，需要提出能適用多顆晶粒測試的測試介面裝置，以及能提升電性傳輸品質與效能，降低信號被干擾的問題，並易於組立及控制，才能成為市場主流的多晶粒測試介面模組及其製造方法。

本發明的一個目的在於提供一種多晶粒測試介面模組及其製造方法，特別有關於一種將多個載板整合成一薄型的測試介面模組，以解決習知技術中影響高頻訊號傳輸的技術問題。並透過測試介面模組的扇出佈線製程，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試(指一次測試由單一晶粒擴增為多晶粒)，提供高效率的測試效果。

本發明的另一個目的在於提供一種多晶粒測試介面模組及其製造方法，以解決習知技術中焊接構成連接，影響探針測試座組配及製程複雜又難以控制的技術問題。

為達成上述目的，本發明一方面提供一種多晶粒測試介面模組的製造方法，包含如下步驟：提供一基板；形成貫穿該基板表面的貫通孔；在該基板之貫穿孔置入封裝載板；在該基板之表面及該貫通孔中形成介電層，該介電層包覆該封裝載板；在該介電層處形成連接孔；在該介電層和該連接孔中形成導電鍍層；以及對該導電鍍層進行刷磨，至少保留對應該連接孔位置的導電鍍層形成線路導體，該線路導體透過該連接孔與該封裝載板做電性連接。

本發明另一方面提供一種多晶粒測試介面模組的製造方法，包含如下步驟：提供一基板；形成貫穿該基板之第一表面和第二表面的貫通孔；在該基板之貫穿孔置入封裝載板；形成一第一介電層覆蓋該基板之第一表面，並形成第二介電層覆蓋該基板之第二表面，以及該貫通孔中填充有介電層，該介電層包覆該封裝載板；並依封裝載板上之線路或圖騰(Pattern)， 在該第一介電層和第二介電層加工形成連接孔；在該第一介電層和第二介電層及該連接孔中形成導電鍍層；對該導電鍍層進行刷磨，至少保留對應該第一介電層的連接孔位置的第一導電鍍層，和對應該第二介電層的連接孔位置的第二導電鍍層；以及在對應該第一導電鍍層形成第一線路導體，和在對應該第二導電鍍層形成尺寸較該第一線路導體大的第二線路導體。

依據本發明上述之實施例，基板由剛性材料製成，包括玻璃纖維、玻璃、陶瓷、剛性粒子、碳化矽纖維或藍寶石基板。貫通孔係利用蝕刻或機械加工或放電加工方式製成，且為複數個，以利裝配封裝載板。

依據本發明上述之實施例，在基板之表面及貫通孔中形成介電層的步驟中，位在基板之表面的該介電層的高度係高於該封裝載板上的金屬測點，以利包覆封裝載板。

依據本發明上述之實施例，在基板內之封裝載板的頂面及底部都設有金屬測點，該介電層高於該封裝載板頂面金屬測點或底部金屬測點的高度，其係≦50um。

依據本發明上述之實施例，在導電鍍層進行刷磨的步驟中，係將形成於基板外表面的導電鍍層進行刷磨整平製程，且該刷磨整平製程可依實際需求進行刷磨整平至該多晶粒測試介面模組所需之厚度。

依據本發明上述之實施例，該線路導體係採用加成法製得，且可依實際需求進行不同尺寸的製得，以利待測晶粒經由該線路導體透過連接孔填滿導電鍍層而與封裝載板的金屬測點形成電性連接。

本發明又一方面提供一種多晶粒測試介面模組的結構設計，包含：基板，設有貫通孔；數個封裝載板，嵌設於該基板之貫通孔內；至少 一介電層，覆設在該基板之表面及該貫通孔中；連接孔，設於該介電層上；至少一導電鍍層，覆設在該介電層和該連接孔中；以及線路導體，設於對應連接孔的位置，該線路導體透過該連接孔與封裝載板做電性連接。

本發明再一方面提供一種多晶粒測試介面模組的結構設計，包含：基板，設有貫通孔，貫穿該基板的第一表面和第二表面；數個封裝載板，嵌設於該基板之貫穿孔上；第一介電層覆設於該基板之第一表面，第二介電層覆設該基板之第二表面，且該第一介電層及第二介電層並對應該貫通孔而覆蓋該封裝載板；連接孔，分別設於該第一介電層和第二介電層處；第一導電鍍層，設在該第一介電層上對應該連接孔位置，第二導電鍍層，設在該第二介電層上對應該連接孔位置；以及第一線路導體，設在第一導電鍍層且對應該連接孔位置，以及第二線路導體，設在第二導電鍍層且對應該連接孔位置，該第二線路導體尺寸大於該第一線路導體尺寸。

依據本發明上述之實施例，該介電層包含了兩個以上的介電層，更包含一延長尺寸的線路導體，位於該兩介電層之間。

本發明的多晶粒測試介面模組，具有以下功效；在剛性基板上設有多個貫穿的貫通孔，該貫通孔可用來嵌設多個封裝載板，再藉由介電層、佈孔、導電鍍層、刷磨、訊號的扇出佈線等步驟建構整合成一薄型的測試介面模組，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，從而能夠解決習知技術中測試介面板需要焊接導致成品厚度變厚而而影響高頻訊號傳輸效能變差的技術問題。並且，本發明能提升在測試介面板上的訊號完整性(Signal Integration,SI)及電源完整性(Power Integration,PI)的電性表現，符合高頻高速測試的應用。再者，本發明除可提升線路的結合力和線路的可靠度 外，也能提升測試介面模組平面度，利於探針測試座組配，亦有助於產品製程的良率提升。

再者，本發明實施例，藉由測試介面模組的線路導體的佈線製程做延伸，可使其測點位置符合實際晶粒測點位置，不需透過焊接做銜接，可解決習知影響後續組裝的耐熱衝擊問題。是以，本發明只要具有多個載板或封裝載板，且每一載板外露設有金屬測點或板上具有線路或圖騰(Pattern)都可作為測點，即可透過本案上述的製造方法(製程)將多個載板佈建整合成一薄型的測試介面模組或空間轉換模組，利於該測試介面模組的扇出佈線製程，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試，可由一次測試單一晶粒擴增為多晶粒，提供高效率的測試功效。

10A‧‧‧測試載板

101A‧‧‧導電凸塊

11A‧‧‧探針測試座

111A‧‧‧探針

13A‧‧‧測試移動載台

14A‧‧‧晶粒

141A‧‧‧測點

15A‧‧‧測試介面母板

151A‧‧‧連接墊

16A‧‧‧承載介面座

161A‧‧‧金屬連接墊

2、2’‧‧‧測試介面模組

20‧‧‧剛性基板

21‧‧‧貫通孔

22‧‧‧配置凹槽

30‧‧‧封裝載板

31‧‧‧金屬測點

40‧‧‧介電層

41‧‧‧第一介電層

42‧‧‧第二介電層

44‧‧‧連接孔

45‧‧‧第一連接孔

46‧‧‧第二連接孔

45’‧‧‧第一填充有導電鍍層的連接孔

46’‧‧‧第二填充有導電鍍層的連接孔

50‧‧‧導電鍍層

51‧‧‧第一導電鍍層

52‧‧‧第二導電鍍層

51’‧‧‧第一導電鍍層(如底面導電線路圖案)

52’‧‧‧第二導電鍍層(如頂面導電線路圖案)

71、71’‧‧‧第一線路導體

72‧‧‧第二線路導體

第1圖顯示習知的單晶粒測試架構的示意圖。

第2圖顯示習知的多晶粒測試架構的示意圖。

第3A~3H圖顯示本發明多晶粒測試介面模組的製造方法的流程示意圖。

第4圖顯示本發明的多晶粒測試介面模組的結構示意圖。

第5圖顯示本發明的多晶粒測試介面模組的俯視示意圖。

第6圖顯示本發明中將多晶粒測試介面模組與晶粒組立的部份剖視示意圖。

第7圖顯示本發明中將多晶粒測試介面模組作為垂直式探測結構與多 個晶粒組立的示意圖。

為使本發明的目的、技術方案及效果更加清楚、明確，以下參照圖式並舉實施例對本發明進一步詳細說明。本發明說明書和所附申請專利範圍中所使用的冠詞「一」一般地可以被解釋為意指「一個或多個」，除非另外指定或從上下文可以清楚確定單數形式。並且，在所附圖式中，結構、功能相似或相同的元件是以相同元件標號來表示。

首先，本發明是在一個剛性且平整的基板材料上，製作而貫穿多個貫通孔，用來嵌設多個封裝載板。在因應該封裝載板的尺寸時，會先利用蝕刻或機械加工或放電加工方式製成複數個貫通孔。對於封裝載板崁設置於該貫通孔內的方式有很多，具體地，先以一載體乘載剛性基板再將多個封裝載板對位正確後，即可將封裝載板埋入而定位於貫穿孔內，利於進行後續的增層的加入介電材料等等製程步驟，但不侷限前述配置方式。再者，剛性基板的高度，具體地，與封裝載板上外露的金屬測點的高度同高，或者微高些，但不侷限前述高度設計。

另外，在本發明中，該封裝載板可為單一晶粒載板，而且封裝載板的底、頂面的金屬測點的配置數量及間距僅為便利本案說明，都不侷限之，只要能提供多個載板，且每一載板外露設有金屬測點或板上具有線路或圖騰(Pattern)都能作為測點，可透過本發明的製造方法(製程)將多個載板建構整合成一薄型的測試介面模組或空間轉換模組，利於該測試介面模組的扇出佈線製程。而且多個封裝載板30完成最後製程步驟的配置後，其兩側端藉助剛性基板做為支撐，其中只需對增層步驟進行厚度控制，即能有效控 制整合成一體後的厚度，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試，提供高效率的測試功效。

請參閱第3A~3H圖，其顯示本發明的測試介面模組的製造方法的流程示意圖。

首先，如第3A圖所示，提供一基板20，基板20為硬質(剛性)且平整的材料，本實施例可採用玻璃纖維(Glass fiber)之有機基板、玻璃、碳化矽纖維(Silicon carbide,SiC)、陶瓷(Ceramic)、藍寶石基板(Sapphire)等等。

如第3B圖所示，形成一或多個貫通孔21，貫通孔21貫穿該剛性基板20的第一表面(如下表面)和第二表面(如上表面)。可根據材料的特性，採取濕式鑽孔或乾式鑽孔來製作貫通孔21，達到上下導通結果。濕式鑽孔可採用例如：化學藥水蝕刻、感光成孔等等；乾式鑽孔可採用例如：機械鑽孔、雷射鑽孔、電漿鑽孔、噴砂鑽孔、超音波鑽孔，以及放電加工等等。前述僅為舉例說明，但不侷限之。

如第3C圖所示，在剛性基板20之貫穿孔21內置入封裝載板30。具體地，完成崁配封裝載板30於貫穿孔21內，封裝載板30外露的金屬測點31的高度可與剛性基板20同高，但不侷限之。在此步驟中，封裝載板可為單一晶粒載板，或為其他載板，只要能提供每一載板外露設有金屬測點或板上具有線路或圖騰(Pattern)都能作為測點，內部具細密佈線設計，足以傳輸訊號即可。

如第3D圖所示，為增層步驟；分別於剛性基板20的第一表面(如下表面)和第二表面(如上表面)上使用絕緣材料進行增層40，於第一表面上形成第一介電層41，於第二表面上形成第二介電層42。增層法製作的介電 層40也會填充於貫通孔21中並覆蓋封裝載板30。具體地，本案以增層法製作的介電層可透過PCB熱壓合、塗佈、濺鍍或原子層沉積(Atomic layer deposition，ALD)等等方式產生。其絕緣物料可為固體(如乾式介電材料、靶材)、或液料(如濕式介電材料)等。最主要在該剛性基板之表面及該貫通孔中形成介電層的步驟中，位在剛性基板之表面的該介電層的高度係高於封裝載板上的金屬測點，以利包覆該封裝載板。

在此步驟中，第一介電層41覆蓋第一表面，第二介電層42覆蓋第二表面後，介電層40微高於封裝載板30的頂面的金屬測點31的高度(或底面的金屬測點31的高度)，一般來說是不超過50um(即，≦50um)。因此，對於剛性基板20下、上兩表面所覆蓋的第一介電層41、第二介電層42只對封裝載板30的底、頂面的金屬測點31大約總共增加於100um。換言之，前述多個封裝載板30的配置方式主要是其兩側藉助剛性基板20做支撐，只需對此增層步驟進行厚度控制，即能有效控制整合成一體後的厚度。

如第3E圖所示，為佈孔步驟；在第一介電層41和第二介電層42處製作連接孔。在此步驟中，分為第一連接孔45(位在底面)、第二連接孔46(位在頂面)，其主要是用作分別將第一介電層41、第二介電層42貫穿而連通於封裝載板30的底面、頂面的金屬測點31處。第一、第二連接孔45、46的成孔方式，例如可透過濕式蝕刻(如化學藥水蝕刻)或乾式蝕刻(如雷射、電漿、噴砂、超音波、放電加工製程等等)的方式製得。

如第3F圖所示，為導電鍍層步驟；在第一介電層41和第二介電層42上覆蓋有導電鍍層50，以及分別對第一、第二連接孔45、46中形成有導電鍍層50，亦即形成第一、第二填充有導電物質的連接孔45’、46’(見第3G 圖)，其主要用作將導電鍍層50與封裝載板30上的金屬測點31(見第3G圖)電性連接。在前述情況下，第一、第二填充有導電物質的連接孔45’、46’也可電性連接位在導電鍍層50上的金屬線路導體或金屬層，也可用來連接金屬層和位於最外層的金屬墊。在此步驟中，導電鍍層50形成於介電層40曝露的表面上及第一、第二連接孔45、46內。該導電鍍層50之一個可行的製作法，先用濺鍍方式在介電層40和連接孔45、46的壁面鍍上一層薄的電極層，之後將剛性基板40放入電解液中，進行氧化還原電解，來形成導電鍍層50。關於導電鍍層50的製作，也可以採用離子鍍膜、化學鍍膜、或一般化學置換沉積等方式。

如第3G圖所示，為刷磨平整步驟；在剛性基板40的第一表面和第二表面進行平整式刷磨，即以第一表面和第二表面為基準，對高出於第一表面和第二表面的導電鍍層50進行刷磨使其為薄層並加以平整其平面度。如此一來，對於板面的平面度可得到較佳的控制，將更有助於後續測試應用的組配效果。在此步驟中，例如保留對應該第一介電層41的第一連接孔45位置形成第一導電鍍層51’(如底面導電線路圖案)，和對應該第二介電層42的第二連接孔46位置形成第二導電鍍層52’(如頂面導電線路圖案)。第一導電鍍層51’和第二導電鍍層52’分別對應剛性基板20內的封裝載板30底、頂面的金屬測點31的位置，而且是相互電性連接的。

如第3H圖所示，為佈線步驟；在對應第一導電鍍層51’的位置形成第一線路導體71，和在對應該第二導電鍍層52’的位置形成尺寸較該第一線路導體71大的第二線路導體72，其中，第一線路導體71之間的間距也小於第二線路導體72之間的間距。因此，配合參見第5圖所示，前述製程步 驟能夠將多個載板整合而建構成一薄型的測試介面模組2。在此步驟中，亦可以採用加成法(或減去法)來製作第一線路導體71，且可依實際需求進行不同尺寸的製得。另外，當該線路導體位於該兩介電層41、41之間時，並可依實際需求而增大線路導體的尺寸。上述的加成法(或減去法)為一種習知製作法，故在此不另加贅述。

如第4圖所示，該測試介面模組2的第一線路導體71的尺寸和間距較小，係用來與探針測試座11A上的探針111A連接。第二線路導體72的尺寸和間距較大，係用來與印刷電路板(未圖示)的接點相連接，從而藉由薄型的測試介面模組2達到空間轉換的效果。另外，本發明的封裝載板屬單一晶粒載板，也可以是具有外露的金屬測點或板上具有線路或圖騰(Pattern)都能作為測點的載板(內部具有細密線路設計)，可透過本發明的製造方法將多個載板建構整合成一薄型的測試介面模組2，利於測試介面模組2的扇出佈線製程，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試，可由一次測試單一晶粒擴增為多晶粒，提供高效率的測試功效。

對於上述關於增層步驟的層數是以製作上下各一層來作說明，也就是說，第一介電層41和第二介電層42的數量各以一層來例示說明。可以理解的是，第一介電層41和第二介電層42可以各包含不止一層的介電層。一般來說，第二介電層42的數量僅需一至兩層介電層即可，而當第一介電層41因需要進行小尺寸至大尺寸(或大尺寸至小尺寸)的空間轉換，其介電層數量相對較多，視實際情況需求，可配置多層介電層。如第6圖、第7圖所示，於相鄰上下兩個介電層41、41之間可在上述佈線步驟中將第一線路導體 71’延長其尺寸大小，以形成類似金屬層或金屬線路，作為電路的一部分(如第6圖、第7圖所示)。但，若實際進行測試時有其他應用需求(例如增加信號路徑量測點、或調協電路等方面)時，是能以增加層數或修改線路設計來達到需求。亦即，對於上述增層步驟、佈孔步驟、佈線步驟，相應地做增加層數(增加該增層步驟的數量)、修改相鄰上下層電性連接的數量、位置與方式、以及修改相鄰上下層電性佈線的數量與位置等等相關設計，但基本上並不脫離上述的製造方法的步驟。

亦即，在上述佈線步驟中，當封裝載板30的金屬測點31位置與實際的晶粒14A的測點141A位置有落差，該線路導體位於該兩介電層41、41之間時，可依實際需求而增大其尺寸。參見第6圖所示，當第一線路導體的測點位置與實際的晶粒14A的測點141A位置為不同時，可在佈線步驟中進行延長為大尺寸的第一線路導體71’，即可順利符合實際的晶粒14A的測點141A位置而順利達成電性接觸。

承上所述，本發明係以剛性基板20的底、頂兩面皆形成線路導體(即第一線路導體71和第二線路導體72)來作說明，但也可僅針對小尺吋的第一線路導體71在上述佈線步驟中改製成為大尺吋的第二線路導體，而省去佈建第一線路導體。而第二線路導體係可用來佈建空間轉換所需的線路或扇出(Fan-out)線路。也就是說，第一線路導體和第二線路導體的某些部分都用來佈建空間轉換所需的線路或扇出(Fan-out)線路，這樣可以充分利用剛性基板20底、頂兩面的線路導體來作線路Fan-out，如此也可以大為減少層數，有效縮減板厚。

再者，如第7圖所示，當本發明測試介面模組作為垂直式探 測結構與多個晶粒組立時，封裝載板30的金屬測點31位置與實際的晶粒14A的測點141A位置有落，只需在佈線步驟中將測試介面模組2頂面的第一線路導體71’進行延長大尺寸製作，之後依序往上增加有一增層步驟形成另一第一介電層41、一佈孔步驟形成另一第一填充有導電物質的連接孔45’、一導電鍍層及刷磨平整步驟形成另一第一導電鍍層51’、一佈線步驟形成另一第一線路導體71，如此即快速地形成一垂直式多晶粒探測的測試介面模組2’。最終以最上方的第一線路導體71順利配合實際多晶粒14A的多個測點141A位置而達成電性接觸的測試功效(如第7圖所示)。

本發明並提供一種測試介面模組2的結構設計，其可利用如上描述的方法製得。參見第4圖及第5圖所示，本發明的測試介面模組2包含：一剛性基板20、崁設有多個封裝載板30的一或多個貫通孔21、至少一第一介電層41、第二介電層42、多個連接孔44、至少一經過導電鍍層及刷磨平整步驟的導電鍍層50’、第一線路導體71以及第二線路導體72。

其中，該貫通孔21設有一或多個，且每一貫通孔21貫穿剛性基板20的第一表面(如底部表面)和第二表面(如頂部表面)。這些貫通孔21的深度足以封裝載板30位於其內，達成多個封裝載板30崁置於剛性基板之貫穿孔內(如第5圖所示)，使封裝載板30外露的金屬測點31的高度可與剛性基板20同高或微略低些。

其中，第一介電層41覆設於剛性基板20之第一表面，第二介電層42覆設於剛性基板20之第二表面，第一介電層41及第二介電層42並對應貫通孔21而覆蓋於封裝載板30底、頂兩面的金屬測點31處，使第一介電層41(或第二介電層42)微高於封裝載板30的底面的金屬測點31的高度(或頂面 的金屬測點31的高度)，亦即不超過50um(即≦50um)，因此，第一介電層41、第二介電層42只對封裝載板30的底/頂面的金屬測點31大約總共只增加100um。也就是，多個封裝載板30崁置於貫穿孔21並經過增設第一、二介電層41、42之後，主要是封裝載板30藉助剛性基板20做剛性支撐。以及，分別在第一介電層41和第二介電層42設有第一連接孔45(位在底面)、第二連接孔46(位在頂面)，用作分別將第一介電層41、第二介電層42貫穿而連通於封裝載板30的底面、頂面的金屬測點31處。

其中，該至少一經過導電鍍層及刷磨平整步驟的導電鍍層50’，配合參見第3G圖所示，在第一介電層41及第二介電層42上設有第一導電鍍層51’(如底面導電線路圖案)、第二導電鍍層52’(如頂面導電線路圖案)，並使第一導電鍍層51’(如底面導電線路圖案)、第二導電鍍層52’(如頂面導電線路圖案)分別對應第一填充有導電物質的連接孔45’位置、第二填充有導電物質的連接孔46’位置處。且第一導電鍍層51’和第二導電鍍層52’也是分別對應於剛性基板20內的封裝載板30的底、頂面的金屬測點31位置，而且能分別透過該第一填充有導電物質的連接孔45’位置、該第二填充有導電物質的連接孔46’而與封裝載板30的底、頂面的金屬測點31相互電性連接。

配合參見第3G圖及第3H圖所示，其中，第一線路導體71，形成於第一導電鍍層51’(如底面導電線路圖案)上且對應該第一填充有導電物質的連接孔45’位置；第二線路導體72，形成於第二導電鍍層52’(如頂面導電線路圖案)上且對應該第二填充有導電物質的連接孔46’位置。第二線路導體52的尺寸大於該第一線路導體51的尺寸，第二線路導體52之間的間距也大於第一線路導體51之間的間距。第一線路導體51用來與探針測試座 11A(具探針111A)連接，第二線路導體52用來與印刷電路板(未圖示)的接點連接。使得測試介面模組2達到可作為測試時的空間轉換功效。本發明測試介面模組2透過上述結構將多個封裝載板建構整合成一薄型的測試介面模組，可達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試，可由一次測試單一晶粒擴增為多晶粒，提供高效率的測試效果。

於一實施例中，測試介面模組2所崁置的封裝載板30應為單一晶粒載板，也可以是具有外露的金屬測點31的載板或板上具有線路或圖騰(Pattern)都能作為測點的載板(內部具細密線路設計)，可透過本發明的製造方法(製程)將多個載板佈建整合成一薄型的測試介面模組2(或空間轉換模組)。

於一實施例中，如第6圖所示，其顯示本發明中將測試介面模組與晶粒組立的部份剖視示意圖。當封裝載板30的金屬測點31位置與實際的晶粒14A的測點141A位置有落，亦即測試介面模組2的該第一線路導體71的測點位置與實際晶粒14A的測點141A位置為不同時，經上述佈線步驟可設計延長大尺寸為第一線路導體71’(即依實際需而延長不同尺寸)，即可順利配合實際晶粒14A的測點141A位置而達成電性接觸。

於一實施例中，如第7圖所示，其顯示本發明測試介面模組作為垂直式探測結構與多個晶粒組立的示意圖。當封裝載板30的金屬測點31位置與實際的晶粒14A的測點141A位置有落，測試介面模組2的該至少一第一介電層41進一步是包含了兩個第一介電層41、41，測試介面模組對應該兩個第一介電層41、41之間所設置的是延長大尺寸的第一線路導體71’，具 體地是類似金屬層或金屬線路，作為電路的一部分。於本圖中，為配合多個晶粒的14A的多個測點141A實際位置，在該兩個第一介電層41之間設置有經佈線步驟時將延長不同尺寸的多個第一線路導體71’(即依實際需求而延長不同尺寸)，並於最上方的第一介電層41依序再設有另一第一填充有導電物質的連接孔45’、一經過導電鍍層及刷磨平整步驟的另一第一導電鍍層51’以及另一第一線路導體71，如此即可快速地建構整合成一垂直式多晶粒探測的測試介面模組2’(或空間轉換模組)，最終以最上方的第一線路導體71順利配合多個晶粒14A的多數個測點141A實際位置而達成電性接觸，提供高測試的使用效率。

亦即，如上所述，對於垂直式探測結構而言，本發明最主要是在剛性基板配置嵌設多個封裝載板，透過此方式而使多個封裝載板30配置後其兩側端藉助剛性基板20做為支撐，已能達到縮減其厚度，後續再藉助設有介電增層和佈孔、導電鍍層、刷磨平整以及線路導體的佈線等設計，藉線路導體透過該連接孔與該封裝載板做電性連接，形成一個基本型的薄型測試介面模組2。倘若，依實際測試時有其他應用需求(例如增加信號路徑量測點、或調協電路等方面)時，是能以增加層數或修改線路設計來達到需求。亦即，對於上述增層步驟、佈孔步驟、佈線步驟，相應地做增加層數(增加該增層步驟的數量)、修改相鄰上下層電性連接的數量、位置與方式、以及修改相鄰上下層電性佈線的數量與位置等等相關設計，但基本上並不脫離上述的製造方法的步驟。參見第7圖所示，其結構設計是在增加層數時，只需將前述基本型的薄型測試介面模組2在佈線步驟中將頂面的第一線路導體71進行延長大尺寸，之後再進行增設另一薄型第一介電層41(可控制厚 度)、另一第一填充有導電物質的連接孔45’、另一第一導電鍍層51’、另一第一線路導體71，如此即快速地形成一種垂直式多晶粒探測的測試介面模組2’。最終以最上方的第一線路導體71順利配合實際多晶粒14A的多個測點141A位置而達成電性接觸的測試功效(如第7圖所示)。以此類推，即能完成增設多個層數。如此一來，即能夠有效控制整體的厚度，從而建構整合成一測試介面模組2’(或空間轉換模組)。

本發明具有如下優點：本發明的多晶粒測試介面模組在剛性基板配置嵌設多個封裝載板，透過此方式而使多個封裝載板30配置後其兩側端藉助剛性基板20做為支撐，再藉助介電增層和佈孔、導電鍍層、刷磨平整以及線路導體，使線路導體透過該連接孔與該封裝載板做電性連接，其中只需對增層步驟進行厚度控制，即能夠有效控制整合成一體後的厚度，如此就建構整合成一薄型的測試介面模組(或空間轉換模組)，達到縮減將訊號扇開的厚度，進而縮短傳輸路徑，以提供一次許多顆晶粒的測試，可由一次測試單一晶粒擴增為多晶粒，提供高效率的測試效果。甚至，在縮短訊號傳輸的路徑下，提升在多晶粒測試介面模組上的訊號完整性(Signal Integration,SI)、及電源完整性(Power Integration,PI)的電性表現，提供較佳的電性品質，亦符合高頻高速測試應用。本發明隨著有效控制整體厚變薄，電感反應降低，提升電性表現，從而能夠解決習知技術中測試介面板產生高電感或因習知迴焊所帶來的影響進而干擾高頻訊號傳輸的技術問題。而且，由於電源的傳輸路徑縮短，因此可減少習知在長路徑中需放置電容的需求，也避免了放置電容使得層數增多而導致高電感的問題發生，再者，因可減少習知迴焊所帶來的影響，也避免了製程複雜又難以控制等問題。

再者，本發明以嵌置配設方式將多個封裝載板建構整合為一測試介面模組的架構，可解決習知多個以迴焊接合問題，此外，相對製程加工時間變短，亦可提升線路的結合力和線路的可靠度外，也有助於產品製作之便利性及良率提升，更能因應快速發展的半導體測試需求，提升競爭力。

以上所述僅為本發明較佳實施例揭露，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，等效替換，仍落入本發明的專利保護範圍內。

Claims (22)

1. 一種多晶粒測試介面模組的製造方法，包含如下步驟：提供一基板；形成貫穿該基板表面的貫通孔；在該基板之貫通孔置入封裝載板，該封裝載板的內部具有導電線路；在該基板之表面及該貫通孔中形成介電層，該介電層包覆該封裝載板；在該介電層處形成連接孔；在該介電層和該連接孔中形成導電鍍層；以及對該導電鍍層進行刷磨，至少保留對應該連接孔位置的導電鍍層形成線路導體，該線路導體透過該連接孔與該封裝載板做電性連接。
2. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中該基板由剛性材料製成，包括玻璃纖維、玻璃、陶瓷、剛性粒子、碳化矽纖維或藍寶石基板。
3. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中該貫通孔係利用蝕刻或機械加工或放電加工方式製成，且為複數個，以利裝配該封裝載板。
4. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中在該基板之表面及該貫通孔中形成介電層的步驟中，位在該基板之表面的該介電層的高度係高於該封裝載板上的金屬測點，以利包覆該封裝載板。
5. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中位在該基板內之該封裝載板的頂面及底部都設有金屬測點，該介電層微高於該封裝載板的金屬測點的高度，其係≦50um。
6. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中在該導電鍍層進行刷磨的步驟中，係將形成於該基板外表面的導電鍍層進行刷磨整平製程，且該刷磨整平製程可依實際需求進行刷磨整平至該多晶粒測試介面模組所須之厚度。
7. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中該線路導體係採用減去法或加成法製得，且可依實際需求進行不同尺寸的製得，以利待測晶粒經由該線路導體透過該連接孔填滿導電鍍層而與該封裝載板的金屬測點形成電性連接。
8. 如申請專利範圍第1項所述之多晶粒測試介面模組的製造方法，其中該介電層包含了兩個以上的介電層，當該線路導體形成於相鄰的兩介電層之間，係可依實際需求製為增大尺寸。
9. 一種多晶粒測試介面模組的製造方法，包含如下步驟：提供一基板；形成貫穿該基板之第一表面和第二表面的貫通孔；在該基板之貫通孔置入封裝載板，該封裝載板的內部具有導電線路；形成一第一介電層覆蓋該基板之第一表面，並形成第二介電層覆蓋該基板之第二表面，以及該貫通孔中填充有介電層，該介電層包覆該封裝載板；在該第一介電層和第二介電層形成連接孔；在該第一介電層和第二介電層及該連接孔中形成導電鍍層；對該第一介電層及第二介電層上的導電鍍層進行刷磨，至少保留對應該第一介電層的連接孔位置的第一導電鍍層，和對應該第二介電層的連接孔位置的第二導電鍍層；以及在對應該第一導電鍍層形成第一線路導體，和在對應該第二導電鍍層形成尺寸較該第一線路導體大的第二線路導體。
10. 如申請專利範圍第9項所述之多晶粒測試介面模組的製造方法，其中該基板由剛性材料製成，包括玻璃纖維、玻璃、陶瓷、剛性粒子、碳化矽纖維或及藍寶石基板。
11. 如申請專利範圍第9項所述之多晶粒測試介面模組的製造方法，其中該貫通孔係利用蝕刻或機械加工或放電加工方式製成，且為複數個，以利裝配該封裝載板。
12. 如申請專利範圍第9項所述之多晶粒測試介面模組的製造方法，其中在該基板之表面及該貫通孔中形成介電層的步驟中，位在該基板之表面的該介電層的高度係高於該封裝載板上的金屬測點，以利包覆該封裝載板。
13. 如申請專利範圍第9所述之多晶粒測試介面模組的製造方法，其中位在該基板內之該封裝載板的頂面及底部都設有金屬測點，該介電層微高於該封裝載板的金屬測點的高度，其係≦50um。
14. 如申請專利範圍第9項所述之多晶粒測試介面模組的製造方法，其中在該導電鍍層進行刷磨的步驟中，係將形成於該基板外表面的導電鍍層進行刷磨整平製程，且該刷磨整平製程可依實際需求進行刷磨整平至該多晶粒測試介面模組所須之厚度。
15. 如申請專利範圍第9項所述之多晶粒測試介面模組的製造方法，其中該第一線路導體和第二線路導體係採用減去法或加成法製得，且該第二線路導體可依實際需求進行延長尺寸的製程步驟，以利第一線路導體和第二線路導體分別透過該連接孔填滿導電鍍層而與該封裝載板的金屬測點形成電性連接。
16. 如申請專利範圍第1至15中任一項所述之多晶粒測試介面模組的製造方法，其中該封裝載板可以是板上具有線路或圖騰(Pattern)能作為測點的載板。
17. 一種多晶粒測試介面模組，包含：基板，設有貫通孔；數個封裝載板，嵌設於該基板之貫通孔內，該封裝載板的內部具有導電線路；至少一介電層，覆設在該基板之表面及該貫通孔中；連接孔，設於該介電層上；至少一導電鍍層，覆設在該介電層和該連接孔中；以及線路導體，設在該導電鍍層且對應該連接孔的位置，該線路導體透過該連接孔與該封裝載板做電性連接。
18. 如申請專利範圍第17項所述之多晶粒測試介面模組，其中該基板由剛性材料製成，包括玻璃纖維、玻璃、陶瓷、剛性粒子、碳化矽纖維或藍寶石基板。
19. 如申請專利範圍第17項所述之多晶粒測試介面模組，其中該至少一介電層包含了兩個以上的介電層，該線路導體設於該相鄰的兩介電層之間，係可依實際需求設為增大尺寸設計。
20. 一種多晶粒測試介面模組，包含：基板，設有貫通孔，貫穿該基板的第一表面和第二表面；數個封裝載板，嵌設於該基板之貫通孔上，該封裝載板的內部具有導電線路；第一介電層，覆設於該基板之第一表面，及第二介電層覆設該基板之第二表面，且該第一介電層及第二介電層並對應該貫通孔而覆蓋該封裝載板；連接孔，分別設於該第一介電層和第二介電層處；第一導電鍍層，設在該第一介電層上對應該連接孔位置，及第二導電鍍層，設在該第二介電層上對應該連接孔位置；以及第一線路導體，設在該第一導電鍍層且對應該連接孔位置，及第二線路導體，設在該第二導電鍍層且對應該連接孔位置，該第二線路導體尺寸大於該第一線路導體尺寸。
21. 如申請專利範圍第20項所述之多晶粒測試介面模組，其中該基板由剛性材料製成，包括玻璃纖維、玻璃、陶瓷、剛性粒子、碳化矽纖維或藍寶石基板。
22. 如申請專利範圍第17至21中任一項所述之多晶粒測試介面模組，其中該封裝載板具有外露的金屬測點，或是板上具有線路或圖騰(Pattern)能作為測點的載板。