KR100959859B1 - 전자부품 내장 기판 형성방법 - Google Patents

전자부품 내장 기판 형성방법 Download PDF

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Abstract

본 발명은 기판 내에 전자부품이 실장된 전자부품 내장 기판 형성방법에 관한 것이다.
본 발명에 따른 전자부품 내장 기판 형성방법은, 회로패턴 및 전자부품이 실장될 다수의 패드가 형성된 기판을 준비하는 단계; 상기 기판의 다수 패드 상에 전자부품을 실장하는 단계; 상기 기판의 회로패턴 및 다수의 패드에 대한 접속테스트를 진행하는 단계; 상기 전자부품이 실장된 기판 상하부에 다수의 프리프레그층과 금속층을 위치시킨 후 가압하는 단계; 및 상기 금속층을 패터닝하여 상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계;를 포함할 수 있다.
전자부품, 플립칩(flip-chip), 내장 기판, 테스트, 미세회로패턴, 불량률

Description

전자부품 내장 기판 형성방법{MANUFACTURING METHOD OF ELECTRONIC PARTS BUILT-IN SUBSTRATE}
본 발명은 전자부품 내장 기판 형성방법에 관한 것으로, 보다 자세하게는 기판 내에 소정의 회로패턴을 형성한 후 전자부품을 실장하여 전기적 접속상태를 판단하기 위한 테스트를 실시하고, 전자부품이 실장된 기판 상하부에 소정의 패턴을 형성하여 전자부품 내장 기판을 형성하는 방법에 관한 것이다.
최근 휴대 전화기, 디지털 비디오 카메라, 디지털 카메라, 휴대 정보 단말기, 모바일 컴퓨터 등의 소형 휴대 기기에 관해서 회로 실장 기술의 고밀도화가 중요한 테마가 되고 있다. 이러한 흐름에 의해, 회로 부품을 고밀도로 실장하는 방법으로써 배선판을 다층화하는 경향이 있다.
종래의 유리-에폭시수지 함침기판에서는 드릴에 의한 관통구 구조를 이용하여 다층화하고 있으나, 이는 신뢰성은 높지만, 고밀도 실장에는 적합하지 않다. 이 때문에 회로의 고밀도화를 도모할 수 있는 또 다른 방법으로써, 내부 비아에 의한 접속을 이용한 다층 배선판도 사용되고 있다.
내부 비아 접속에 의해, LSI 사이 또는 부품 사이의 배선 패턴을 최단 거리로 접속할 수 있으며, 필요한 각 층 사이만의 접속이 가능하게 되고, 회로 부품의 실장성도 우수하다.
또한, 부품 내장 기판의 개발은 차세대 다기능성 및 소형 패키지 기술의 일환으로써 주목받고 있는데, 이는 부품 내장 기판이 다기능성 및 소형화의 장점과 더불어, 고기능화의 측면도 일정 정도 포함하고 있으며, 고주파(100MHz이상)에서 배선거리를 최소화 할 수 있을 뿐만 아니라 경우에 따라서는 FC이나 BGA에서 사용되는 W/B 혹은 솔더볼(Solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.
그러나, 종래의 부품내장 기판은 기판의 제작 도중에 전자부품을 실장한 후, 비아 가공, 도금 및 적층 등의 공정을 통해 소정의 회로패턴을 형성하는데, 이때 내장된 부품과 기판 회로 간의 전기적 연결을 위해 비아를 형성하는 데, 일반적으로 레이저 공법을 이용함으로써, 기술적으로는 미세한 피치를 갖는 전자부품에의 대응이 어렵고 정합이 잘 안된 경우에는 상기 전자부품이 손상될 수도 있는 문제점이 있었다.
또한, 회로패턴 형성시 불량이 발생하게 될 경우, 상기 실장된 전자부품을 다시 제거한 후 회로패턴을 수정 및 재형성하여야 하나, 표면 실장의 경우에서처럼 재작업이 용이하지 못할 뿐만 아니라 설사 재작없을 수행한다고 할지라도 제조공정 이 증가하고 불량검출공정을 조기에 실시할 수 없어 제조시간이 증가하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 기판 내에 소정의 회로패턴을 형성한 후 양질의 전자부품을 실장하여 전기적 접속상태를 판단하기 위한 테스트를 실시하고, 만일 불량이 발생했을 시 손쉽게 재작업을 수행할 수 있으며, 적층, 비아가공, 회로형성 등의 후속 공정을 통해 전자부품이 실장된 기판 상하부에 소정의 패턴을 형성하여 전자부품 내장 기판을 형성하는 방법을 제공하는 데 그 목적이 있다.
본 발명의 일실시예에 따른 전자부품 내장 기판 형성방법은, 회로패턴 및 전자부품이 실장될 다수의 패드가 형성된 기판을 준비하는 단계; 상기 기판의 다수 패드 상에 전자부품을 실장하는 단계; 상기 기판의 회로패턴 및 다수의 패드를 이용하여 기판 회로와 실장된 전자부품 간의 접속테스트를 진행하는 단계; 상기 전자부품이 실장된 기판 상하부에 다수의 프리프레그층과 금속층을 위치시킨 후 가압하는 단계; 및 상기 금속층과 프리프레그 층을 가공 및 회로형성 공정을 통해 회로패턴 및 전기적 연결을 위한 비아를 형성하는 단계;를 포함할 수 있다.
이때, 상기 다수의 패드 상에 전자부품을 실장한 후, 전자부품과 기판 사이에 에폭시를 도포하는 단계를 더 포함할 수 있다. 특히, 상기 전자부품은 수동소자 또는 능동소자일 수 있다.
또한, 상기 다수의 프리프레그층 높이는 상기 실장된 전자부품의 높이보다 더 높은 것이 바람직하다.
그리고, 상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계에서, 상기 비아는 층간 접속을 위한 층간접속비아 또는 인터커넥션 비아인 것이 바람직하다.
상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계에서, 상기 전자부품 상부에 외부로 열을 방출하기 위한 방열비아를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계 이후에, 솔더 레지스트층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 전자부품 내장 기판 형성방법은, 기판 내장 후 재작업이 불가능했던 현재까지의 공법 대비, 일차적으로 기판 상에 실장 된 후 전기적 접속상태를 테스트할 수 있으므로 최종 공정까지 진행 시 불량을 최소화 할 수 있을 뿐만 아니라, 레이져 가공 등의 전통적인 기판연결 방식에 의한 전자부품과 기판간의 연결이 아니라 현재의 패키징에서 일반적으로 사용하는 플립칩 실장 공법을 이용함으 로써 부수적인 설비투자를 최소화 할 수 있으며, 기술적으로는 미세한 피치를 갖는 부품도 실장이 가능하도록 전자부품 전극 피치의 제한을 극복할 수 있는 효과가 있다.
본 발명에 따른 전자부품 내장 기판 형성방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
실시예
이하, 관련도면을 참조하여 본 발명에 따른 전자부품 내장 기판 형성방법에 대하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 6은 본 발명에 따른 전자부품 내장 기판 형성방법의 공정 단면도이다.
우선, 도 1에 도시한 바와 같이, 본 발명에 따른 전자부품 내장 기판 형성방법은, 내부에 소정의 회로패턴(110) 및 다수의 패드(120)가 형성된 기판(100)을 준비한다.
그런 다음, 상기 준비된 기판(100) 상에 상기 다수의 패드(120) 상부가 노출되도록 절연층(130)을 형성한다. 이때, 상기 절연층(130)은 상기 다수의 패드(120) 가 외부와 전기적으로 연결되는 것을 방지하기 위하여 비도전성 물질로 형성하는 것이 바람직하다.
상기 절연층(130)을 형성한 다음, 상기 다수의 패드(120) 각각 상부에 범프(121)를 형성한다. 이때, 상기 범프(121)는 도전성 물질이 혼합된 합금 범프일 수 있다. 이러한 범프는 플립칩 실장 기술에서 사용하는 기술의 한 예를 설명하는 것으로, 반드시 이러한 범프를 이용한 접속으로 그 범위가 국한되지는 않을 것이다.
한편, 상기 범프(121)의 높이는 상기 절연층(130)의 상부 높이보다 더 높게 형성하여 상기 범프(121) 상에 전자부품을 용이하게 실장할 수 있도록 하는 것이 바람직하다.
상기 다수의 패드(120) 상에 각각 범프(121)를 형성한 다음, 도 2에 도시한 바와 같이, 전자부품(140)을 상기 기판(100) 상에 실장한다.
이때, 상기 전자부품(140)은 능동소자 또는 수동소자일 수 있으며, 플립칩(flip-chip) 방식에 의해 기판(100) 상에 실장된다. 상기 전자부품(140)의 하단부에는 상기 범프(121)와 전기적으로 접속하기 위한 다수의 접속핀(141)이 형성되어 있으며, 상기 전자부품(140) 실장시 다수의 접속핀(141)이 상기 다수의 패드(120) 상부에 위치하도록 한 후 결합시킨다.
상기와 같이, 기판(100) 상에 상기 전자부품(140)을 실장시킨 후, 테스트 프 로브(150)를 통해 상기 기판(100)에 형성된 회로패턴(110) 및 다수의 패드(120)의 불량상태를 확인할 수 있다.
즉, 본 발명의 일실시예에 따른 전자부품 내장 기판 형성방법은, 기판(100) 상에 전자부품(140)을 실장하기 이전에, 기판(100) 내부에 소정의 회로패턴(110) 및 다수의 패드(120)를 형성하고, 그 상부에 전자부품(140)을 실장하여 불량상태를 확인한다.
이에 따라, 본 발명의 일실시예에 따른 전자부품 내장 기판 형성방법은, 기판(100) 상에 전자부품(140)을 먼저 실장시킨 후, 소정의 회로패턴(110)을 형성하던 종래와 달리, 제조 중간 단계에서 불량을 확인하고 불량 발생 시 재작업을 통해 제품 수율의 극대화를 도모할 수 있다.
즉, 상기 전자부품(140)의 실장 후 불량상태 확인을 위한 테스트에서 불량상태로 판단된 경우에는, 상기 회로패턴(110) 및 다수의 패드(120)를 수정 및 재형성함으로써, 불량률을 낮출 수 있다.
또한, 본 발명의 일실시예에 따른 전자부품 내장 기판 형성방법은, 전자부품(140)을 실장하기 전에 기판(100) 내에 소정의 회로패턴(110)을 형성함으로써, 기판(100) 상에 전자부품(140)을 실장한 후 회로패턴(110)을 형성하던 종래보다 회로패턴(110) 형성에 제약이 줄어들고, 종래 플립칩 기술 등에서 활용 가능한 기술을 모두 적용할 수 있으므로, 미세 피치로 형성된 전자부품의 내장이 가능하다는 장점이 있다.
상기 테스트에서 정상상태로 판단된 경우에는, 도 3에 도시한 바와 같이, 상 기 실장된 전자부품(140)의 하단에 에폭시(epoxy : 160)를 도포하여 다수의 패드(20), 범프(121) 및 다수의 접속핀(141)과 실장된 기판 사이의 공극이 발생하지 않게 함으로써 신뢰성 향상을 도모할 수 있다. 이러한 기술은 플립칩에서는 언더필로 알려진 기술로 동일한 에폭시 자재를 사용할 수 있다.
이때, 상기 에폭시(160)는 상기 전자부품(140)의 하단에만 소량 도포될 수 있으며, 경우에 따라서는 전자부품(140) 전체를 감싸도록 도포될 수 있다.
그런 다음, 도 4에 도시한 바와 같이, 다수의 프리프레그층(prepreg layer : 170)과 금속층(180)을 준비한다.
상기 금속층(180)은 도전성 물질로 이루어질 수 있으며, 특히, 동박층으로 이루어진 것이 바람직하다.
상기와 같이 준비된 다수의 프리프레그층(170)과 금속층(180)을 상기 전자부품(140)이 실장된 기판(100) 상하부에 위치시킨 다음, 가압하여 도 5에 도시한 바와 같이, 기판(100)의 상하부를 감싸도록 한다.
이때, 상기 기판(100) 상부에 위치하는 다수의 프리프레그층(170)의 두께는 상기 전자부품(140)의 두께보다 더 두껍게 적층시키는 것이 바람직하고, 그 두께는, 상기 전자부품(140)의 두께보다 약 10㎛ 내지 20㎛ 만큼 더 두껍게 적층시키는 것이 바람직하다.
그 이유는, 상기 프리프레그층(170)을 상기 전자부품(140)의 두께보다 10㎛ 이내의 두께만큼 더 두껍게 형성할 경우, 상기 가압공정에서 전자부품(140)의 상부가 금속층(180)과 맞닿아 전기적으로 연결될 수 있으며, 20㎛ 이상의 두께만큼 더 두껍게 형성할 경우에는 본 발명의 전자부품 내장 기판의 전체적인 두께가 증가되어 소형화하는데 한계가 발생할 수 있기 때문이다.
상기 전자부품(140)이 실장된 기판(100) 상하부에 프리프레그층(170) 및 금속층(180)을 형성한 후, 도 6과 같이, 기판(100)에 형성된 회로패턴(110)과 금속층(180)을 전기적으로 연결하기 위하여 다수의 비아(190)를 형성하고, 상기 금속층(180)을 패터닝하여 다수의 접속패드(185)를 형성함으로써, 본 발명에 따른 전자부품 내장 기판을 완성할 수 있다.
이때, 상기 다수의 비아(190) 및 다수의 접속패드(185)를 통해 상기 회로패턴(110) 및 전자부품(140)이 외부로부터의 전원 및 동작신호를 전달받아 동작할 수 있다.
특히, 상기 비아(190)는 각 층, 즉, 회로패턴(110)이 형성된 층과, 각 프리프레그층(170) 및 금속층(180) 각각에 한 층씩 형성된 층간접속비아일 수 있다.
또한, 상기 다수의 비아(190) 및 접속패드(185)를 형성한 후, 상기 접속패드(185) 상에 보호막으로 사용될 수 있는 솔더 레지스트층(미도시함)을 더 형성할 수 있다.
한편, 본 발명에 따른 전자부품 내장 기판에 형성되는 비아의 변형예를 나타낸 단면도인 도 7에 도시한 바와 같이, 상기 기판(100) 하부에는 회로패턴(110)과 기판(100) 하부의 접속패드(185)를 연결하는 비아(190)를 형성하고, 전자부품(140)이 실장된 양 측부에는 기판(100)의 상부에 형성된 접속패드(185)와 기판(100)의 하부에 형성된 접속패드(185)를 직접 연결한 관통홀(Through Hole : 200)를 형성할 수 있다.
그리고, 본 발명에 따른 전자부품 내장 기판의 변형예를 나타낸 단면도 도8에 도시한 바와 같이, 상기 전자부품(140)에서 발생되는 열에 의해 전자부품 내장 기판에 변형 및 불량이 발생되는 것을 방지하기 위하여, 상기 전자부품(140)의 상부에 상기 기판(100)의 상부에 형성된 접속패드(185)와 연결되는 방열비아(thermal via : 210)를 더 형성할 수 있다.
이때, 상기 방열비아(210)는 상기 전자부품(140) 상에 다수개로 형성될 수 있으며, 금속 물질로 형성되는 것이 바람직하다.
상기한 바와 같은 방법에 의해 형성된 본 발명에 따른 전자부품 내장 기판은 전자부품(140)과 연결되는 소정의 회로패턴(110)을 기판(100) 내에 먼저 형성한 후 불량상태 판단을 위한 테스트를 진행함으로써, 불량율을 감소시킬 수 있으며, 전자부품(140) 실장 전에 회로패턴(110)을 형성하게 됨에 따라, 피치로 형성된 전자부품의 내장이 가능하다는 장점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 6은 본 발명에 따른 전자부품 내장 기판 형성방법의 공정 단면도.
도 7은 본 발명에 따른 전자부품 내장 기판 중 비아의 변형예를 나타낸 단면도.
도 8은 본 발명에 따른 전자부품 내장 기판의 변형예를 나타낸 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 기판 110 : 회로패턴
120 : 패드 121 : 솔더볼
130 : 절연층 140 : 전자부품
141 : 접속핀 150 : 테스트 프로브
160 : 에폭시 170 : 프리프레그층
180 : 금속층 185 : 접속패드
190 : 비아 210 : 방열비아

Claims (7)

  1. 회로패턴 및 전자부품이 실장될 다수의 패드가 형성된 기판을 준비하는 단계;
    상기 기판의 다수 패드 상에 전자부품을 실장하는 단계;
    상기 기판의 회로패턴 및 다수의 패드에 대한 접속테스트를 진행하는 단계;
    상기 전자부품이 실장된 기판 상하부에 다수의 프리프레그층과 금속층을 위치시킨 후 가압하는 단계; 및
    상기 금속층을 패터닝하여 상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계;
    를 포함하는 전자부품 내장 기판 형성방법.
  2. 제1항에 있어서,
    상기 다수의 패드 상에 전자부품을 실장한 후, 전자부품과 기판 사이에 에폭시를 도포하는 단계를 더 포함하는 전자부품 내장 기판 형성방법.
  3. 제1항에 있어서,
    상기 다수의 프리프레그층 높이는 상기 실장된 전자부품의 높이보다 더 높은 전자부품 내장 기판 형성방법.
  4. 제1항에 있어서,
    상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계에서,
    상기 비아는 층간 접속을 위한 층간접속비아 또는 인터커넥션 비아인 전자부품 내장 기판 형성방법.
  5. 제1항에 있어서,
    상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계에서,
    상기 전자부품 상부에 외부로 열을 방출하기 위한 방열비아를 형성하는 단계를 더 포함하는 전자부품 내장 기판 형성방법.
  6. 제1항에 있어서,
    상기 기판의 회로패턴과 연결되는 비아 및 접속패드를 형성하는 단계 이후에, 솔더 레지스트층을 형성하는 단계를 더 포함하는 전자부품 내장 기판 형성방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전자부품은 능동소자 또는 수동소자인 전자부품 내장 기판 형성방법.
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KR100722647B1 (ko) 2005-06-25 2007-05-28 삼성전기주식회사 몰딩된 전자부품 패키지를 내장한 기판의 제조방법

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