KR101115476B1 - 매립형 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 매립형 인쇄회로기판의 제조공정 및 그 결과물에 관한 것으로, 도금적합성 제1레진층을 포함하는 제1금속층상에 전자소자칩을 실장하는 1단계와 상기 전자소자칩상에 도금적합성 제2레진층을 포함하는 절연적층군으로 매립하는 2단계, 상기 전자소자칩의 연결단자를 외부로 노출시키는 3단계, 상기 단자와 직접연결되는 회로패턴을 형성하는 4단계를 포함하는 공정을 제공하여, 전자소자칩의 단자가 외부로 노출되며, 상기 단자와 직접연결되는 회로패턴을 구비하는 인쇄회로기판을 제공하는 것을 특징으로 한다.
본 발명에 따르면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 효과가 있다.

Description

매립형 인쇄회로기판 및 그 제조방법{Embedded PCB and Manufacturing method of the same}
본 발명은 매립형 인쇄회로기판의 제조공정 및 그에 따른 구조에 관한 것이다. 특히 전자소자칩과 인쇄회로기판의 전기적 연결 구조를 효율화 및 범용화할 수 있는 기술에 관한 것이다.
인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다. 최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)을 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.
이러한 매립형 인쇄회로기판(Embedded PCB)의 핵심기술 중 가장 중요한 부분의 하나는, 내장 부품의 High I/O Count의 대응 여부이다. 이는 결국 미세피치(Fine Pitch) 구현 수준으로 나타낼 수 있으며 이를 위해서 대부분의 개발 기술에서는 전자소자칩을 회로와 연결하기 위해 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad)와 같은 구조를 이용한 접합 공정 등의 미세패턴(Fine Pattern) 회로기술을 이용하여 구현하고 있다.
도 1을 참조하면, 이는 종래의 매립형 인쇄회로기판의 제조공정에서 전자소자칩을 솔더와 솔더패드(Solder/Pad)를 이용하여 인쇄회로기판에 장착하는 공정을 개념적으로 도시한 것이다.
종래에는, 절연층(1)과 외각의 금속층(2, 2') 및 회로패턴(3)이 구현된 내층회로기판 상에 전자소자칩(5)을 접속하기 위해서는 도시된 것처럼, 솔더볼 패드(6)에 솔더볼(7)을 형성하고, 인쇄회로기판의 회로패턴(3)의 일부와 간접적으로 연결하는 구조를 구현하게 된다. 이후, 이를 뒤집어 절연층(8)을 적층하고, 외각회로패턴을 구현(10)하거나 비아홀(11)을 가공하여 도금처리하여 회로를 완성하게 된다.
그러나 내장되는 부품과 PCB를 연결하기 위해 사용하는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad) 등이 존재하는 경우 부품 전극의 피치(Pitch) 감소에는 한계가 발생하게 된다. 실제로 대부분 부품 전극의 피치는 200um Pitch이며 이를 극대화한 경우라도 130um까지 구현하는데 그치고 있다. 따라서 양산화를 위해서는 능동소자의 경우, 인쇄회로기판과 칩의 접합을 매개하는 RDL (Redistributed layer)을 가지는 WLP (Wafer Level package) 형태의 구조가 필요하게 되며, 수동소자의 경우 신뢰성 있는 접속을 위해서는 전극 사이즈를 200um이상으로 구현할 수밖에 없게 된다.
본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 제조공정 및 이에 따른 구조물을 제공하는 데 있다.
상술한 과제를 해결하기 위한 수단으로서, 본 발명은 도금적합성 제1레진층을 포함하는 제1금속층상에 전자소자칩을 실장하는 1단계; 상기 전자소자칩상에 도금적합성 제2레진층을 포함하는 절연적층군으로 매립하는 2단계; 상기 전자소자칩의 연결단자를 외부로 노출시키는 3단계; 상기 단자와 직접연결되는 회로패턴을 형성하는 4단계;를 포함하는 매립형 인쇄회로기판의 제조방법을 제공할 수 있도록 한다.
또한, 상기 1단계는, a 1) 제1금속층 상에 도금적합성 제1레진층을 패터닝하여 전자소자칩의 실장영역을 형성하는 단계; a 2) 상기 전자소자칩의 실장영역에 비전도성 접착물질을 이용하여 능동소자 또는 수동소자를 실장하는 단계;로 이루어질 수 있으며, 이 경우 상기 a 1)단계는, 절연층의 양면에 동박을 구비한 캐리어 보드상에 상기 제1금속층을 적층한 상태로 공정이 수행될 수 있다.
상술한 공정에서의 상기 도금적합성 제1레진층 및 제2레진층은, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나를 이용할 수 있다.
본 발명에 따른 제조공정에서의 상기 2단계의 절연적층군은, 상기 전자소자칩의 주위 및 상부를 매립하는 절연층과 상기 절연층의 상부에 적층되는 도금적합성 제2레진층 및 제2금속층을 적층하는 단계로 구현될 수 있다.
구체적으로, 상기 2단계는, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과, 상기 절연적층군의 상부를 덮는 제2절연적층군 및 도금적합성 제2레진층을 어라인하고, 상부에 제2금속층을 적층 하여 가열 가압하여 형성하는 단계로 형성할 수 있다.
반면에, 상술한 구조와는 달리, 상기 2 단계를 구현함에 있어, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과, 상기 제1절연적층군의 상부를 덮는 제2절연적층군 및 도금적합성 제2레진층 및 제2금속층을 어라인하되, 상기 제1절연적층군과 제2절연적층군 사이에 회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 구성할 수도 있다.
본 발명에 따른 제조공정 중 상기 3단계는, b1) 캐리어보드를 제거하고 제1 및 제2동박층을 제거하는 단계; b2) 습식(wet) 또는 건식(dry)에칭을 통해 상기 전자소자칩의 단자 표면노출시키는 단계;를 포함하여 형성될 수 있다.
또한, 상기 4단계는, c 1) 상기 매립형 인쇄회로기판의 양면에 제3금속층을 형성하는 단계; c 2) 상기 제3금속층을 패터닝하여 상기 전자소자칩의 단자와 직접 연결되는 외부회로패턴을 형성하는 단계;를 포함하여 구성될 수 있다. 이 경우 상기 c 1)단계는, 상기 외부회로패턴 간에 또는 상기 매립형 인쇄회로기판의 내부에 포함되는 내부회로패턴과 상기 외부회로패턴간을 전기적으로 연결하는 도통홀을 형성하는 단계를 더 포함하여 구현될 수도 있다.
이후, 본 발명에 따른 상기 4단계는, d 1) 매립형 인쇄회로기판의 양면에 드라이필름레지스트를 패터닝하는 단계;d 2) 도금을 통해 상기 전자소자칩과 연결되는 회로패턴을 적어도 1 이상 형성되는 외부회로패턴을 형성하는 단계;d 3) 상기 드라이필름 레지스트를 제거하는 단계;를 포함하는 공정으로 구현될 수 있다.
상술한 제조공정에 따라 다음과 같은 구조의 인쇄회로기판이 제조될 수 있다. 구체적으로, 본 발명에 따른 매립형 인쇄회로기판은, 절연층에 매립되며, 단자는 외부로 노출되는 전자소자칩; 상기 절연층의 표면에 형성되는 상기 단자와 직접 연결되는 적어도 외부회로패턴;을 포함하는 매립형 인쇄회로기판으로 구현된다.
특히, 이 경우 상기 매립형 인쇄회로기판은, 상기 외부회로패턴과 상기 전자소자칩의 실장영역을 제외한 절연층의 사이에 형성되는 도금적합성 제1레진층;과 상기 단자가 형성되는 이면의 절연층과 외부회로패턴 사이에 형성되는 도금적합성 제2레진층을 더 포함하여 구성되며, 상기 도금적합성 제1레진층 및 제2레진층은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나를 이용하여 형성될 수 있다.
아울러, 상기 도금적합성 제2레진층과 상기 절연층은 동일한 재료로 형성하는 것도 가능하다.
본 발명에 따른 매립형 인쇄회로기판의 구조는, 상기 절연층의 내부에 상기 외부회로패턴과 전기적으로 연결되는 내부회로패턴을 포함하는 제2절연적층군을 적어도 1 이상 구비하는 구조로 구현하는 것도 가능하다.
특히, 본 발명에 따른 인쇄회로기판의 상기 전자소자칩의 실장영역에는, 상기 외부회로패턴과 상기 단자의 접합부를 제외한 공간부에 비전도성 접착물질이 형성되며, 이 경우 상기 전자소자칩은 수동소자 또는 능동소자 모두에 적용이 가능하다.
본 발명에 따르면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 효과가 있다.
도 1은 종래의 인쇄회로기판에 전자소자칩을 매립하는 구조로 실장하는 공정을 도시한 개념도이다.
도 2a 내지 도 2c는 본 발명에 따른 매립형 인쇄회로기판의 제조공정을 도시한 순서도 및 공정도이다.
도 3은 본 발명에 따른 다른 실시예로서의 제조공정을 도시한 공정도이다.
도 4는 본 발명에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명은 내장부품과 인쇄회로기판의 회로를 연결함에 있어서 사용되는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad), 도전패이스트와 패드 등을 사용하지 않고 부품의 입출력 단자를 기판 외부로 노출시켜 회로패턴에 도금 등을 통해 직접연결하는 공정 및 이에 따른 구조를 제공하는 것을 요지로 한다.
구체적으로, 도 2a 내지 도 2c를 참조하여 본 발명에 따른 제조공정을 설명하면 다음과 같다.
본 발명에 따른 매립형 인쇄회로기판의 제조공정은 도금적합성 제1레진층을 포함하는 제1금속층상에 전자소자칩을 실장하는 1단계와 상기 전자소자칩상에 도금적합성 제2레진층을 포함하는 절연적층군으로 매립하는 2단계, 그리고 상기 전자소자칩의 연결단자를 외부로 노출시키는 3단계 및 상기 단자와 직접연결되는 회로패턴을 형성하는 4단계를 포함하여 수행될 수 있다. 특히, 상기 1단계 및 2단계는 전자소자칩의 실장영역을 형성하고 매립하는 공정을 수행함에 있어서 제1금속층상에 직접 공정을 진행할 수 있으나, 상기 제1금속층을 캐리어보드 상에 형성시킨 상태의 공정으로 수행될 수 있다. 이하에서는 캐리어보드상에 제1금속층을 형성시킨 공정을 일례를 들어 본 발명의 공정을 설명하기로 한다.(캐리어보드가 없는 경우에는 상기 캐리어보드를 제거하는 공정이 제거되는 것을 제외하고는 공정순서는 거의 동일하다.)
제시된 순서도 및 공정도를 참조하여 상술한 공정을 구체적으로 설명하기로 한다.
1. 전자소자칩의 실장단계(1단계)
상기 1단계는 도 2b에 도시된 것처럼, 캐리어(120)상에 형성된 제1금속층 상면에 도금 적합성 제1레진층(130)을 형성하고, 상기 도금적합성 제1레진층(130)을 선택적으로 제거하는 패터닝을 통해 전자소자칩의 실장영역(X)을 형성한다(S 1단계). 상기 캐리어(120)는 상기 제1금속층(110)을 제조공정에서 안정되게 지지할 수 있는 구조물로서 다양한 방식의 캐리어를 사용할 수 있으며, 본 실시예에서는 동박층(121)과 절연물질층(122), 동박층(123)을 구비하는 CCL 구조의 캐리어 상에, 제1금속층(110)이 접합된 구조로 형성된다. 이는 추후 상기 동박층(123)과 상기 제1금속층(110)을 이형시켜 캐리어를 제거하게 된다. 이형을 용이하기 위해서는 상기 동박층(123)의 두께가 상기 제1금속층(110)의 두께보다 두꺼운 것이 바람직하다.
특히, 상기 도금 적합성 제1레진층(130) 추후 외부회로패턴을 위한 금속 시드층의 형성시 도금이 효율적으로 형성되기 위한 기능을 수행하게 된다. 상기 도금적합성 제1레진층(130)은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나를 이용할 수 있으며, 특히 본 발명에서는 에폭시 또는 ABF를 이용하는 것을 일 실시예로서 설명하기로 한다.
이후에는, 상기 전자소자칩의 실장영역(X)에 비전도성 접착물질(140)을 이용하여 능동소자(150) 또는 수동소자(152)를 실장하는 단계(S 2단계)가 수행된다. 구체적으로는, 전자소자칩을 고정시킬 수 있는 점착성 재료를 도포하고 PCB Panel상에 미리 형성된 가이드(Guide)를 이용하여 부품을 실장한다. 부품 실장 후, 점착성 재료를 경화시키기 위하여 열 혹은 UV를 이용하여 완전히 고정시킨다.
2. 전자소자칩의 매립단계(2단계)
상기 2단계는, 절연적층군을 이용하여 상기 전자소자칩(150, 152)를 매립하는 공정단계이다. 구체적을는, 상기 전자소자칩(150, 152)의 주위 및 상부를 매립하는 절연층(160, 161)과 상기 절연층의 상부에 적층되는 도금적합성 제2레진층(180) 및 제2금속층(190)을 적층하는 단계로 구성될 수 있다. 도시된 도면의 실시예는 상기 절연층(160, 161)의 사이에 내부회로패턴이 형성된 제3절연적층군을 매립하는 예를 설명하고 있다.
즉, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군(160)과, 상기 제1절연적층군의 상부를 덮는 제2절연적층군(161) 및 도금적합성 제2레진층(180) 및 제2금속층(190)을 어라인하되, 상기 제1절연적층군(160)과 제2절연적층군(161) 사이에 회로패턴(172)을 포함하는 제3절연적층군을 배열하여 적층할 수 있다. 상기 제3절연적층군은 절연부재(170) 상에 회로패턴(172)이 형성되며, 상기 회로패턴(172) 사이를 전기적으로 연결하는 도통홀(173)이 구비되는 구조이며, 이러한 구조체가 적어도 2 이상 적층되는 실시예도 가능함은 물론이다. (물론, 도시되지는 않았지만, 내부 회로패턴을 구비하는 제3절연적층군이 없는 구조도 당연히 본 발명의 요지에 포함된다 할 것이다.)
이후, 캐리어보드(120)을 제거하는 공정이 수행된다.
3. 전자소자칩의 연결단자의 노출단계(3단계)
도 2c를 참조하면, 이후 S 4단계 공정에서는 캐리어보드(120)가 제거된 구조물의 양면의 제1 및 제2금속층(110, 190)을 제거하는 공정이 수행된다.
이처럼, 제1금속층 및 제2금속층을 모두 제거하여 동일 평면상에 도금이 가능한 면(도금 적합성 레진층)으로 구성을 함으로써, 종래의 단차를 가지는 Base Board의 단차 편차에 의한 칩의 높이 영향을 낮출 수 있다. 그리고, 부품 실장시에 명확한 부품 실장 영역이 도금적합성 제1레진층과 명확하게 구분이 됨으로써 실장 정밀도를 높일 수 있게 된다.
제1 및 제2금속층이 제거된 후에는 외부로 노출되는 부분은 도전적합성 제2레진층(180) 및 도전적합성 제1레진층(130) 부분과 전자소자칩(150, 152)의 단자부분에 형성된 접착층(140)이 노출된다.(편의상 이후 단계는 전체 구조물을 뒤집어(Flip) 공정단계를 설명하기로 한다.
그리고 상기 접착층이 노출된 영역을 드라이 또는 습식에칭을 실시하여 전자소자칩이 노출되도록 한다. 전자소자칩의 노출 공정은 추후 단자(151, 153)와 직접연결되는 회로패턴을 형성하기 위함이다. 본 공정에서는 상기 도전적합성 제2레진층(180) 및 도전적합성 제1레진층(130)도 어느 정도 함께 식각되어 두께가 얇아진 도전적합성 제2레진층(181) 및 도전적합성 제1레진층(131)이 되게 된다.
4. 단자와 직접연결 회로패턴의 형성(4단계)
(1) 전면도금을 통한 회로패턴의 구현(Tenting Etching 공법)
상기 S 4단계 이후에, 상기 전자소자칩의 단자(151, 153)와 직접연결되는 회로패턴을 형성하는 공정이 수행된다(S 5단계).
본 공정에서는 절연층의 내부에 회로패턴이 구비된 내부회로패턴이 존재하는 바, 추후 형성될 외부 회로와 연결될 도통홀(H 1)을 가공하고 금속물질을 충진하며, 이후 전체적으로 금속층(210, 220)을 형성한다. 상기 도통홀의 형성은 기계적 가공을 통해 형성될 수 있으며, 금속층(210, 220)의 형성은 도금 공정을 통해 수행될 수 있다. 상기 금속물질의 충진은 상기 금속물질은 Cu, Ag, Sn, Au, Ni, Pd 중 선택되는 어느 하나의 물질을 충진할 수 있으며, 상기 금속물질의 충진방법은 구체적으로는 무전해 도금, 전해도금, 스크린인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
특히 도금 공정으로 수행하는 경우, 상기 도전적합성 제2레진층(181) 및 도전적합성 제1레진층(131)의 존재로 인해 도금전의 금속 시드층의 형성이 용이해지는바, 공정 효율성을 높일 수 있게 된다.
이후, 상술한 상기 금속층(210, 220)을 패터닝하여 회로패턴(211, 221)을 구현하게 된다.
(2) 세미어디티브 공법을 통한 회로구현(Semi additive process공법)
상술한 S 5단계의 공법 이외에 다음과 같은 공정으로 외부의 회로패턴을 구현할 수 있다(P 1~P 3단계).
도 3을 참조하면, S 4단계의 결과물에 도통홀(H 1)을 가공한 상태에서, 디스미어(Desmear) 공정 후에 드라이필름레지스트(DFR)층(230)을 형성하고, 이를 패터닝한다, 이후, 동 도금을 통해 전자소자칩의 연결 단자(151, 153)와 직접연결되는 회로패턴(240)을 구현할 수 있게 되며, 이후 드라이필름레지스트(DFR)층(230)을 제거한다.
상술한 S 5단계나 P 3단계의 결과물은 특징적으로 능동소자 또는 수동소자를 동시에 실장이 가능하게 하며, 노출되는 전자소자칩의 단자에 직접 회로패턴이 연결되는 구조를 구비하는 특이점을 가지게 된다. 이후, 더 많은 다층 회로를 구현하기 위해 절연층이나 금속층을 적층하고, 회로를 패터닝한 후, 솔더레지스층이나 표면 처리층을 구현하는 공정이 수행될 수 있음은 물론이다.
특히, 노출된 전자소자칩의 단자(I/O) 상부에 회로층(Cu)을 도금 형성함에 있어, 종래 기술에서 사용하는 Via가 없으므로 Land를 형성할 필요가 없고 전기적으로 도통할 수 있는 선형, 원형, 각형 등의 다양한 형태로 구현하여 연결시킬 수 있으며, 그 위치 또한 회로 설계에 따라 자유롭게 변경할 수 있는 장점이 있다. 랜드(Land)가 없으므로 PCB 회로 구현이 가능한 수준(현재 Min. L/S=15/15um, 30um Pitch)과 Chip의 I/O Pitch가 동일하게 구현할 수 있는 장점이 있게 된다.
나아가, 반도체의 고집적화 경향에 따라 의 감소의 감소 등의 조건에서도 효과적으로 부품을 하여 고집적 인쇄회로기판을 구현할 수 있으며 내장되는 부품의 물리적인 형태, 전극재료 등에 제약을 받지 않으므로 일반적으로 사용되는 범용 부품의 적용성이 제품 설계의 자유도가 높아지므로 자유로운 회로 구현이 가능한 장점도 구현된다.
이하에서는 상술한 공정에 의해 완성된 본 발명에 따른 인쇄회로기판의 구조에 대해 설명하기로 한다.
도 4를 참조하면, 본 발명에 따른 매립형 인쇄회로기판은, 절연층에 매립되며, 단자(151, 153)는 외부로 노출되는 전자소자칩(150, 152)를 구비하며, 상기 절연층의 표면에 형성되는 상기 단자와 직접 연결되는 적어도 외부회로패턴(211, 221)을 구비하는 구조를 가진다. 즉, 본 발명에 따른 인쇄회로기판의 핵심적은 구조는 전자소자칩의 단자가 외부로 노출되며, 상기 단자와 직접연결되는 회로패턴을 구비하는 것이다. 이는 내장부품과 인쇄회로기판의 회로를 연결함에 있어서 사용되는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad), 도전패이스트와 패드 등을 사용하지 않고 부품의 입출력 단자를 기판 외부로 노출시켜 회로패턴에 도금 등을 통해 직접연결하는 구조인바, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있음은 상술한 바와 같다.
또한, 상기 외부회로패턴(211, 221)과 상기 전자소자칩의 실장영역을 제외한 절연층의 사이에 형성되는 도금적합성 제1레진층(132)과 상기 단자가 형성되는 이면의 절연층과 외부회로패턴 사이에 형성되는 도금적합성 제2레진층(181)을 구비한다. 이는 제조공정상의 특수성으로 인해 형성되는 구성에 해당한다. 이러한 상기 도금적합성 제1레진층 및 제2레진층은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나를 이용하여 형성될 수 있다. 이 경우, 상기 절연층 자체를 에폭시 등의 재료로 형성하고, 그 상부에 상기 도금적합성 제2레진층을 동일한 재료로 형성하는 것도 가능하다.
도시된 구조는, 상기 절연층의 내부에 상기 외부회로패턴(211, 221)과 전기적으로 연결되는 도통홀(173)과 내부 회로패턴(172)을 포함하는 제2절연적층군(170)을 구비하는 구조를 예시하고 있으나, 이러한 제2절연적층군(170)을 회로패턴이 없는 구조로 절연층으로 형성하는 구조로 구현하는 것도 가능하다.
어느 경우이던, 본 제조공정에 따라 제조되는 매립형 인쇄회로기판에서 전자소자칩의 실장영역에는, 상기 외부회로패턴과 상기 단자의 접합부를 제외한 공간부에 비전도성 접착물질(140)이 구비될 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 제1금속층
120: 캐리어보드
130: 도금적합성 제1레진층
140: 비전도성 접착물질
150: 능동소자
151: 단자
152: 수동소자
153: 단자
160: 제1절연적층군
161: 제2절연적층군
170: 제3절연적층군
171: 절연층
172: 회로패턴
173: 도통홀
180: 도금저합성 제2레진층
190: 제2금속층
210, 220: 금속층
211, 221: 외부 회로패턴

Claims (18)

  1. 제1금속층 상에 도금적합성 제1레진층을 패터닝하여 전자소자칩의 실장영역을 형성하는 1단계;
    상기 전자소자칩의 실장영역에 비전도성 접착물질을 이용하여 능동소자 또는 수동소자를 실장하는 2단계;
    상기 전자소자칩상에 절연적층군으로 매립하는 3단계;
    상기 제1금속층을 제거하여 노출된 상기 접착물질 및 상기 도전적합성 제1레진층에 대해 에칭을 수행하여 상기 전자소자칩의 연결단자를 상기 절연적층군으로부터 노출시키는 4단계;
    상기 단자와 직접연결되는 회로패턴을 형성하는 5단계;
    를 포함하는 매립형 인쇄회로기판의 제조방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 1단계는,
    절연층의 양면에 동박을 구비한 캐리어 보드상에 상기 제1금속층을 적층한 상태로 공정이 수행되는 매립형 인쇄회로기판의 제조방법.
  4. 청구항 1에 있어서,
    상기 도금적합성 제1레진층 및 제2레진층은,
    에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나로 형성되는 매립형 인쇄회로기판의 제조방법.
  5. 청구항 1 에 있어서,
    상기 3단계는,
    상기 전자소자칩의 주위 및 상부를 매립하는 절연층과 상기 절연층의 상부에 적층되는 도금적합성 제2레진층 및 제2금속층을 적층하는 단계;인 매립형 전자소자칩의 제조방법.
  6. 청구항 5에 있어서,
    상기 3단계는,
    상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과,
    상기 절연적층군의 상부를 덮는 제2절연적층군 및 도금적합성 제2레진층을 어라인하고,
    상부에 제2금속층을 적층 하여 가열 가압하여 형성하는 단계로 이루어지는 매립형 인쇄회로기판의 제조방법.
  7. 청구항 5에 있어서,
    상기 3단계는,
    상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과,
    상기 제1절연적층군의 상부를 덮는 제2절연적층군 및 도금적합성 제2레진층 및 제2금속층을 어라인하되,
    상기 제1절연적층군과 제2절연적층군 사이에 회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 형성되는 매립형 인쇄회로기판의 제조방법.
  8. 청구항 1에 있어서,
    상기 에칭은 습식(wet) 또는 건식(dry)에칭인 매립형 인쇄회로기판의 제조방법.
  9. 청구항 5에 있어서,
    상기 5단계는,
    c 1) 상기 제1 레진층 상에 제3금속층을 형성하는 단계;
    c 2) 상기 제3금속층을 패터닝하여 상기 전자소자칩의 단자와 직접 연결되는 외부회로패턴을 형성하는 단계;
    를 포함하는 매립형 인쇄회로기판의 제조방법.
  10. 청구항 9에 있어서,
    상기 c 1)단계는,
    상기 외부회로패턴 간에 또는 상기 매립형 인쇄회로기판의 내부에 포함되는 내부회로패턴과 상기 외부회로패턴간을 전기적으로 연결하는 도통홀을 형성하는 단계를 더 포함하는 매립형 인쇄회로기판의 제조방법.
  11. 청구항 8에 있어서,
    상기 5단계는,
    d 1) 매립형 인쇄회로기판의 양면에 드라이필름레지스트를 패터닝하는 단계;
    d 2) 도금을 통해 상기 전자소자칩과 연결되는 회로패턴을 적어도 1 이상 형성되는 외부회로패턴을 형성하는 단계;
    d 3) 상기 드라이필름 레지스트를 제거하는 단계;
    를 포함하는 매립형 인쇄회로기판의 제조방법.
  12. 절연층에 매립되며, 상기 절연층으로부터 노출되는 단자를 갖는 전자소자칩;
    상기 절연층 상에 형성되며, 상기 단자와 직접 연결되는 적어도 1 이상의 외부회로패턴;
    상기 외부회로패턴과 상기 전자소자칩의 실장영역을 제외한 절연층의 사이에 형성되는 도금적합성 제1레진층;
    상기 전자소자칩의 실장영역의 절연층과 상기 외부회로패턴의 사이에 형성되는 비전도성 접착물질; 및
    상기 단자가 형성되는 이면의 절연층과 외부회로패턴 사이에 형성되는 도금적합성 제2레진층을 포함하는 매립형 인쇄회로기판.
  13. 삭제
  14. 청구항 12에 있어서,
    상기 도금적합성 제1레진층 및 제2레진층은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF(Ajinomoto Build up Film) 중 어느 하나를 이용하여 형성되는 매립형 인쇄회로기판.
  15. 청구항 14에 있어서,
    상기 도금적합성 제2레진층과 상기 절연층은 동일한 재료로 형성되는 매립형 인쇄회로기판.
  16. 청구항 14 또는 청구항 15에 있어서,
    상기 절연층의 내부에는,
    상기 외부회로패턴과 전기적으로 연결되는 내부회로패턴을 포함하는 제2절연적층군을 적어도 1 이상 구비하는 매립형 인쇄회로기판.
  17. 삭제
  18. 청구항 15에 있어서,
    상기 전자소자칩은 수동소자 또는 능동소자인 매립형 인쇄회로기판.
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