KR20090117237A - 전자소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20090117237A
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electronic device
forming
circuit
copper foil
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정율교
김병찬
김문일
김관규
신이나
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Abstract

본 발명은, 전자소자가 내장되고, 수지층이 형성된 코어층; 상기 수지층 상에 형성되고, 상기 전자소자와 전기적으로 연결되는 내층 회로; 상기 내층 회로 상에 형성되는 절연층; 및 상기 절연층 상에 형성되고, 상기 내층 회로와 전기적으로 연결되는 외층 회로;를 포함하는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공한다.
전자소자 내장 인쇄회로기판, 코어층, 내층 회로, 절연층, 외층 회로, 수지층

Description

전자소자 내장 인쇄회로기판 및 그 제조방법{Electronic components embedded PCB and the method for manufacturing thereof}
본 발명은 전자소자 내장 인쇄회로기판에 관한 것으로서, 보다 자세하게는 기판 층수를 감소하여 공정 단순화 및 제품 양산성을 향상할 수 있고, 고밀도화 및 고집적화가 가능한 전자소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다.
이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.
이와 같은 고밀도화를 달성하기 위한 수단으로　빌드업(build up) 공법 사용 및 회로 형성법으로써 SAP(Semi-Additive Process),　MSAP(Modified Semi Additive Process)등의 회로 미세화 기술이 적용되고 있다.
한편, 저항 또는 커패시터,　IC 등 부품을 기판 내에 내장 시키는 내장형 기판(Embedded PCB)이 개발되고 있다.
이러한 칩 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 　및 IC 패키지 등을 기판 내에 형성시키는 것을 의미한다.
상기 칩 내장형 인쇄회로기판의 가장 중요한 특징은 칩이 인쇄회로기판　내에 되어 있기 때문에 기판의 사이즈 감소, 표면실장 면적 추가 확보 가능, 전기적인 인터커넥션을 위한 I/O 면적 확보 등의 장점이 있다.
그러나, 종래의 전자소자 내장 인쇄회로기판은 주로 IC와 칩 등 전자소자가 내장되는 프리프레그(prepreg)재질의 코어층에서 바로 전자소자의 전기적인 인터커넥션을 위한 I/O 단자와 연결되는 회로 형성이 불가능하기 때문에, 상기 전자소자가 내장된 코어층에 1차적으로 절연층을 더 적층한 후 이 1차 절연층 상에 전자소자의 I/O 단자와 전기적으로 연결되는 내층 회로를 형성하여야 한다.
아울러, 상기 전자소자의 I/O 단자와 전기적으로 연결되는 내층 회로의 회로패턴을 분산하여 재분배함과 동시에 전자소자 내장 인쇄회로기판에 외부접속을 위한 솔더볼을 형성하기 위하여 상기 1차 절연층 상에 다시 2차 절연층을 형성하고 상기 1차 절연층에 형성된 내층 회로와 전기적으로 연결된 외층 회로를 형성하여야 한다.
따라서, 종래 전자소자 내장 인쇄회로기판은 전자소자가 내장될 경우, 전자소자가 내장된 코어층을 기준으로 상, 하로 적층 형성된 회로층을 최소 6층 이상으 로 형성해야만 하는 한계가 있었다.
결국, 종래 전자소자 내장 인쇄회로기판은 층수 축소의 한계로 인해 공정을 단순화하고 생산성을 향상시키는데 한계가 있다.
또한, 종래 전자소자 내장 인쇄회로기판은 전자소자를 코어층에 내장하기 위하여, 상기 코어층에 캐비티를 형성하고 상기 캐비티에 전자소자를 고정할 경우 상기 전자소자의 I/O 단자가 형성된 면의 반대면만을 이용하여 고정하여야 하기 때문에, 복수개의 전자소자를 기판에 내장할 경우에 상기 전자소자의 I/O 단자의 전기적인 인터커넥션을 위한 내층 회로와 외층 회로의 분산 면적을 확보하기가 어려워 고밀도화 및 고집적화를 구현하기 어려운 문제점이 있었다.
따라서, 본 발명은 종래 전자소자 내장 인쇄회로기판에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 기판 층수를 감소하여 공정 단순화 및 제품 양산성을 향상할 수 있고, 고밀도화 및 고집적화가 가능한 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 형태에 의하면, 전자소자가 내장되고, 수지층이 형성된 코어층; 상기 수지층 상에 형성되고, 상기 전자소자와 전기적으로 연결되는 내층 회로; 상기 내층 회로 상에 형성되는 절연층; 및 상기 절연층 상에 형성되고, 상기 내층 회로와 전기적으로 연결되는 외층 회로;를 포함하는 전자소자 내장 인쇄회로기판이 제공된다.
상기 코어층은 전기 절연이 가능한 물질로 형성되는 것이 바람직하다.
즉, 상기 코어층은 프리프레그(prepreg)로 이루어질 수 있다.
상기 내층 회로는 SAP(semi additive process) 공법으로 형성될 수 있다.
또한, 상기 내층 회로는 MSAP(modified semi additive process) 공법으로 형성될 수도 있다.
상기 전자소자 내장 인쇄회로기판은, 상기 각 수지층 상에 형성된 내층 회로 사이를 전기적으로 연결하는 전도성 비아(via)를 더 포함할 수 있다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 일 형태에 의하면, 수지층이 코팅된 박막 동박을 포함하는 동박층을 준비하는 단계; 상기 수지층 상에 전자소자를 고정하는 단계; 상기 전자소자가 내장되는 코어층을 형성하는 단계; 상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계; 상기 내층 회로 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 상기 내층 회로와 전기적으로 연결되는 외층 회로를 형성하는 단계;를 포함하는 전자소자 내장 인쇄회로기판의 제조방법이 제공된다.
상기 동박층은, 핸들링을 용이하게 하기 위한 캐리어(carrier) 동박과, 상기 캐리어 동박 상에 형성되고 상기 수지층이 코팅된 상기 박막 동박을 포함할 수 있다.
상기 전자소자는 상기 동박층의 수지층 상에 다이 본더(die bonder)를 통한 본딩 방식으로 고정될 수 있다.
상기 전자소자가 내장되는 코어층을 형성하는 단계는, 상기 전자소자와 대응되는 캐비티를 갖는 전기 절연성 물질을 상기 수지층 상에 적층하는 단계; 및 상기 전기 절연성 물질 상에 상기 동박층과 대응되는 동박층을 적층하여 상기 전기 절연성 물질로 상기 전자소자를 매립하는 단계;를 포함하여 이루어질 수 있다.
이때, 상기 전기 절연성 물질은 프리프레그(prepreg)로 이루어질 수 있다.
상기 내층 회로를 형성하는 단계는, 상기 박막 동박을 제거하는 단계; 및 상기 수지층 상에 SAP(semi additive process) 공법으로 상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계;를 포함하여 이루어질 수 있다.
또한, 상기 내층 회로를 형성하는 단계는, 상기 수지층 상에 상기 박막 동박을 이용하여 MSAP(modified semi additive process) 공법으로 상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계를 포함하여 이루어질 수도 있다.
여기서, 상기 내층 회로를 형성하는 단계는, 상기 내층 회로 중 서로 층이 다른 내층 회로 사이를 전기적으로 연결하는 전도성 비아(via)를 형성하는 단계를 더 포함할 수 있다.
상기 전자소자 내장 인쇄회로기판의 제조방법은, 상기 외층 회로를 형성하는 단계 이후에 수행되며 상기 절연층 상에 상기 외층 회로를 보호하기 위한 보호층을 형성하는 단계; 및 상기 외층 회로와 전기적으로 연결되는 외부접속부를 형성하는 단계;를 더 포함할 수 있다.
여기서, 상기 보호층은 솔더 레지스트(solder resist)로 이루어질 수 있다.
상기 외부접속부를 형성하는 단계는, 상기 외부접속부와 전기적으로 연결되는 외층 회로를 상기 보호층 외부로 노출시키는 단계; 및 상기 보호층 외부로 노출된 외층 회로에 상기 외부접속부를 형성하는 단계;를 포함하여 이루어질 수 있다.
이때, 상기 외부접속부는 전도성 물질로 형성된 솔더 범프(solder bump)로 이루어질 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 형태에 따른 전자소자 내장 인 쇄회로기판 및 그 제조방법에 의하면, 기판 층수를 감소하여 공정 단순화 및 제품 양산성을 향상할 수 있고, 고밀도화 및 고집적화가 가능한 효과가 있다.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판에 대한 바람직한 실시예가 첨부된 도면을 참조하여 보다 상세하게 설명된다.
도 1은 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판을 개략적으로 나타낸 단면도이고, 도 2 내지 도 12는 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 순차적으로 나타낸 단면도들이다.
실시예
먼저, 도 1 내지 도 12를 참조하여 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판에 대하여 보다 상세하게 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판은, 전자소자(20)가 내장되고 수지층(13)이 형성된 코어층(30)과, 상기 수지층(13) 상에 형성되고 상기 전자소자(20)와 전기적으로 연결되는 내층 회로(50)와, 상기 내층 회로(50) 상에 형성되는 절연층(60)과, 상기 절연층(60) 상에 형성되고 상기 내층 회로(50)와 전기적으로 연결되는 외층 회로(70)를 포함하여 구성될 수 있다.
여기서, 상기 코어층(30)은 전기 절연이 가능한 물질로 형성되는 것이 바람 직하다.
즉, 상기 코어층(30)은 전기 절연이 가능하고 취급이 용이한 프리프레그(prepreg)로 이루어질 수 있다.
그리고, 상기 전자소자(20)는 상기 수지층(13) 상에 다이 본더(B)를 통한 본딩 방식으로 고정될 수 있다.
즉, 상기 전자소자(20)는 상기 코어층(30)을 통해 매립되기 전에 상기 수지층(13)에 다이 본더(B)로 고정될 수 있다.
그리고, 상기 내층 회로(50)는 SAP(semi additive process) 공법을 이용한 무전해 도금 방식 또는 전해 도금 방식을 통해 형성될 수 있다.
또한, 상기 내층 회로(50)는 MSAP(modified semi additive process) 공법을 이용한 무전해 도금 방식 또는 전해 도금 방식을 통해 형성될 수 있다.
한편, 상기 전자소자 내장 인쇄회로기판은, 상기 수지층(13) 상에 형성된 내층 회로(50) 사이를 전기적으로 연결하는 전도성 비아(40,41:via)를 더 포함할 수 있다.
이때, 상기 전도성 비아(40,41)는 상기 수지층(13) 및 상기 코어층(30)을 관통하는 관통홀(40)과, 상기 관통홀(40)에 충진되는 전도성 물질(41) 즉 메탈로 이루어질 수 있다.
그리고, 상기 전자소자(20)의 I/O 단자(21)는 상기 수지층(13) 상에 상기 전자소자(20)의 I/O 단자(21)와 대응되는 위치에 형성된 전도성 비아(13a,13b)를 통해 상기 내층 회로(50)와 전기적으로 연결될 수 있다.
이때, 상기 전도성 비아(13a,13b)는 상기 전자소자(20)의 I/O 단자(21)에 대응되는 상기 수지층(13) 상에 형성된 관통홀(13a)과, 상기 관통홀(13a)에 충진되는 전도성 물질(13b) 즉 메탈로 이루어질 수 있다.
그리고, 상기 내층 회로(50)와 상기 외층 회로(70) 역시 상기 절연층(60) 상에 형성되는 전도성 비아(61a,61b)를 통해 상호 전기적으로 연결될 수 있다.
즉, 상기 내층 회로(50)와 대응되는 상기 절연층(60) 상에 관통홀(61a)을 형성하고, 상기 관통홀(61a)에 전도성 물질(61b)을 채움으로써, 상기 전도성 물질(61b)을 통해 상기 내층 회로(50)와 상기 외층 회로(70)는 상호 전기적으로 연결될 수 있다.
한편, 상기 전자소자 내장 인쇄회로기판은, 상기 절연층(60) 상에 형성되어 상기 절연층(60) 및 상기 외층 회로(70)를 보호하기 위한 보호층(80)을 더 형성할 수 있다.
즉, 상기 절연층(60) 상에 솔더 레지스트(solder resist)와 같은 물질을 보호층(80)으로써 도포하여 상기 절연층(60) 및 상기 외층 회로(70)를 외부로부터 보호할 수 있다.
그리고, 상기 전자소자 내장 인쇄회로기판을 외부 장치에 실장하거나 설치하기 위하여, 상기 외층 회로(70)에 솔더 범프와 같은 외부접속부(90)를 더 형성할 수 있다.
이때, 상기 보호층(80) 중 상기 외부접속부(90)가 형성될 부위는 외부접속부(90)가 상기 외층 회로(70)와 전기적으로 연결 가능하도록 식각 공정 등을 통해 노출될 수 있다.
다음으로, 상기와 같이 구성된 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법에 대하여 설명하면 다음과 같다.
본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법은 크게, 수지층(13)이 코팅된 박막 동박(12)을 포함하는 동박층을 준비하는 단계와, 상기 수지층(13) 상에 전자소자(20)를 고정하는 단계와, 상기 전자소자(20)가 내장되는 코어층(30)을 형성하는 단계와, 상기 전자소자(20)와 전기적으로 연결되는 내층 회로(50)를 형성하는 단계와, 상기 내층 회로(50) 상에 절연층(60)을 형성하는 단계와, 상기 절연층(60) 상에 상기 내층 회로(50)와 전기적으로 연결되는 외층 회로(70)를 형성하는 단계를 포함하여 구성된다.
이를 보다 상세하게 설명하면, 도 2에 도시된 바와 같이, 핸들링을 용이하게 하기 위한 캐리어(carrier) 동박(11)과, 상기 캐리어 동박(11) 상에 형성되고 수지층(13)이 코팅된 박막 동박(12)을 포함하여 이루어진 동박층을 준비한다.
이때, 상기 캐리어 동박(11) 상에 수지층(13)을 직접 코팅하지 않고 박막 동박(12)에 수지층(13)을 코팅하는 이유는, 상기 캐리어 동박(11)이 상기 박막 동박(12)에 비하여 조도(거칠기)가 크기 때문에 캐리어 동박(11)에 수지층(13)을 직접 코팅할 경우에는 수지층(13)을 박막으로 코팅하기 어려우며, 수지층(13)을 평탄도가 높게 코팅하기 어렵기 때문이다.
따라서, 상기 캐리어 동박(11)에 상기 박막 동박(12)을 형성한 후, 상기 박 막 동박(12)에 수지층(13)을 코팅하면 최대한 얇은 두께를 갖는 수지층(13)의 형성이 가능하여 전자소자 내장 인쇄회로기판의 고박막화를 구현할 수 있다.
그리고, 도 3에 도시된 바와 같이, 상기 동박층 중 수지층(13)에 설계된 일정 간격으로 전자소자(20)를 실장한다.
이때, 상기 전자소자(20)는 다이 본더(B)를 통한 본딩 방식으로 고정될 수 있다.
또한, 상기 전자소자(20)는 복수로 실장될 경우, 상기 전자소자(20)의 I/O 단자(21)의 회로 패턴의 분산 효율을 높이기 위하여, 상호 인접되는 전자소자(20)는 각 I/O 단자(21)가 서로 반대되는 방향을 향하도록 실장되는 것이 바람직하다.
그리고, 도 4에 도시된 바와 같이, 상기 전자소자(20)와 대응되는 위치에 캐비티(31)를 갖는 코어층(30)을 형성한다.
즉, 상기 코어층(30)은 상기 전자소자(20)와 대응되는 위치에 캐비티(31)가 형성된 전기 절연성 물질인 프리프레그(prepreg)로 이루어져, 상기 수지층(13) 상에 상기 캐비티(31)에 상기 전자소자(20)가 위치되도록 적층한다.
그리고, 도 5에 도시된 바와 같이, 상술한 동박층과 동일한 형태를 갖는 동박층을 상기 코어층(30)에 적층한다.
이때, 상기 코어층(30)에 적층되는 동박층은 수지층(13)이 상기 코어층(30)에 접하도록 적층된다.
그리고, 도 6에 도시된 바와 같이, 상기 코어층(30)과 상기 코어층(30)의 상하부에 적층된 동박층에 진공 적층 공법을 통하여 일정한 열과 압력을 가하면 상기 코어층(30)에 형성된 캐비티(31)가 코어층(30)을 이루는 프리프레그에 의해 채워짐으로써 상기 전자소자(20)가 상기 코어층(30)에 완전히 매립될 수 있다.
이후, 도 7에 도시된 바와 같이, 상기 코어층(30)의 상하부에 적층된 동박층 중 각각의 캐리어 동박(11)을 제거한다.
그리고, 도 8에 도시된 바와 같이, 상기 동박층 중 박막 동박(12)을 제거하고, 상기 코어층(30)의 상하부에 적층된 수지층(13) 상에 상기 전자소자(20)의 I/O 단자(21)가 노출되도록 관통홀(13a)을 형성한다.
아울러, 도 9에 도시된 바와 같이, 상기 코어층(30)의 상하부에 적층된 수지층(13) 간을 연통시키는 관통홀(40)을 형성한다.
다음, 도 10에 도시된 바와 같이, 상기 관통홀(13a,40)에 각각 전도성 물질(13b,41)을 채우거나 형성하여 전기적인 연결 통로를 형성한다.
그리고, 상기 수지층(13)에 SAP(semi additive process) 공법을 이용한 무전해 도금 방식 또는 전해 도금 방식을 통해 상기 전자소자(20)와 전기적으로 연결되고 소정의 회로 패턴을 구성하는 내층 회로(50)를 형성한다.
이후, 도 11에 도시된 바와 같이, 상기 내층 회로(50) 상에 절연층(60)을 형성한다,
즉, 상기 내층 회로(50)를 덮도록 상기 수지층(13) 상에 전기 절연 재질로 이루어진 절연층(60)을 적층한다.
그리고, 상기 절연층(60) 상에 상기 내층 회로(50)와 전기적으로 연결되고, 관통홀(61a) 및 상기 관통홀(61a)에 충진되는 전도성 물질(61b) 즉 메탈로 이루어 진 전도성 비아를 형성한다.
다음, 상기 절연층(60) 상에 상기 내층 회로(50)와 상기 전도성 비아를 통해 전기적으로 연결되고 소정의 회로 패턴을 구성하는 외층 회로(70)를 형성한다.
이때, 상기 외층 회로(70) 역시 상기 절연층(60) 상에 SAP(semi additive process) 공법을 이용한 무전해 도금 방식 또는 전해 도금 방식을 통해 형성될 수 있다.
그리고, 도 12에 도시된 바와 같이, 상기 절연층(60) 상에 상기 외층 회로(70)를 보호하기 위한 보호층(80)을 형성한다.
즉, 상기 절연층(60) 상에 상기 외층 회로(70)를 덮도록 솔더 레지스트를 도포하여 보호층(80)을 형성한다.
그리고, 상기 전자소자 내장 인쇄회로기판을 외부 장치에 실장하거나 설치하기 위하여, 상기 외층 회로(70)에 솔더 범프와 같은 외부접속부(90)를 형성한다.
이때, 상기 보호층(80) 중 상기 외부접속부(90)가 형성될 부위는 외부접속부(90)가 상기 외층 회로(70)와 전기적으로 연결 가능하도록 식각 공정 등을 통해 노출된다.
즉, 상기 보호층(80) 형성 후, 상기 보호층(80) 중 상기 외부접속부(90)가 형성될 부위의 외층 회로(70)를 식각 공정 등을 통해 보호층(80) 외부로 노출시킨 다음, 상기 보호층(80) 외부로 노출된 외층 회로(70)에 전도성 물질의 솔더 범프와 같은 외부접속부(90)를 형성하면, 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제작이 완료된다.
한편, 자세하게 도시하진 않았지만, 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판은, 도 7의 상태에서, 상기 코어층(30)의 상하부에 적층된 동박층 중 캐리어 동박(11)만을 제거하고, 박막 동박(12)은 미제거하여, 상기 박막 동박(12)을 MSAP(modified semi additive process) 공법을 이용한 무전해 도금 방식 또는 전해 도금 방식을 통해 상기 전자소자(20)와 전기적으로 연결되고 소정의 회로 패턴을 구성하는 내층 회로(50)를 형성할 수도 있다.
결국, 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판은, 코어층(30)에 직접 수지층(13)이 적층되기 때문에, 상기 코어층(30)에 직접 적층된 수지층(13) 상에서 전자소자의 전기적인 인터커넥션을 위한 I/O 단자와 연결되는 회로 형성이 가능하기 때문에, 전자소자(20)가 내장된 코어층(30)에 불필요한 절연층 더 적층할 필요가 없다.
따라서, 본 발명의 일실시예에 따른 전자소자 내장 인쇄회로기판은, 기판 층수를 감소할 수 있어 공정 단순화 및 제품 양산성을 향상할 수 있고, 고밀도화 및 고집적화가 가능하다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할것이다.
도 1은 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판을 개략적으로 나타낸 단면도.
도 2 내지 도 12는 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 순차적으로 나타낸 단면도들.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 캐리어 동박 12: 박막 동박
13: 수지층 20: 전자소자
21: 전자소자의 I/O 30: 코어층
31: 캐비티 40: 관통홀
41: 전도성 물질 50: 내층 회로
60: 절연층 70: 외층 회로
80: 보호층 90: 외부접속부

Claims (18)

  1. 전자소자가 내장되고, 수지층이 형성된 코어층;
    상기 수지층 상에 형성되고, 상기 전자소자와 전기적으로 연결되는 내층 회로;
    상기 내층 회로 상에 형성되는 절연층; 및
    상기 절연층 상에 형성되고, 상기 내층 회로와 전기적으로 연결되는 외층 회로;
    를 포함하는 전자소자 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 코어층은 전기 절연이 가능한 물질로 형성되는 전자소자 내장 인쇄회로기판.
  3. 제2항에 있어서,
    상기 코어층은 프리프레그(prepreg)를 포함하는 전자소자 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 내층 회로는 SAP(semi additive process) 공법으로 형성되는 전자소자 내장 인쇄회로기판.
  5. 제1항에 있어서,
    상기 내층 회로는 MSAP(modified semi additive process) 공법으로 형성되는 전자소자 내장 인쇄회로기판.
  6. 제1항에 있어서,
    상기 각 수지층 상에 형성된 내층 회로 사이를 전기적으로 연결하는 전도성 비아(via)를 더 포함하는 전자소자 내장 인쇄회로기판.
  7. 수지층이 코팅된 박막 동박을 포함하는 동박층을 준비하는 단계;
    상기 수지층 상에 전자소자를 고정하는 단계;
    상기 전자소자가 내장되는 코어층을 형성하는 단계;
    상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계;
    상기 내층 회로 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 내층 회로와 전기적으로 연결되는 외층 회로를 형성하는 단계;
    를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  8. 제7항에 있어서,
    상기 동박층은, 핸들링을 용이하게 하기 위한 캐리어(carrier) 동박과, 상기 캐리어 동박 상에 형성되고 상기 수지층이 코팅된 상기 박막 동박을 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  9. 제7항에 있어서,
    상기 전자소자는 상기 동박층의 수지층 상에 다이 본더(die bonder)를 통한 본딩 방식으로 고정되는 전자소자 내장 인쇄회로기판의 제조방법.
  10. 제7항에 있어서,
    상기 전자소자가 내장되는 코어층을 형성하는 단계는,
    상기 전자소자와 대응되는 캐비티를 갖는 전기 절연성 물질을 상기 수지층 상에 적층하는 단계; 및
    상기 전기 절연성 물질 상에 상기 동박층과 대응되는 동박층을 적층하여 상기 전기 절연성 물질로 상기 전자소자를 매립하는 단계;를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  11. 제10항에 있어서,
    상기 전기 절연성 물질은 프리프레그(prepreg)를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  12. 제7항에 있어서,
    상기 내층 회로를 형성하는 단계는,
    상기 박막 동박을 제거하는 단계; 및
    상기 수지층 상에 SAP(semi additive process) 공법으로 상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계;를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  13. 제7항에 있어서,
    상기 내층 회로를 형성하는 단계는,
    상기 수지층 상에 상기 박막 동박을 이용하여 MSAP(modified semi additive process) 공법으로 상기 전자소자와 전기적으로 연결되는 내층 회로를 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  14. 제12항 또는 제13항에 있어서,
    상기 내층 회로를 형성하는 단계는, 상기 내층 회로 중 서로 층이 다른 내층 회로 사이를 전기적으로 연결하는 전도성 비아(via)를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  15. 제7항에 있어서,
    상기 외층 회로를 형성하는 단계 이후에 수행되며,
    상기 절연층 상에 상기 외층 회로를 보호하기 위한 보호층을 형성하는 단계; 및
    상기 외층 회로와 전기적으로 연결되는 외부접속부를 형성하는 단계;를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  16. 제15항에 있어서,
    상기 보호층은 솔더 레지스트(solder resist)를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  17. 제15항에 있어서,
    상기 외부접속부를 형성하는 단계는,
    상기 외부접속부와 전기적으로 연결되는 외층 회로를 상기 보호층 외부로 노출시키는 단계; 및
    상기 보호층 외부로 노출된 외층 회로에 상기 외부접속부를 형성하는 단계;를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  18. 제15항 또는 제17항에 있어서,
    상기 외부접속부는 솔더 범프(solder bump)를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
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