KR100716815B1 - 칩 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로 내장되는 칩의 다양한 두께에 맞춰 내장 공간을 원하는 깊이로 형성하여, 내장시킨 칩과 회로 층간의 전기적 접속을 이루는 회로의 길이를 짧게 함으로써 공간효율을 극대화하고 고주파수 영역에서의 인덕턴스를 줄여주는 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
칩 내장형, 드릴 비트, 인쇄회로기판, 비아홀

Description

칩 내장형 인쇄회로기판 및 그 제조방법{Embedded chip printed circuit board and method for manufacturing the same}
도 1은 종래의 칩 내장형 인쇄회로기판의 제조방법에 따른 공정도이다.
도 2는 본 발명에 따른 칩 내장형 인쇄회로기판의 단면도이다.
도 3은 본 발명의 제1실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 4는 본 발명에 따른 칩이 내장된 오픈 영역의 단면도이다.
도 5는 본 발명의 제2실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 6a는 종래의 칩 내장형 인쇄회로기판의 고주파수에서 시간에 따른 전압변화를 나타내는 도면이다.
도 6b는 본 발명의 칩 내장형 인쇄회로기판의 고주파수에서 시간에 따른 전압변화를 나타내는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
101, 201 : 절연층 102, 202 : 동박층
103, 203 : 오픈 영역 104, 204 : 고분자 물질
105, 205 : 칩 106, 206 : 비아홀
107, 207 : 도금층 108, 208 : 내층 회로패턴
110, 210 : 중심층 120 : 절연층
121, 221 : 비아홀 122 : 시드층
123 : 레지스트 패턴 130, 230 : 외층 회로층
220 : RCC 222 : 도금층
223 : 에칭 레지스트 패턴
본 발명은 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
보다 구체적으로는 칩과 회로선과의 연결길이를 줄여 집적도가 향상된 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 커패시터(capacitor), IC(integrated circuit) 등의 역활을 기판에 부여하는 방향으로 발전하고 있다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 칩 형태의 부품을 내장한 인쇄회로기판이 개발되고 있다.
이러한 칩 부품내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 내층에 저항 또는 커패시터 등의 칩 부품을 삽입하여 기존의 표면에 실장되던 칩 저항 및 칩 커패시터 등의 수동부품의 역할을 대체하는 기술을 말한다.
다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층에 예를 들어, 칩 형태의 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Chip Embedded PCB)이라고 한다.
이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 외부에서 제작되어 성능이 확인 된 부품을 삽입 하는 것이므로, 기판에서 직접 제작하는 것 보다 안정된 수율을 유지할 수 있다는 것이다.
한편, 현재까지의 칩 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조 방법의 흐름을 나타내는 단면도로서, 일본특허공개번호 제2002-118366호에 개시되어 있다.
먼저, 도 1a에 도시된 바와 같이 소정의 회로패턴이 형성된 코어 기판(10)에 칩을 삽입할 홈(11)을 가공하고, 홈(11)의 하부면에 접착제(12)를 도포한다.
이후, 도 1b에 도시된 바와 같이 칩(13)을 홈(11) 내부에 삽입하여 접착제(12)상에 고정시킨다.
상술한 바와 같이 칩(13)을 홈(11) 내부에 고정시킨 후, 도 1c에 도시된 바와 같이, 칩(13)과 홈(11) 내벽 사이의 빈 공간을 열경화성 수지(14)로 충진한다.
이후, 도 1d에 도시된 바와 같이, 코어 기판(10)상에 열경화성 에폭시계 수 지 시트를 적층하고, 50℃∼150℃의 온도에서 5kg/cm2의 압력으로 진공압축하여 수지 절연층(15)을 형성한다.
상술한 바와 같이 수지 절연층(15)을 형성한 후, 도 1e에 도시된 바와 같이, 레이저를 이용하여 수지 절연층(15)을 가공하여, 칩(13)의 제1전극 및 제2전극과 도통하는 비아홀(16)을 형성한다.
도 1f에서와 같이, 통상적인 인쇄회로기판의 빌드업(build-up) 방식을 이용하여 칩 내장형 인쇄회로기판(17)을 제조한다.
상술한 바와 같은 칩 내장형 인쇄회로기판의 제조방법은 칩을 내장한 후, 수지 절연층을 적층하고 비아홀을 형성하여 칩과 회로층과의 전기적 도통을 시켜줌으로써, 회로 연결선이 길어지고 회로 공간을 많이 차지함으로써 제품을 경박단소화하는데 문제점이 있다.
또한, 상술한 바와 같은 칩 내장형 인쇄회로기판의 제조방법은 전체 회로의 길이가 길어짐에 따라 인덕턴스가 늘어나는 문제점이 있다.
본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 칩과 회로선의 연결선을 짧게 구현하여 고밀도, 경박단소화한 칩 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 칩 내장형 인쇄회로기판은 오픈 영역이 형성된 동박적층판 내에 칩을 내장하고 동박적층판 상·하부에 내층 회로패턴을 형성하며 회로층 및 칩간 전기적으로 연결하는 비아홀이 형성된 중심층, 상기 중심층 상·하부에 적층되고 비아홀이 형성된 절연층, 및 상기 절연층 상에 형성된 외층 회로층을 포함하는 것을 특징으로 한다.
상기 문제점을 해결하기 위하여, 본 발명에 따른 칩 내장형 인쇄회로기판 제조방법은 동박적층판 내에 한 면만 오픈된 오픈 영역을 형성하는 제1단계, 상기 오픈 영역 바닥에 고분자 물질을 넣고 칩을 내장하는 제2단계, 상기 칩과 오픈 영역 사이를 고분자 물질로 채우고 표면을 레벨링하는 제3단계, 상기 칩이 내장된 동박적층판에 비아홀을 형성하고 도금 혹은 필 도금하는 제4단계, 상기 기판 상에 사진 식각 공정을 이용하여 내층 회로패턴을 형성하는 제5단계, 및 상기 내층 회로패턴 상에 절연층을 적층하고 비아홀을 형성한 후 세미-어디티브(Semi-additive) 방식으로 외층 회로패턴을 형성하는 제5단계를 포함하는 것을 특징으로 한다.
또한, 상기 문제점을 해결하기 위하여, 본 발명에 따른 칩 내장형 인쇄회로기판 제조방법은 동박적층판 내에 한 면만 오픈된 오픈 영역을 형성하는 제1단계, 상기 오픈 영역 바닥에 고분자 물질을 넣고 칩을 내장하는 제2단계, 상기 칩과 오픈 영역 사이를 고분자 물질로 채우고 표면을 레벨링하는 제3단계, 상기 칩이 내장된 동박적층판에 비아홀을 형성하고 도금 혹은 필 도금하는 제4단계, 상기 기판 상에 사진 식각 공정을 이용하여 내층 회로패턴을 형성하는 제5단계, 상기 내층 회로패턴 상에 절연층과 동박 혹은 동박 일면에 절연층이 코팅되어 있는 RCC를 적층하고 비아홀을 형성하여 도금 혹은 필 도금하는 제6단계, 및 상기 원판 상에 사진 식각 공정을 이용하여 외층 회로패턴을 형성하는 제7단계를 포함하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 따른 칩 내장형 인쇄회로기판 및 그 제조 방법에 대하여 상세하게 설명한다.
도 2는 본 발명에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
본 발명에 따른 칩 내장형 인쇄회로기판 구조는 절연층 양면에 얇은 동박이 개재된 동박적층판 내에 칩을 내장하고 동박적층판 상·하부에 내층 회로패턴이 형성되며 회로층 및 칩간을 전기적으로 연결해주는 비아홀이 형성된 중심층(110), 상기 중심층(110) 상·하부에 적층되고 비아홀이 형성된 절연층(120), 및 상기 절연층(120) 상에 적층되고 외층 회로패턴이 형성된 외층 회로층(130)으로 구성되어 있다.
즉, 중심층(110)은 동박적층판에 드릴링으로 한 면만 오픈된 수납공간을 형성하여 칩을 내장하고 회로층간 및 칩과 회로층을 전기적으로 연결하는 비아홀을 형성되어 있으며, 동박적층판 상·하부에 내층 회로패턴이 형성된 것이다.
이때, 오픈된 수납공간은 칩의 높이보다 높게 형성되어 수납공간과 칩 사이 공간에는 고분자 물질로 충진된다.
중심층의 비아홀은 내층간을 전기적으로 연결하는 도통홀 및 상부에서 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀로 구성되어 있다.
절연층(120)은 상기 중심층(110) 상·하부에 형성되어 상기 중심층(110)과 상기 외층 회로층(130)을 전기적으로 연결하는 비아홀을 포함하고 있다.
외층 회로층(130)은 상기 절연층(120) 상에 외층 회로패턴을 형성한 것이다.
도 3a 내지 도 3m은 본 발명의 제1실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정도이다.
먼저, 도 3a에 도시된 바와 같이 절연층(101)을 개재하여 양면에 박막의 동박(102)이 형성된 동박적층판을 제공한다.
여기서, 동박적층판의 절연층(101)은 수지와 유리섬유의 합성물질로 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하면서 종횡방향의 강도가 큰 물질이다. 여기에 전기분해법으로 회전드럼에 얇게 도금하여 말아내는 방법으로 동박층(102)을 형성하여 동박적층판을 제공하게 된다.
이때, 실시예에 따라서, 동박적층판 대신 절연층과 구리층을 원하는 층수만큼 적층한 베이스기판을 대신 사용할 수 있다.
이후, 도 3b에 도시된 바와 같이 드릴링으로 가공되어 한 면만 오픈되고 칩의 높이보다 깊은 오픈 영역(103)을 형성한다.
드릴링 가공은 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저를 사용할 수 있으며, 동박층 혹은 절연층의 원하는 깊이까지 가공을 할 때는 깊이 조절이 가능한 드릴 비트(Drill bit)를 사용한다.
이때, 드릴 비트는 도 4a, 4b, 4c에 도시된 바와 같이 이후에 내장될 칩(105)의 크기를 고려하여 드릴 비트의 크기에 따라 한 번 또는 두 번 사용하여 가 공하고, CO2 레이저의 경우는 Chip(105)의 크기보다 조금 크게 가공하며, 오픈 영역(103)의 높이가 내장될 칩의 높이보다 높도록 조절 가공하여 칩과 내층 회로층 사이의 비아홀을 형성 가능케 한다.
상술한 바와 같이 오픈 영역(103)을 형성한 후, 도 3c에 도시된 바와 같이 오픈 영역(103) 바닥에 소정의 고분자 물질(104)을 넣고 칩(105)을 삽입한다.
여기서, 고분자 물질(104)은 액상 에폭시 물질로 칩(105)을 원판에 고정시키기 위하여 사용된다.
이후, 도 3d에 도시된 바와 같이 오픈 영역(103)과 칩(105) 사이의 빈 공간에 고분자 물질(104)로 충진한 후 동박의 높이와 동일하게 레벨링한다.
이때, 고분자 물질(104)로 오픈 영역(103)과 칩(105) 사이의 빈 공간을 채워 절연층을 형성함으로써 이후 형성될 칩과 회로간의 연결선 길이를 줄일 수 있다. 즉, 칩이 삽입된 층의 동박과 다른 층을 경유하는 via를 통하지 않고 직접 연결할 수 있다.
이후, 도 3e에 도시된 바와 같이 비아홀(106)을 형성한다.
여기서, 비아홀(106)은 기계적 드릴링을 사용하여 관통홀로 형성되거나, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저 등의 레이저 드릴을 이용하여 정밀한 가공을 요하는 블라인드 비아홀 형태의 비아홀로 형성된다. 여기서, 블라인드 비아홀 형태의 비아홀은 칩(105)과 이후에 형성될 내층 회로패턴(도 3h의 참조부호 108 참조)을 전기적으로 연결하는 역할을 하게 된다.
상술한 바와 같이 비아홀(106)을 형성한 후, 도 3f에 도시된 바와 같이 무전해 동도금 및 전해 동도금을 수행하여 비아홀(106) 내부를 도금 혹은 필 도금하고 도금층(107)을 형성한다.
여기서, 무전해 동도금 후 전해 동도금을 실시하는 이유는 드릴링 된 홀의 내벽이 절연체로 되어있어 전기분해에 의한 전해 동도금을 실시할 수 없기 때문에, 석출반응에 의해 이루어지는 무전해 동도금 후 전해 동도금을 실시하게 된다. 또한, 무전해 도금은 형성된 도금막은 두께가 얇을뿐만 아니라 물성이 떨어져 그대로 사용할 수 없기 때문에 전해 동도금을 덧입혀 보완해 주어야 한다.
이때, 비아홀(106) 내부를 필 도금하는 대신 전기전도성 잉크를 사용하여 충진하고 표면에 맞게 레벨링 후 도금 할 수 있다.
이후, 도 3g와 도 3h에 도시된 바와 같이 사진 식각 공정을 이용하여 내층 회로패턴(108)을 형성한다.
사진 식각 공정은 아트워크 필름에 인쇄된 회로패턴을 기판 상에 전사하는 방식이다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법은 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다.
이때, 회로패턴이 전사된 드라이 필름은 에칭 레지스트로서 역할을 하게 되고, 에칭 처리를 수행하면 에칭 레지스트 패턴이 형성되지 않은 영역의 동박층이 제거되어 내층 회로패턴(108)이 형성된 중심층(110)을 완성하게 된다.
이후, 도 3i에 도시된 바와 같이 절연층(120)을 중심층(110)의 상·하부에 적층한다.
절연층(120)은 일반적으로 반경화상태의 프리프레그(prepreg)가 사용되며, 소정의 열과 압력에서 경화가 되는 유리섬유와 열경화성 수지의 합성물질로 이루어 진다.
상술한 바와 같이, 절연층(120)을 적층한 후, 도 3j에 도시된 바와 같이 드릴링 가공을 수행하여 비아홀(121)을 형성한다.
이후, 도 3k에 도시된 바와 같이 무전해 도금을 이용하여 시드층(122)을 형성한다.
여기서, 고밀도의 미세 회로패턴을 형성하기 위해서는 상기 시드층(122)을 구성하는 도금층의 두께는 낮게 형성하면서 비아홀(121)은 내부에 고르게 분포되도록 한다.
일반적으로 무전해 도금은 구리가 많이 이용되지만, 니켈이나 주석 등의 무전해 도금이 가능한 금속물질은 다 사용가능하다.
상술한 바와 같이, 시드층(122)을 형성한 후, 도 3l에 도시된 바와 같이 레지스트 패턴(123)을 형성한다.
여기서, 레지스트 패턴(123)은 외층 회로패턴을 형성하기 위한 것으로 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 기판에 전사하는 방식을 많이 사용한다.
이후, 도 3m에 도시된 바와 같이 동도금을 수행하고 레지스트 패턴(123)을 제거한 후 오픈된 시드층(120)을 에칭 처리하여 외층 회로패턴(130)을 완성한다.
도 5a 내지 도 5l은 본 발명의 제2실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정도이다.
먼저, 도 5a에 도시된 바와 같이 절연층(201)을 개재하여 양면에 박막의 동 박(202)이 형성된 동박적층판을 제공한다.
여기서, 동박적층판의 절연층(201)은 수지와 유리섬유의 합성물질로 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하면서 종횡방향의 강도가 큰 물질이다. 여기에 전기분해법으로 회전드럼에 얇게 도금하여 말아내는 방법으로 동박층(202)을 형성하여 동박적층판을 제공하게 된다.
이때, 동박적층판 대신 절연층과 구리층을 원하는 층수만큼 적층한 베이스기판을 사용할 수 있다.
이후, 도 5b에 도시된 바와 같이 드릴링으로 가공되어 한 면만 오픈된 오픈 영역(203)을 형성한다.
드릴링 가공은 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저를 사용할 수 있으며, 동박층 혹은 절연층의 원하는 깊이까지 가공을 할 때는 용이하고 깊이 조절이 가능한 드릴 비트(Drill bit)를 사용한다.
이때, 드릴 비트는 도 4a, 4b, 4c에 도시된 바와 같이 이후에 내장될 칩의 크기를 고려하여 한 번 또는 두 번 사용하여 가공하며 CO2 레이저의 경우는 chip(105)의 크기보다 조금 크게 가공 할 수 있다.
상술한 바와 같이 오픈 영역(203)을 형성한 후, 도 5c에 도시된 바와 같이 오픈 영역(203) 바닥에 소정의 고분자 물질(204)을 넣고 칩(205)을 삽입한다.
여기서, 고분자 물질(204)은 액상 에폭시 물질로 칩(205)을 원판에 고정시키기 위하여 사용된다.
이후, 도 5d에 도시된 바와 같이 오픈 영역(203)과 칩(205) 사이의 빈 공간에 고분자 물질(204)로 충진한 후 동박의 높이와 동일하게 레벨링한다.
이때, 고분자 물질(204)로 오픈 영역(203)과 칩(205) 사이의 빈 공간을 채움으로써 이후 형성될 칩과 회로간의 연결선 길이를 줄일 수 있는 효과가 있다. 즉, 칩이 삽입된 층의 동박과 다른층을 경유하는 via를 통하지 않고 직접 연결 할 수 있다.
이후, 도 5e에 도시된 바와 같이 비아홀(206)을 형성한다.
여기서, 비아홀(206)은 기계적 드릴링을 사용하여 관통홀로 형성되거나, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저 등의 레이저 드릴을 이용하여 정밀한 가공을 요하는 블라인드 비아홀로 형성된다.
상술한 바와 같이 비아홀(206)을 형성한 후, 도 5f에 도시된 바와 같이 무전해 동도금 및 전해 동도금을 수행하여 비아홀(206) 내부를 도금 혹은 필 도금하며도금층(207)을 형성한다.
여기서, 무전해 동도금 후 전해 동도금을 실시하는 이유는 드릴링 된 홀의 내벽이 절연체로 되어있어 전기분해에 의한 전해 동도금을 실시할 수 없기 때문에, 석출반응에 의해 이루어지는 무전해 동도금 후 전해 동도금을 실시하게 된다. 또한, 무전해 도금은 형성된 도금막은 두께가 얇을뿐만 아니라 물성이 떨어져 그대로 사용할 수 없기 때문에 전해 동도금을 덧입혀 보완해 주어야 한다.
이때, 비아홀(206) 내부를 필 도금하는 대신 전기전도성 잉크를 사용하여 충진하고, 표면에 맞게 레벨링 후 도금 할 수 있다.
이후, 도 5g에 도시된 바와 같이 사진 식각 공정을 이용하여 내층 회로패턴(208)을 형성한다.
사진 식각 공정은 아트워크 필름에 인쇄된 회로패턴을 기판 상에 전사하는 방식이다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법은 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다.
이때, 회로패턴이 전사된 드라이 필름은 에칭 레지스트로서 역할을 하게 되고, 에칭 처리를 수행하면 에칭 레지스트 패턴이 형성되지 않은 영역의 동박층이 제거되어 내층 회로패턴(208)이 형성된 중심층(210)을 완성하게 된다.
이후, 도 5h에 도시된 바와 같이 절연층과 동박 혹은 동박일면에 절연층이 코팅되어 있는 RCC(220)를 중심층(210)의 상·하부에 적층한다.
RCC(220)는 수지층의 한쪽 면에 동박층이 개재된 원판으로, 수지층은 층간 절연을 시켜주고 동박층은 후술되는 외층 회로패턴을 형성하는 회로층의 기본이 된다.
상술한 바와 같이 RCC(220)을 적층한 후, 도 5i에 도시된 바와 같이 드릴링 가공을 수행하여 비아홀(221)을 형성한다.
비아홀(221)은 레이저 드릴이나 기계 드릴을 사용하여, 층간 도통을 위한 블라인드 비아홀 또는 외층과 외층을 연결하는 관통홀로 형성된다.
이후, 도 5j에 도시된 바와 같이, 무전해 도금 및 전해 동도금을 수행하여 비아홀(221)을 도금 혹은 필 도금하고 도금층(222)을 형성한다.
비아홀(221)을 도금 혹은 필 도금함으로써, 층간 전기적인 연결을 시켜주고, 도금층(222)은 상기 RCC(220)의 동박층과 함께 외층 회로층을 형성하게 된다.
이때, 비아홀(221) 내부를 필 도금하는 대신 전기전도성 잉크를 사용하여 충진하고 표면에 맞게 레벨링 후 도금 할 수 있다.
상술한 바와 같이 도금층(222)을 형성한 후, 도 5k에 도시된 바와 같이, 에칭 레지스트 패턴(223)을 형성한다.
여기서, 에칭 레지스트 패턴(223)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다. 최근에는 드라이 필름 대신에 LPR(Liquid Photo Resist)을 사용하기도 한다.
회로 패턴이 전사된 드라이 필름 또는 LPR은 에칭 레지스트(223)로서 역할을 하게 되고, 기판을 에칭액에 담궈 주면, 도 5l에 도시된 바와 같이, 에칭 레지스트 패턴(223)이 형성되지 않은 영역의 동박층 및 도금층(222)이 제거되어 소정의 외층 회로패턴(230)이 형성된 칩 내장형 인쇄회로기판을 완성하게 된다.
본 발명은 칩과 내층 회로층과의 절연을 칩과 오픈 영역의 높이차에 의해 충진된 고분자 물질로 형성하여 칩과 회로선과의 연결선을 짧게 구현한다.
이는 회로선으로 인한 회로 공간, 즉 표면 공간을 감소시키는 효과뿐만 아니라, 인덕턴스가 줄어드는 효과도 가져오게 된다.
또한, 도 6a은 칩과 회로선 사이의 연결선이 긴 종래의 칩 내장형 인쇄회로 기판에 있어서 고주파에서 시간에 따른 전압의 변화를 보여주는 도면이고, 도 6b는 본 발명의 칩 내장형 인쇄회로기판에 있어서 고주파에서 시간에 따른 전압의 변화를 보여주는 도면으로 잔파장이 눈에 띄게 감소한 것을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 칩 내장형 인쇄회로기판 및 그 제조방법에 따르면, 칩과 회로선을 전기적으로 연결해주는 비아홀의 길이를 칩과 칩 내장을 위해 형성된 오픈 영역의 높이차로 줄여줌으로써 회로선으로 인한 표면 공간을 감소시켜 기판의 집적도를 향상시키는 효과를 가져온다. 즉, 칩이 삽입된 층의 동박과 다른 층을 경유하는 via를 통하지 않고 직접 연결할 수 있게 된다.
또한, 본 발명은 칩과 회로선의 길이를 감소시켜 인덕턴스의 감소는 물론, 고주파수에서 전압의 잔파장을 감소시키는 효과를 가져온다.
여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 오픈 영역이 형성된 동박적층판 내에 칩을 내장하고 동박적층판 상·하부에 내층 회로패턴이 형성되며 상기 내층 회로패턴과 상기 칩을 전기적으로 연결하는 비아홀이 형성된 중심층;
    상기 중심층 상·하부에 적층되고 비아홀이 형성된 절연층; 및
    상기 절연층 상에 형성된 외층 회로층
    을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  2. 제1항에 있어서,
    상기 오픈 영역은 상기 칩보다 높이가 높은 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 오픈 영역과 내장된 칩 사이에 고분자 물질이 충진되는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  4. 제1항에 있어서,
    상기 중심층은 내층간을 전기적으로 연결하는 도통홀을 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  5. 다수의 절연층과 다수의 회로층이 형성된 베이스 기판 내에 오픈 영역이 형성되어 칩을 내장하고 상기 베이스 기판 상·하부에 내층 회로패턴이 형성되며 상기 내층 회로패턴과 상기 칩을 전기적으로 연결하는 비아홀이 형성된 중심층;
    상기 중심층 상·하부에 적층되고 비아홀이 형성된 절연층; 및
    상기 절연층 상에 형성된 외층 회로층
    을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  6. 제5항에 있어서,
    상기 오픈 영역은 상기 칩보다 높이가 높은 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  7. 제5항 또는 제6항에 있어서,
    상기 오픈 영역과 내장된 칩 사이에 고분자 물질이 충진되는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  8. 제5항에 있어서,
    상기 중심층은 내층간을 전기적으로 연결하는 도통홀을 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  9. 동박적층판 내에 한 면만 오픈된 오픈 영역을 형성하는 제1단계;
    상기 오픈 영역 바닥에 고분자 물질을 넣고 칩을 내장하는 제2단계
    상기 칩과 오픈 영역 사이를 고분자 물질로 충진하고 표면을 레벨링하는 제3단계;
    상기 칩이 내장된 동박적층판에 비아홀을 형성하고 도금하는 제4단계;
    상기 기판 상에 사진 식각 공정을 이용하여 내층 회로패턴을 형성하는 제5단계; 및
    상기 내층 회로패턴 상에 절연층을 적층하고 비아홀을 형성한 후 세미-어디티브(Semi-additive) 방식으로 외층 회로패턴을 형성하는 제6단계
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  10. 제9항에 있어서, 상기 오픈 영역은 동박적층판의 일면에 드릴링 가공을 이용하여 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  11. 제9항에 있어서,
    상기 제1단계 이전에
    절연층의 한 면에 동박층이 개재된 RCC를 동박적층판에 적층하는 제6단계
    를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  12. 제9항에 있어서,
    상기 제1단계의 오픈 영역은 상기 내장될 칩보다 높이가 높은 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  13. 제9항에 있어서,
    상기 제4단계의 비아홀을 형성하는 과정은
    상기 충진된 고분자 물질내에 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 형성하는 제4-1단계; 및
    상기 동박적층판에 내층간을 전기적으로 연결하는 도통홀을 형성하는 제4-2단계
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  14. 제9항에 있어서,
    상기 제4단계의 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  15. 제9항에 있어서,
    상기 고분자 물질은 액상 에폭시 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  16. 제9항에 있어서,
    상기 제6단계의 외층 회로패턴을 형성하는 과정은
    상기 비아홀이 형성된 절연층에 시드층을 형성하는 제6-1단계;
    상기 시드층상에 자외선 조사에 의해 경화 처리되는 드라이필름(D/F)을 피복시키는 제6-2단계;
    상기 드라이 필름 상에 소정의 회로패턴이 형성된 아트워크 필름을 정합시키는 제6-3단계;
    상기 아트워크 필름을 통한 자외선 조사를 수행하여 드라이 필름에 대한 경화처리를 수행하는 제6-4단계;
    상기 자외선 조사에 의해 미경화 처리된 드라이 필름을 제거하여 상기 시드층을 오픈 시키는 제6-5단계;
    상기 오픈된 시드층에 대한 전해 동도금을 수행하여 도금층을 형성하는 제6-6단계;
    상기 도금층이 형성된 영역 이외에 존재하는 드라이 필름을 제거하여 소정의 외층 회로패턴을 형성하는 제6-7단계; 및
    상기 외층 회로패턴이 형성되지 않은 나머지 영역에 존재하는 시드층을 에칭처리하여 제거하는 제6-8단계
    를 포함하여 구성된 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  17. 동박적층판 내에 한 면만 오픈된 오픈 영역을 형성하는 제1단계;
    상기 오픈 영역 바닥에 고분자 물질을 넣고 칩을 내장하는 제2단계
    상기 칩과 오픈 영역 사이를 고분자 물질로 채우고 표면을 레벨링하는 제3단계;
    상기 칩이 내장된 동박적층판에 비아홀을 형성하고 도금하는 제4단계;
    상기 기판 상에 사진 식각 공정을 이용하여 내층 회로패턴을 형성하는 제5단계;
    상기 내층 회로패턴 상에 RCC를 적층하고 비아홀을 형성하여 도금하는 제6단계; 및
    상기 원판 상에 사진 식각 공정을 이용하여 외층 회로패턴을 형성하는 제7단계
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  18. 제17항에 있어서, 상기 오픈 영역은 동박적층판의 일면에 드릴링 가공을 이용하여 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  19. 제17항에 있어서,
    상기 제1단계 이전에
    절연층의 한 면에 동박층이 개재된 RCC를 동박적층판에 적층하는 제6단계
    를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  20. 제17항에 있어서,
    상기 제1단계의 오픈 영역은 상기 내장될 칩보다 높이가 높은 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  21. 제17항에 있어서,
    상기 제4단계의 비아홀을 형성하는 과정은
    상기 충진된 고분자 물질내에 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 형성하는 제4-1단계; 및
    상기 동박적층판에 내층간을 전기적으로 연결하는 도통홀을 형성하는 제4-2단계
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  22. 제17항에 있어서,
    상기 제4단계의 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  23. 제17항에 있어서,
    상기 제6단계의 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  24. 제17항에 있어서,
    상기 제6단계의 필 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  25. 제17항에 있어서,
    상기 고분자 물질은 액상 에폭시 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
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