KR102357520B1 - Ｒｄｌ의 형성 방법 및 이의 형성된 구조물 - Google Patents

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훙-주이 쿠오
윤 첸 시에
후이-정 차이
첸-후아 유
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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Abstract

방법은, 봉지 재료 내에 디바이스 다이를 봉지하는(encapsulate) 단계, 상기 디바이스 다이 및 상기 봉지 재료를 평탄화하는 단계, 및 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부(feature)를 형성하는 단계를 포함한다. 상기 제1 복수의 전도성 특징부를 형성하는 단계는, 전면(blanket) 구리 함유 층을 퇴적하는 단계, 상기 전면 구리 함유 층 위에 패터닝된 포토 레지스트를 형성하는 단계, 및 상기 패터닝된 포토 레지스트의 패턴을 상기 전면 구리 함유 층에 전사하도록 상기 전면 구리 함유 층을 에칭하는 단계를 포함한 퇴적 및 에칭 프로세스를 포함한다.

Description

ＲＤＬ의 형성 방법 및 이의 형성된 구조물{METHOD OF FORMING RDLS AND STRUCTURE FORMED THEREOF}
본 출원은, 2018년 6월 29일 출원되어 발명의 명칭이 “Method of Forming RDLs and Structure of forming Thereof”인 미국 가특허 출원 번호 제62/691,971호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 기술이 발달하면서, 반도체 칩/다이는 점점 더 작아지고 있다. 한편, 더 많은 기능들이 반도체 다이 안으로 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 면적 안으로 패킹되게 할 필요가 있으며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 오른다. 그 결과, 반도체 다이의 패키징이 점점 더 어렵게 되며, 이는 패키징 수율에 악영향을 끼친다.
종래의 패키징 기술은 2개의 카테고리로 나누어질 수 있다. 첫 번째 카테고리에서는, 웨이퍼 상의 다이들이 쏘잉되기(sawed) 전에 패키징된다. 이 패키징 기술은 더 큰 쓰루풋 및 더 낮은 비용과 같은 일부 유리한 특징을 갖는다. 또한, 더 적은 언더필 또는 몰딩 컴파운드가 필요하다. 그러나, 이 패키징 기술은 단점도 갖는다. 다이의 크기가 점점 더 작아지고 있고 각자의 패키지가 오로지 팬인(fan-in) 타입 패키지일 수 있기에, 각각의 다이의 I/O 패드는 각자의 다이의 표면 바로 위의 영역에 한정된다. 다이의 한정된 영역으로, I/O 패드의 피치 한정으로 인해 I/O 패드의 수는 한정된다. 패드의 피치가 감소될 경우, 솔더 브릿지(bridge)가 발생할 수 있다. 또한, 고정된 볼 크기 요건 하에, 솔더 볼은 특정 크기를 가져야 하며, 이는 이어서 다이의 표면 상에 패킹될 수 있는 솔더 볼의 수를 한정한다.
패키징의 다른 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉된다. 이 패키징 기술의 유리한 특징은 팬아웃(fan-out) 패키지를 형성할 수 있다는 가능성이며, 이는 다이 상의 I/O 패드가 다이보다 더 큰 영역으로 재배선될 수 있다는 것을 의미하고 따라서 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있다. 이 패키징 기술의 또다른 유리한 특징은, “기지의 양호 다이(known-good-dies)”가 패키징되고 결함있는 다이는 폐기되며 따라서 결함있는 다이에 비용과 노력이 낭비되지 않는다는 것이다.
팬아웃 패키지에서는, 디바이스 다이들이 몰딩 컴파운드 내에 봉지되며(encapsulate), 이는 이어서 디바이스 다이를 노출시키도록 평탄화된다. 유전체 층이 디바이스 다이 위에 형성된다. 디바이스 다이에 접속하도록 재배선 라인이 유전체 층에 형성된다. 팬아웃 패키지는 또한 몰딩 컴파운드를 통해 관통하는 쓰루 비아(through-via)를 포함할 수 있다. 재배선 라인의 형성은, 시드 층을 형성하고, 패터닝된 포토 레지스트를 형성하며, 패터닝된 레지스트에서의 개구 내로 재배선 라인을 도금하는 것을 포함한다.
방법은, 봉지 재료 내에 디바이스 다이를 봉지하는(encapsulate) 단계, 상기 디바이스 다이 및 상기 봉지 재료를 평탄화하는 단계, 및 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부(feature)를 형성하는 단계를 포함한다. 상기 제1 복수의 전도성 특징부를 형성하는 단계는, 전면(blanket) 구리 함유 층을 퇴적하는 단계, 상기 전면 구리 함유 층 위에 패터닝된 포토 레지스트를 형성하는 단계, 및 상기 패터닝된 포토 레지스트의 패턴을 상기 전면 구리 함유 층에 전사하도록 상기 전면 구리 함유 층을 에칭하는 단계를 포함한 퇴적 및 에칭(deposition-and-etching) 프로세스를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 3은 일부 실시예에 따라 PR 에칭 프로세스를 사용한 전도성 특징부의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 4 내지 도 8은 일부 실시예에 따라 HM 에칭 프로세스를 사용한 전도성 특징부의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 9 내지 도 12는 일부 실시예에 따라 PR 보조(PR-assisted) 도금 프로세스를 통한 전도성 특징부의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 13 및 도 14는 일부 실시예에 따라 PR 보조 도금 프로세스를 사용하여 길다란(elongated) 전도성 라인을 형성하는 데에 사용되는 포토 레지스트의 평면도 및 단면도를 각각 예시한다.
도 15 및 도 16은 일부 실시예에 따라 PR 보조 도금 프로세스를 사용하여 비아를 형성하는 데에 사용되는 포토 레지스트의 평면도 및 단면도를 각각 예시한다.
도 17 내지 도 32는 일부 실시예에 따라 재배선 라인(RDL; Redistribution-Line)-라스트(last) 프로세스를 사용한 패키지의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 33 및 도 34는 일부 실시예에 따라 RDL-퍼스트(first) 프로세스를 사용한 패키지의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 35는 일부 실시예에 따라 패키지를 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
InFO(Integrated Fan-Out) 패키지 및 이의 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. InFO 패키지를 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다.
도 1 내지 도 12는 패키지에 전도성 특징부들(예컨대, 재배선 라인(RDL, 금속 라인 및 비아를 포함함) 및 금속 패드)을 형성하는 데에 사용될 수 있는 복수의 후보 프로세스들을 예시한다. 도 1 내지 도 3은 제1 형성 프로세스(PR 에칭 프로세스로도 지칭됨, 용어 “PR”은 “포토 레지스트”를 나타냄)를 예시한다. 도 4 내지 도 8은 제2 형성 프로세스(HM 에칭 프로세스로도 지칭됨, 용어 “HM”은 “하드 마스크”를 나타냄)를 예시한다. 도 9 내지 도 12는 제3 형성 프로세스(PR 보조 도금 프로세스로도 지칭됨)를 예시한다. 또한, PR 에칭 프로세스 및 HM 에칭 프로세스는 개별적으로 그리고 집합적으로 퇴적 및 에칭 프로세스로 지칭된다. 패키지에서의 전도성 특징부의 형성에 있어서, 요건, 재료 및 구조물에 따라, 제조 비용을 불필요하게 증가시키지 않고서 신뢰성을 개선하는 것과 같은 최적화된 결과를 달성하기 위해, 동일 패키지에서 상이한 전도성 특징부의 층을 형성하는 데에 상이한 프로세스가 사용될 수 있다는 것을 알 수 있다.
도 1 내지 도 3은 본 개시의 일부 실시예에 따라 PR 에칭 프로세스를 사용한 전도성 특징부의 형성을 예시한다. 프로세스는 미세 피치(fine-pitch) 전도성 특징부를 형성하는 데에 사용될 수 있다. 용어 “미세 피치”는 “큰 피치(large-pitch)”와 상대적인 용어이고, 미세 피치 전도성 특징부와 큰 피치 전도성 특징부 간의 피치 차이는 특정 프로세스, 구조물, 및 구조물의 재료와 관련된다는 것을 알 수 있다. 또한, “미세 피치”와 “큰 피치” 간의 임계 피치(threshold pitch)는 형성 프로세스에 사용되는 포토 레지스트에 의해 영향을 받을 수 있다. 본 개시의 일부 실시예에 따르면, 미세 피치와 큰 피치를 나누는 임계 피치는 약 0.1 μm와 약 4 μm 사이 범위 내에 있다. 예를 들어, 임계 피치는 약 4 μm일 수 있다.
도 1을 참조하면, 베이스 구조물(220)이 형성된다. 베이스 구조물(220)은, 그 위에 전도성 특징부가 형성될 임의의 구조물을 나타내며, 베이스 구조물(220)의 세부사항은 예시되지 않는다. 베이스 구조물(220)은 전도성 특징부 및 유전체 층을 포함할 수 있으며, 이는 RDL, 디바이스 다이, 패키지 등의 일부일 수 있다. 본 개시의 일부 실시예에 따르면, 베이스 구조물(220)은 도 21, 도 23, 도 24, 및 도 27에 도시된 임의의 구조물 및 도 33에서의 중간 구조물을 나타낼 수 있다. 본 개시의 일부 실시예에 따르면, 베이스 구조물(220)은 평면인 상부 표면을 갖는다. 본 개시의 대안의 실시예에 따르면, 베이스 구조물(220)은 비평면 상부 표면을 갖는다.
본 개시의 일부 실시예에 따르면, 접착 층(222)이 베이스 구조물(220) 위에 형성된다. 본 개시의 다른 실시예에 따르면, 접착 층(222)은 생략된다. 따라서, 층(222)은 도 1에서 점선으로 예시되어 있다. 접착 층(222)은 구리와 상이한 금속을 포함할 수 있고, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물 등으로 형성될 수 있다. 접착 층(222)은 전면(blanket) 층으로서 형성될 수 있고, 물리적 기상 증착(PVD; Physical Vapor Deposition), 화학적 기상 증착(CVD; Chemical Vapor Deposition), 플라즈마 강화 화학적 기상 증착(PECVD; Plasma-Enhanced Chemical Vapor Deposition) 등을 사용하여 퇴적될 수 있다. 전면 금속 층(224)이 베이스 구조물(220) 위에 그리고 접착 층(222)(만약 형성된다면) 위에 형성된다. 금속 층(224)은 실질적으로 순수한 구리 또는 구리 합금으로 형성될 수 있고, 따라서 대안으로서 구리 함유 층(224)으로 지칭되며, 반면에 금속 층(224)은 알루미늄, 니켈 등과 같은 다른 재료로 형성될 수 있다. 패터닝된 포토 레지스트(226)가 접착 층(222) 위에 형성되고, 개구(228)가 패터닝된 포토 레지스트(226)에 예를 들어 노광 및 현상을 통해 형성된다.
일부 실시예에 따르면, 패터닝된 포토 레지스트(226)는 평면도에서 긴 스트립의 형상을 갖는 일부 부분을 포함한다. 일부 실시예에 따르면, 패터닝된 포토 레지스트(226)는 약 1.5보다 더 작은 종횡비(H1/W1)를 가질 수 있고, 종횡비는 약 1.0과 약 1.5 사이 범위 내에 있을 수 있다. 일부 실시예에 따르면 포토 레지스트(226)의 부분의 폭(W1)은 약 0.3 μm와 약 2 μm 사이 범위 내에 있을 수 있다. 포토 레지스트(226)의 이웃하는 부분들 간의 간격(S1)은 약 0.3 μm과 약 2 μm 사이 범위 내에 있을 수 있다. 높이(H1)는 약 0.45 μm와 약 3 μm 사이 범위 내에 있을 수 있다. 낮은 종횡비로써, 포토 레지스트(226), 특히 좁은 포토 레지스트(226)의 부분은 불리하게 붕괴되지(collapse) 않을 것이다.
도 2를 참조하면, 구리 함유 층(224)을 에칭하도록 건식 에칭(화살표로 표시됨) 프로세스가 수행되고, 구리 함유 층(224)의 남은 부분은 금속 영역(224’)으로 지칭된다. 에칭은, 아르곤, 질소, 불소계 가스, 또는 이들의 조합을 포함하지만 이에 한정되는 것은 아닌 프로세스 가스를 사용하여 수행될 수 있다. 에칭에서, 포토 레지스트(226)도 또한 에칭/소비된다. 포토 레지스트(226)의 에칭 속도가 R226이고 구리 함유 층(224)의 에칭 속도가 R224라고 가정하여, R224/R226인 에칭 선택도가 조정될 수 있다. 에칭 선택도의 조정은, 프로세스 가스의 조성, 포토 레지스트(226)의 조성, 및/또는 에칭 프로세스 조건을 조정하는 것을 통해 이루어질 수 있다. 에칭 선택도의 조정으로 인해, 금속 영역(224’)의 측벽이 경사지게(tilted) 되고, 금속 영역(224’)은 하면이 각자의 상면보다 더 긴 사다리꼴 형상의 단면도를 갖는다. 예를 들어, 경사각(α1)은, 약 85도보다 더 작거나 약 80도보다 더 작을 수 있는 바람직한 값으로 조정될 수 있다. 경사각(α1)은 약 60도와 약 85도 사이 범위 내에 있을 수 있고, 약 65도와 80도 사이 범위 내에 있을 수 있다. 하면이 상면보다 더 긴 전도성 특징부를 갖는 것은, 전도성 특징부의 주변 유전체 층과의 접착에 유리하다. 예를 들어, 하면을 상면보다 더 길게 함으로써, 접착 층(도 3)의 남은 부분은 하면이 각자의 상면과 같거나 더 작은 경우보다 더 큰 영역을 가지며, 따라서 금속 영역(224)의 베이스 구조물(220)에의 접착이 개선된다. 더욱이, 각자의 상면보다 더 긴 하면을 갖는 것은, 금속 영역(224’)과 동일 레벨에 배치될 유전체 층에 대한, 금속 영역(224’)의 접착도 또한 개선할 수 있다.
구리 함유 층(224)의 에칭 후에, 접착 층(222)이 노출되고, 이어서 에칭된다. 포토 레지스트(226)는 또한, 접착 층(222)의 에칭 전이나 후에 제거된다. 접착 층(222)은 습식 에칭 또는 건식 에칭을 통해 에칭될 수 있다. 에칭 화학물질/용액은 접착 층(222)을 공격하도록 선택되며, 금속 영역(224’)을 공격하지 않는다. 에칭 화학물질/용액은, HF의 용액, HF/H2O2의 혼합물, H2O2(일부 다른 첨가제를 가짐), NaHCO3, NaOH, NaHCO3/H2O2의 혼합물, NaHCO3/NaOH/H2O2의 혼합물, 또는 알칼리 금속 수산화물 수용액을 포함할 수 있다. 알칼리 금속 수산화물 수용액은 NaOH, KOH 등의 용액일 수 있다. 접착 층(222)의 남은 부분은 도 3에 도시된 바와 같이 접착 층(222’)으로 표기된다. 접착 층(222’) 및 금속 영역(224’)은 함께 전도성 특징부(230)로 지칭된다.
도 4 내지 도 6은, 예를 들어 80도보다 더 크고 90도 이하인 경사각(α)(도 7)을 갖는, 수직이거나 실질적으로 수직인 측벽을 갖는 전도성 특징부(230)를 형성하기 위한 프로세스를 예시한다. 도 4를 참조하면, 베이스 구조물(220)이 형성되고, 그 다음에 접착 층(222), 전면 금속 층(구리 함유 층으로도 지칭됨)(224), 및 패터닝된 포토 레지스트(226)의 퇴적이 이어진다. 또한, 하드 마스크(225)가 구리 함유 층(224) 위에 형성된다. 본 개시의 일부 실시예에 따르면, 하드 마스크(225)가 접착 층(222)의 재료와 동일한 재료로 형성되며, 그리하여 하드 마스크(225)를 형성하는 프로세스는 접착 층(222)과 동일한 생산 툴 내에서 그 사이에 진공 브레이크 없이 수행될 수 있다. 따라서 생산 비용이 감소될 수 있다. 포토 레지스트(226)의 예시적인 치수 및 간격은 도 1을 참조하여 설명되어 있는 바와 유사할 수 있으며 여기에서 반복되지 않는다. 포토 레지스트(226)의 종횡비는 낮으며, 예를 들어 약 1.0과 약 1.5 사이 범위 내에 있고, 그리하여 붕괴 우려가 없다.
그 다음, 하드 마스크(225)가 에칭되며, 도 5에 도시된 바와 같이 남은 부분은 225’로 표기된다. 에칭은 건식 에칭 또는 습식 에칭을 통해 수행될 수 있다. 하드 마스크(225)의 에칭 후에, 포토 레지스트(226)가 제거되고, 결과적인 구조물이 도 6에 도시되어 있다. 다음으로, 도 7에 도시된 바와 같이, 하드 마스크(225’)가 아래의 구리 함유 층(224)을 에칭하기 위한 에칭 마스크로서 사용되고, 구리 함유 층(224)의 남은 부분은 금속 영역(224’)으로서 예시된다. 에칭은 이방성이고, 건식 에칭을 통해 수행될 수 있다. 에칭 가스는 산소, 플루오르화 산과 같은 플루오르화물(들), 염화제이철과 같은 염화물(들), 또는 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다. 아르곤 및 질소가 또한 추가될 수 있다. 에칭에서 소모되는 포토 레지스트와 달리, 하드 마스크(225’)는 상당히 에칭/소모되지 않는다. 그 결과, 결과적인 금속 영역(224’)의 남은 부분의 측벽은 수직이거나 실질적으로 수직이고, 예를 들어 85도 또는 약 88도보다 더 크고 90도 이하인 경사각(α2)을 갖는다. 경사각(α2)은 또한, 도 2에서의 경사각(α1)보다 더 클 수 있으며, 예를 들어 차이(α2-α1)는 약 2 또는 3도보다 더 클 수 있다. 그 다음, 에칭 마스크로서 하드 마스크(225’) 및 금속 영역(224’)을 사용하여 접착 층(222)이 에칭된다. 접착 층(222)의 제거 후에 하드 마스크(225’)가 제거된다. 결과적인 구조물이 도 8에 도시되어 있다. 남은 접착 층(222’) 및 금속 영역(224’)은 함께 전도성 특징부(230)로 지칭된다.
도 9 내지 도 12는 PR 보조 도금 프로세스를 예시한다. 도 9를 참조하면, 베이스 구조물(220) 상에 금속 시드 층(221)이 형성된다. 금속 시드 층(221)은, 접착 층(222) 및 구리 함유 층(223)을 포함할 수 있는 전면 층으로서 형성된다. 구리 함유 층(223)은 실질적으로 순수한 구리 또는 구리 합금으로 형성될 수 있다. 패터닝된 포토 레지스트(226)가 금속 시드 층(221) 위에 형성되고, 예를 들어 포토리소그래피 마스크를 사용하여 포토 레지스트(226)를 노광한 다음 포토 레지스트(226)를 현상함으로써 개구(232)가 형성된다.
다음으로, 도 10을 참조하면, 예를 들어 개구(232) 내로 금속성 재료를 도금함으로써 금속 영역(224’)이 형성된다. 도금된 금속성 재료는 구리 또는 구리 합금일 수 있다. 금속 영역(224’)의 상부 표면은 포토 레지스트(226)의 상부 표면보다 더 낮으며, 그리하여 금속 영역(224’)은 개구(228)에 의해 국한된다. 금속 영역(224’)은 실질적으로 수직인 측벽을 가질 수 있다. 예를 들어, 경사각(α3)은 90도보다 다소 작거나, 90도와 동일하거나, 또는 90도보다 다소 클 수 있다(예를 들어, 85도와 약 90도 사이 또는 약 90도와 약 100도 사이).
후속 단계에서, 패터닝된 포토 레지스트(28)가 제거되고, 따라서 금속 시드 층(221)의 아래의 부분이 노출된다. 그 다음, 도 11 및 도 12에 도시된 바와 같이, 금속 시드 층(221)의 노출된 부분이 복수의 에칭 단계(들)에서, 예를 들어 이방성 에칭 단계, 등방성 에칭 단계, 또는 이들의 조합에서 제거된다. 기재 전반에 걸쳐, 금속 시드 층(221’) 및 금속 영역(224’)의 남은 부분들은 함께 전도성 특징부(230)로 지칭된다.
도 1 내지 도 12에 예시된 바와 같은 3개의 프로세스 각각은 그의 유리한 특징과 불리한 특징을 갖는다. 예를 들어, PR 에칭 프로세스(도 1 내지 도 3) 및 HM 에칭 프로세스(도 4 내지 도 6)는, 포토 레지스트(도 1 및 도 3)의 종횡비가 포토 레지스트 붕괴 문제를 피하도록 충분히 낮게 조정될 수 있기에, 미세 피치 전도성 특징부를 형성하는 데에 적합하다. 그러나 도 1 내지 도 3 및 도 4 내지 도 8에 도시된 프로세스의 프로세스 난이도가 높으며, 제조 비용이 비교적 높다. 예를 들어, 구리는 에칭되기가 어렵다.
반면에, PR 보조 에칭 프로세스는 신뢰성 문제로 인해 미세 피치 전도성 특징부를 형성하기에 적합하지 않다. 예를 들어, 도 13 및 도 14는 개구(232) 내의 포토 레지스트(226) 및 도금된 금속 영역(224’)의 평면도 및 단면도를 각각 보여주도록 예시된다. 도 13에 도시된 바와 같이, 개구(232)는 포토 레지스트(226) 내에 형성될 것이다. 개구(232)는 피치(P1)가 작은 길다란(elongated) 형상을 갖는다. 2개의 이웃하는 개구(232) 사이의 포토 레지스트(226)의 중간 부분(226A)은 바람직한 폭(W4)을 가지며 좁다. 개구(232)는 바람직한 폭(W2)을 갖는다.
도 14는 도 13에 도시된 구조물의 단면도를 예시하며, 단면도는 도 13에서의 평면 절단선(32-32)으로부터 얻어진 것이다. 금속 영역(224’)은 개구(232) 내에 형성될 것이며, 금속 영역(224’)은 바람직한 폭(W2)을 갖는다. 금속 영역(224’)의 도금 후에, 포토 레지스트(226)가 제거되고, 아래의 금속 시드 층(221)이 에칭된다. 금속 시드 층(221)의 에칭에서, 금속 시드 층(221)이 금속 영역(224’)(구리)과 동일하거나 유사한 재료로 형성된 부분을 포함하기에, 금속 영역(224’)도 또한 에칭될 것이고, 결과적인 금속 영역(224’)의 폭이 차이 ΔW 만큼 감소될 것이다. 금속 영역(224’)의 폭의 이 원치않는 감소를 보상하기 위해, 도 14에 도시된 바와 같은 개구(232)는 (W2 + ΔW)인 폭(W2’)을 가져야 한다. 금속 영역(224’)의 피치(P1)가 감소될 수 없기에, 포토 레지스트 부분(226A)의 폭(W3)은 W3으로부터 W3’으로 감소될 것이며, 이는 (W3 - W3’)이다. 반면에, 포토 레지스트(226)의 두께는 금속 영역(224’)의 설계된 두께보다 더 커야 하므로 포토 레지스트(226)의 두께는 그에 따라 감소될 수가 없다. 따라서 포토 레지스트(226)의 중간 부분(226A)의 종횡비는 예를 들어 약 4 또는 5보다 더 큰 값으로 더 증가된다. 도 13에 또한 도시된 바와 같이, 포토 레지스트 부분(226A)은 붕괴 우려가 있는 긴 스트립이다.
도 15 및 도 16은 개구(232) 내에서 도금될 금속 영역(224’)의 비아를 형성하기 위한 패턴들의 평면도 및 단면도를 예시한다. 도 16에 도시된 단면도는 도 15에서의 평면 절단선(34-34)으로부터 얻어진다. 도 15 및 도 16으로부터, 비아의 형성은 도 13 및 도 14에 도시된 바와 유사한 문제를 겪을 수 있는 것으로 관찰된다. 도 33으로부터 또한, 2개의 이웃하는 개구(232) 사이의 중간 포토 레지스트 부분(226A)은 도 13에 도시된 만큼 길다랗지 않으므로, 포토 레지스트 붕괴 문제는 미세 피치 비아가 형성될 때 도 13 및 도 14에서와 같이 덜 심각한 것으로 관찰된다.
도 1 내지 도 12에 도시된 프로세스의 유리한 특징과 불리한 특징에 대하여, RDL(금속 라인 및 비아) 및 금속 패드와 같은 전도성 특징부의 형성에 있어서, 불리한 특징을 피하면서 유리한 특징을 이용하기 위하여, 상이한 층들을 형성하는 데에 상이한 프로세스가 사용될 수 있다. 예를 들어, 미세 피치 전도성 특징부를 형성할 때, 신뢰성 문제를 피하도록 PR 에칭 프로세스 또는 HM 에칭 프로세스가 사용될 수 있다. 포토 레지스트의 붕괴와 연관된 신뢰성 문제가 존재하지 않는 큰 피치 전도성 특징부(미세 피치 전도성 특징부와 동일한 패키지 내에 있을 수 있음)를 형성할 때에는, 더 낮은 프로세스 난이도와 낮은 제조 비용의 유리한 특징을 이용하도록 PR 보조 도금 프로세스가 채택될 수 있다.
미세 피치 및 큰 피치 전도성 특징부를 나누는 임계 피치는 전도성 특징부를 형성하기 위한 재료, 구조물, 및 프로세스와 관련되며, 샘플 웨이퍼에 대한 실험을 통해 결정될 수 있다. 예를 들어, 상이한 유형의 전도성 특징부(RDL, 금속 라인, 비아, 금속 패드 등)를 갖는 복수의 샘플 웨이퍼가 상이한 형성 프로세스를 사용하여 형성될 수 있다. 임계 피치는 신뢰성 문제(예컨대, PR 붕괴)를 일으키지 않고서 PR 보조 도금 프로세스를 사용하여 달성될 수 있는 최소 피치로서 결정될 수 있다. 따라서, 미세 피치는 임계 피치보다 더 작고, 큰 피치는 임계 피치 이상이다. 또한, 전도성 특징부의 층의 각각이 복수의 상이한 피치를 가질 수 있기 때문에, 전도성 특징부의 층의 피치가 임계 피치보다 더 큰지, 같은지, 아니면 더 작은지 결정할 때, 전도성 특징부의 각자의 층의 최소 피치(가장 작은 피치)가 임계 피치와 비교하는 데에 사용된다.
도 17 내지 도 32는 일부 실시예에 따라 패키징의 형성에 있어서의 중간 단계들의 단면도를 예시한다. 도 17 내지 도 32에 도시된 단계들은 또한 도 35에 도시된 프로세스 흐름(300)에 개략적으로 예시되어 있다.
도 17을 참조하면, 캐리어(20)가 제공되고, 이형막(22)이 캐리어(20) 상에 코팅된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 302로서 예시되어 있다. 캐리어(20)는 투명 재료로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 둥근 평면도 형상을 가질 수 있다. 이형막(22)은 캐리어(20)의 상면과 물리적으로 접촉해 있다. 이형막(22)은 LTHC(Light-To-Heat-Conversion) 코팅 재료로 형성될 수 있고, 코팅을 통해 캐리어(20) 위에 도포될 수 있다. 본 개시의 일부 실시예에 따라, LTHC 코팅 재료는 광/방사선(예컨대, 레이저)의 열 하에 분해될 수 있으며, 따라서 그 위에 형성된 구조물로부터 캐리어(20)를 떼어낼 수 있다. 이형막(22)은 대안으로서 LTHC 코팅 재료(22)로서 지칭된다.
본 개시의 일부 실시예에 따르면, 도 17에 도시된 바와 같이, 유전체 버퍼 층(24)이 LTHC 코팅 재료(22) 상에 형성된다. 해당 프로세스는 또한 도 35에 도시된 프로세스 흐름에서 프로세스 302로서 예시되어 있다. 일부 실시예에 따르면, 유전체 버퍼 층(24)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다.
도 18 및 도 19는 금속 포스트(32)의 형성을 예시한다. 도 18을 참조하면, 금속 시드 층(26)이 예를 들어 물리적 기상 증착(PVD; Physical Vapor Deposition)을 통해 형성된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 304로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 금속 시드 층(26)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 포토 레지스트(28)가 금속 시드 층(26) 위에 형성된다. 그 다음, 포토 리소그래피 마스크(도시되지 않음)를 사용하여 포토 레지스트(28)에 대해 노광이 수행된다. 후속 현상 후에, 개구(30)가 포토 레지스트(28)에 형성된다. 금속 시드 층(26)의 일부 부분은 개구(30)를 통해 노출된다.
다음으로, 예를 들어 개구(30)에 금속성 재료를 도금함으로써 금속 포스트(32)가 형성된다. 해당 프로세스는 또한 도 35에 도시된 프로세스 흐름에서 프로세스 304로서 예시되어 있다. 금속 포스트(32)는, 최종 패키지에서 후속 형성되는 봉지 재료(몰딩 컴파운드일 수 있음)를 통해 관통할 것이기에, 대안으로서 쓰루 비아 또는 쓰루 몰딩 비아로 지칭된다. 도금된 금속성 재료는 구리 또는 구리 합금일 수 있다. 금속 포스트(32)의 상부 표면은 포토 레지스트(28)의 상부 표면보다 더 낮으며, 그리하여 금속 포스트(32)의 형상은 개구(30)에 의해 국한된다. 금속 포스트(32)는 실질적으로 수직이고 직선인 에지를 가질 수 있다. 대안으로서, 금속 포스트(32)는 단면도에서 금속 포스트(32)의 중간 부분이 각각의 상부 부분 및 하부 부분보다 더 좁은 모래시계 형상을 가질 수 있다.
후속 단계에서, 패터닝된 포토 레지스트(28)가 제거되고, 따라서 금속 시드 층(26)의 아래의 부분이 노출된다. 금속 시드 층(26)의 노출된 부분은 그 다음 에칭 단계에서, 예를 들어 이방성 에칭 단계 또는 등방성 에칭 단계에서 제거된다. 따라서, 남은 금속 시드 층(26)의 에지는 금속 포스트(32)의 각자의 위의 부분과 함께 종료되거나(co-terminus) 실질적으로 함께 종료될 수 있고, 또는 각자의 위의 도금된 재료의 각자의 에지로부터 측방향으로 리세싱되며 그에 따라 언더컷(undercut)을 가질 수 있다. 결과적인 금속 포스트(32)가 도 19에 예시되어 있으며, 언더컷은 도시되지 않는다. 기재 전반에 걸쳐, 금속 시드 층(26)(도 19)의 남은 부분은 금속 포스트(32)의 부분으로서 간주된다. 금속 포스트(32)의 평면도 형상은 원형 형상, 직사각형, 육각형, 팔각형 등을 포함하지만, 이에 한정되는 것은 아니다. 금속 포스트(32)의 형성 후에, 유전체 버퍼 층(24)이 노출된다.
도 20은 디바이스(36)(대안으로서 패키지 컴포넌트로 지칭됨)의 배치/부착을 예시한다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 306으로서 예시되어 있다. 디바이스(36)는 디바이스 다이일 수 있고, 따라서 이하 디바이스 다이(36)로 지칭되지만, 디바이스(36)는 또한 패키지, 다이 스택 등일 수도 있다. 디바이스 다이(36)는 DAF(Die-Attach Film)(34)를 통해 유전체 버퍼 층(24)에 부착되며, DAF(34)는 디바이스 다이(36)가 유전체 버퍼 층(24) 상에 배치되기 전에 디바이스 다이(36) 상에 미리 부착된 접착 필름이다. 디바이스 다이(36)는 각자의 아래의 DAF(34)와 접촉하는 배면(아래를 향한 표면)을 갖는 반도체 기판을 포함할 수 있다. 디바이스 다이(36)는 반도체 기판의 전면(위를 향한 표면)에 트랜지스터(도시되지 않음)를 포함하는 능동 소자와 같은 집적 회로 디바이스를 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(36)는, CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, 모바일 애플리케이션 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, 또는 AP(Application processor) 다이일 수 있는 하나 이상의 로직 다이를 포함한다. 캐리어(20)가 웨이퍼 레벨 캐리어이기 때문에, 하나의 디바이스(36)가 예시되어 있지만, 디바이스 다이(36)의 복수의 동일 그룹이 다이-배치 단계에서 유전체 버퍼 층(24) 위에 배치될 수 있고, 디바이스 다이 그룹이 복수의 행과 복수의 열을 포함한 어레이로서 할당될 수 있다.
일부 예시적인 실시예에 따르면, 금속 필라(pillar)(42)(예컨대, 구리 필라)가 디바이스 다이(36)의 부분으로서 미리 형성되고, 금속 필라(42)는 예를 들어 알루미늄 패드일 수 있는 아래의 금속 패드(40)를 통해 디바이스 다이(40) 내의 트랜지스터(도시되지 않음)와 같은 집적 회로 디바이스에 전기적으로 커플링된다. 하나의 금속 패드(40) 및 하나의 금속 필라(42)가 디바이스(36) 각각에 있는 것으로서 예시되어 있지만, 디바이스(36)의 각각은 복수의 금속 패드(40) 및 복수의 위의 금속 필라(42)를 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 상부 유전체 층(예컨대, 폴리머 층)(44)은 상부 유전체 층을 형성하도록 동일 디바이스 다이에서 이웃하는 금속 필라(42) 사이의 갭을 채운다. 상부 유전체 층(44)은 또한 폴리머 층으로 지칭된다. 패시베이션 층(43)은 또한 아래의 폴리머 층(44)일 수 있다. 상부 유전체 층(44)은 또한, 금속 필라(42)를 덮으며 보호하는 부분을 포함할 수 있다. 상부 유전체 층(44)은 폴리머로 형성될 때 본 개시의 일부 실시예에 따라 PBO 또는 폴리이미드로 형성될 수 있다. 디바이스 다이(36)는 상이한 상부 유전체 층을 포함한 상이한 설계를 가질 수 있으며, 이는 본 개시의 실시예에 의해 고려된다는 것을 알 수 있다.
다음으로, 도 21을 참조하면, 디바이스 다이(36) 및 금속 포스트(32)가 봉지 재료(48) 내에 봉지된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 308로서 예시되어 있다. 따라서, 금속 포스트(32)는 이하 쓰루 비아로 지칭된다. 봉지 재료(48)는 쓰루 비아(32)와 디바이스 다이(36) 사이의 갭을 채운다. 봉지 재료(48)는 몰딩 컴파운드, 몰딩 언더필, 에폭시 및/또는 수지일 수 있다. 봉지 재료(48)의 상부 표면은 금속 필라(42) 및 쓰루 비아(32)의 상단보다 더 높다. 봉지 재료(48)는 폴리머, 수지, 에폭시 등일 수 있는 베이스 재료(48A), 및 베이스 재료(48A) 내의 필러 입자(48B)를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 실리카 등과 같은 유전체 재료(들)의 입자일 수 있고, 구형 형상을 가질 수 있다. 또한, 일부 실시예에 따라 예시된 바와 같이, 구형 필러 입자(48B)는 동일하거나 상이한 직경을 가질 수 있다.
후속 단계에서, 도 21에 또한 도시된 바와 같이, 쓰루 비아(32) 및 금속 필라(42)가 노출될 때까지 봉지 재료(48) 및 유전체 층(44)을 박형화하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 쓰루 비아(32) 및 금속 필라(42)는 또한, 쓰루 비아(32)와 금속 필라(42) 둘 다의 노출을 보장하도록 다소 연마될 수 있다. 평탄화 프로세스로 인해, 쓰루 비아(32)의 상단은 금속 필라(42)의 상부 표면과 실질적으로 동일한 높이에 있고(공면을 이룸), 봉지 재료(48)의 상부 표면과 실질적으로 공면을 이룬다. 평탄화 프로세스로 인해, 몰딩된 봉지 재료(48)의 상부에서의 일부 필러 입자(48B)가 부분적으로 연마되며, 도 21에 도시된 바와 같이, 필러 입자 중의 일부로 하여금 그의 상부 부분을 제거되게 하고 하부 부분을 남기게 한다. 따라서 결과적인 부분 필러 입자는 상부 표면을 평면이 되게 할 것이며, 평면 상부 표면은 베이스 재료(48A), 쓰루 비아(32) 및 금속 필라(42)의 상부 표면과 공면을 이룬다.
도 22 내지 도 30은 전면 재배선 구조물의 형성을 예시한다. 도 22 내지 도 30에 도시된 프로세스에서, 접착 층(50A)은 도 1 내지 도 12에서의 접착 층(222’)에 대응하며, 대응하는 접착 층(예컨대, 50A, 58A) 위의 금속 영역(예컨대, 50B, 58B)은 도 1 내지 도 12에서의 금속 영역(224’)에 대응한다. 도 22를 참조하면, 비아(50)가 쓰루 비아(32) 및 금속 필라(42) 위에 형성되며 전기적으로 접속된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 310로서 예시되어 있다. 비아(50)는 접착 층(50A) 및 금속 영역(50B)을 포함할 수 있다. 형성 프로세스는, 비아(50)의 피치가 미세 피치인지 아니면 큰 피치인지에 따라, PR 에칭 프로세스(도 1 내지 도 3), HM 에칭 프로세스(도 4 내지 도 8), 및 PR 보조 도금 프로세스(도 9 내지 도 12)로부터 선택되는 적합한 프로세스를 채택할 수 있다. 도 22는, 비아(50)를 형성하도록 PR 에칭 프로세스가 채택될 때 비아(50)의 측벽을 나타내는 점선(52)을 예시한다. 대안으로서, 비아(50)의 측벽은 수직이거나 실질적으로 수직일 수 있으며, 이는 HM 에칭 프로세스 또는 PR 보조 도금 프로세스가 채택될 때 달성될 수 있다.
도 23을 참조하면, 유전체 층(56)이 형성된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 312로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(56)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 형성 방법은 유동가능한 형태로 유전체 층(56)을 코팅한 다음 열 경화 또는 자외선(UV) 경화를 사용하여 유전체 층(56)을 경화시키는 것을 포함한다. 본 개시의 대안의 실시예에 따르면, 유전체 층(56)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 재료로 형성된다. 형성 방법은, 화학적 기상 증착(CVD; Chemical Vapor Deposition), 원자층 증착(ALD; Atomic Layer Deposition), 플라즈마 강화 화학적 기상 증착(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 또는 다른 적용가능한 퇴적 방법을 포함할 수 있다. 그 다음, 비아(50) 및 유전체 층(56)의 상부 표면을 평탄화하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 적용된다.
도 24는 비아(50) 위에 그리고 비아(50)에 전기적으로 접속된 금속 라인(58)의 형성을 예시한다. 금속 라인(58)은 접착 층(58A) 및 금속 영역(58B)을 포함할 수 있다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 314로서 예시되어 있다. 형성 프로세스는, 금속 라인(58)의 피치가 미세 피치인지 아니면 큰 피치인지에 따라, 다양한 실시예에 따라 PR 에칭 프로세스, HM 에칭 프로세스, 및 PR 보조 도금 프로세스로부터 선택되는 임의의 적합한 프로세스를 채택할 수 있다. 도 24는, PR 에칭 프로세스가 채택될 때 금속 라인(58)의 측벽을 나타내는 점선(60)을 예시한다. 대안으로서, 금속 라인(58)의 측벽은 수직이거나 실질적으로 수직일 수 있으며, 이는 HM 에칭 프로세스 또는 PR 보조 도금 프로세스가 사용될 때 달성될 수 있다.
금속 라인(58)은 도 13에 도시된 바와 유사한, 서로 평행한 길다란 금속 라인을 포함할 수 있다는 것을 알 수 있다. 비아(50)는 더 큰 간격 및 피치를 가질 가능성이 있다. 따라서, 금속 라인(58)은 비아(50)보다 포토 레지스트 붕괴 문제를 겪을 가능성이 더 크다. 본 개시의 일부 실시예에 따르면, 금속 라인(58)은 PR 에칭 프로세스 또는 HM 에칭 프로세스를 사용하여 형성되며, 비아(50)는 PR 보조 도금 프로세스를 사용하여 형성된다. 본 개시의 대안의 실시예에 따르면, 금속 라인(58) 및 비아(50)의 각각은 PR 에칭 프로세스 및 HM 에칭 프로세스를 사용하여 형성된다.
도 25 및 도 26은 본 개시의 일부 실시예에 따라 PR 보조 도금 프로세스를 사용한 비아(64)(도 26)의 형성에 있어서의 중간 단계들의 단면도를 예시한다. 도 25를 참조하면, 금속 시드 층(64A)이 형성된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 316으로서 예시되어 있다. 금속 시드 층(64A)의 형성 방법 및 재료는 도 9에 도시된 금속 시드 층(221)과 유사할 수 있고, 따라서 여기에서 반복되지 않는다. 그 다음, 패터닝된 포토 레지스트(66)가 형성되며 개구(68)가 금속 라인(58)의 일부와 중첩된다. 해당 프로세스는 또한 도 35에 도시된 프로세스 흐름에서 프로세스 316으로서 예시되어 있다. 다음으로, 금속 영역(64B)(비아임)이 도금을 통해 개구(68)에 형성된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 318으로서 예시되어 있다. 금속 영역(64B)의 형성 후에, 포토 레지스트(66)가 제거된다. 다음으로, 도 26에 도시된 바와 같이, 금속 시드 층(64A)의 노출된 부분이 에칭되고, 남은 부분은 또한 64A로서 표기된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 320으로서 예시되어 있다. 금속 영역(64B) 및 금속 시드 층(64A)의 남은 부분은 함께 도 10에 도시된 바와 같이 비아(64)로 지칭된다.
대안의 실시예에 따르면, 비아(64)는 PR 에칭 프로세스 또는 HM 에칭 프로세스를 사용하여 형성된다. 점선(70)은 PR 에칭 프로세스를 사용하여 형성될 때 비아(64)의 경사진 측벽을 나타낸다. 마찬가지로, 비아(64)가 PR 에칭 프로세스를 사용하여 형성되는지 아니면 HM 에칭 프로세스를 사용하여 형성되는지는, PR의 신뢰성, 그리고 측벽이 경사져야 하는지 여부의 설정(preference)에 기초하여 결정된다.
도 27을 참조하면, 유전체 층(72)이 형성된다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 322으로서 예시되어 있다. 유전체 층(72)의 재료 및 형성 방법은 유전체 층(56)을 형성하기 위한 후보 재료 및 후보 방법으로부터 선택될 수 있다. 그 다음, 비아(64) 및 유전체 층(72)의 상부 표면을 평탄화하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 적용된다. 대안의 실시예에 따르면, 금속 라인(58) 및 비아(64) 둘 다의 형성 후에 유전체 층(72)을 형성하는 대신에, 제1 유전체 층이 금속 라인(58)의 형성 후에 그리고 비아(64)의 형성 전에 형성될 수 있으며, 그 다음에 제1 평탄화 프로세스가 이어질 수 있고, 제2 유전체 층이 비아(64)의 형성 후에 형성될 수 있으며, 그 다음에 제2 평탄화 프로세스가 이어질 수 있다.
도 28 내지 도 30은 금속 라인 및 금속 패드를 포함할 수 있는 예시적인 큰 피치 전도성 특징부(74)의 형성을 예시한다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 324로서 예시되어 있다. 비아(64)와 전도성 특징부(74)의 금속 라인 사이에 추가의 금속 라인 및 비아(도시되지 않음)가 형성될 수 있고 추가의 금속 라인 및 비아는 PR 에칭 프로세스, HM 에칭 프로세스, 또는 PR 보조 도금 프로세스를 사용하여 형성될 수 있으며, 이는 각자의 피치가 큰 피치인지 아니면 미세 피치인지에 기초하여 결정될 수 있다는 것을 알 수 있다. 금속 라인(전도성 특징부(74)의 금속 패드를 포함할 수 있음)은 접착 층(74A) 및 금속 영역(74B)을 포함할 수 있다. 전도성 특징부(74)의 금속 라인 및 패드는 임계 피치보다 더 큰 피치를 가질 수 있고, 따라서 PR 보조 도금 프로세스를 사용하여 형성될 수 있다.
도 29를 참조하면, 유전체 층(76)이 형성되며, 그 다음에 도 30에 도시된 바와 같이 본드 패드(언더범프 금속배선으로 지칭됨)(78)의 형성이 이어진다. 해당 프로세스는 도 35에 도시된 프로세스 흐름에서 프로세스 326으로서 예시되어 있다. 유전체 층(76)은 유전체 층(56)을 형성하기 위한 후보 재료 및 후보 방법으로부터 선택되는 재료 및 방법을 사용하여 형성될 수 있다. 본드 패드(78)는 니켈, 구리, 티타늄, 또는 이들의 다층으로 형성될 수 있다. 일부 예시적인 실시예에 따르면, 본드 패드(78)는 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
도 31을 참조하면, 솔더 영역을 포함할 수 있는 전기 커넥터(80)가 또한 형성된다. 전기 커넥터(80)는 솔더 영역(80)으로도 지칭된다. 기재 전반에 걸쳐, 이형막(22) 위의 구조물의 일부는 패키지(84)로 지칭되며, 이는 또한 예시된 바와 같이 복수의 동일 패키지를 포함하는 복합 웨이퍼(또는 재구성된 웨이퍼)일 수 있다. SMD(Surface-Mount Device)(82)가 복합 웨이퍼(84)의 상부 표면에 본딩될 수 있다.
다음으로, 복합 웨이퍼(84)가 테이프(도시되지 않음) 상에 배치되며, 그리하여 복합 웨이퍼(84)는 예를 들어 이형막(22) 상에 광을 투사함으로써 캐리어(20)로부터 분리될 수 있으며, 광(예컨대, 레이저 빔)은 투명 캐리어(20)를 통해 관통한다. 따라서 이형막(22)이 분해되고, 복합 웨이퍼(84)는 캐리어(20)로부터 박리된다.
도 32를 참조하면, 개구(솔더 영역(95)에 의해 차지됨)가 유전체 버퍼 층(24)에 형성되고, 따라서 쓰루 비아(32)가 노출된다. 본 개시의 일부 실시예에 따르면, 개구는 레이저 드릴을 통해 형성된다. 본 개시의 대안의 실시예에 따르면, 개구는 리소그래피 프로세스에서 에칭을 통해 형성된다.
복합 웨이퍼(84)는 서로 동일한 것인 복수의 패키지(84’)(도 32 참조)를 포함하며, 패키지(84’)의 각각은 복수의 쓰루 비아(32) 및 하나 이상의 디바이스 다이(36)를 포함한다. 도 32는 패키지(86)의 패키지(84’)에의 본딩을 예시하며, 따라서 PoP(Package-on-Package) 구조물/패키지(100)를 형성한다. 솔더 영역(80)을 통해 본딩이 수행된다. 본 개시의 일부 실시예에 따르면, 패키지(86)는 패키지 기판(88) 및 디바이스 다이(들)(90)를 포함하며, 디바이스 다이(들)(202)는 SRAM(Static Random Access Memory) 다이, DRAM(Dynamic Random Access Memory) 다이 등과 같은 메모리 다이일 수 있다. 언더필(92)이 또한 패키지(86)와 아래의 패키지(84’) 사이의 갭 안으로 배치되며 경화된다.
복합 웨이퍼(84)를 서로 동일한 것인 개별 패키지들로 분리하도록 개별화(singulation)(다이-쏘) 프로세스가 수행된다. 도 32는 또한 솔더 영역(95)을 통해 개별화된 패키지의 패키지 컴포넌트(94)에의 본딩을 예시한다. 본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(94)는, 코어리스(coreless) 기판 또는 코어를 갖는 기판(예컨대, 유리섬유 강화 코어)일 수 있는 패키지 기판이다. 본 개시의 다른 실시예에 따르면, 패키지 컴포넌트(94)는 인쇄 회로 보드 또는 패키지이다. 도 32에서의 패키지는 이하 패키지(102)로 지칭된다.
도 32에서, 비아(50 및 64), 금속 라인(58), 전도성 특징부(74), 및 대응하는 유전체 층을 포함하는 RDL은 함께 재배선 구조물(104)로 지칭된다. 재배선 구조물(104)이 디바이스 다이(36)의 봉지 후에 형성되므로 패키지(84’)는 RDL-라스트(RDL-last) 프로세스를 사용하여 형성되는 것으로 참조된다. 도 33 및 도 34는 RDL-퍼스트(RDL-first) 프로세스를 사용한 패키지(102)의 형성을 예시하며, 재배선 구조물(104)은 디바이스 다이(36)가 본딩 및 봉지되기 전에 형성된다.
도 33을 참조하면, 캐리어(20)가 제공된다. 이형막(22) 및 유전체 버퍼 층(24)이 캐리어(20) 위에 형성된다. 다음으로, 버퍼 층(24) 위에 재배선 구조물(104)이 형성된다. 일부 예시적인 실시예에 따르면, 재배선 구조물(104)은, 유전체 층(108, 116 및 122) 내에 있는, 금속 라인(106, 112 및 118) 및 비아(110, 114, 및 120)를 포함하는 전도성 특징부를 포함한다. 금속 라인(106, 112, 및 118) 및 비아(110, 114, 및 120)의 각각의 층은 PR 에칭 프로세스, HM 에칭 프로세스, 및 PR 보조 도금 프로세스로부터 선택되는 방법을 사용하여 형성될 수 있고, 모든 조합이 고려된다. 또한, 전도성 특징부 층을 PR 에칭 프로세스를 사용하여 형성할지, HM 에칭 프로세스를 사용하여 형성할지, 아니면 PR 보조 도금 프로세스를 사용하여 형성할지는, PR의 신뢰성(예컨대, 각자의 최소 피치가 임계 피치보다 더 작은지 아닌지), 프로세스 난이도, 제조 비용, 및 측벽이 경사져야 하는지의 설정에 기초하여 결정될 수 있다. 따라서 재배선 구조물(104)의 형성 프로세스는, 도 22 내지 도 30에서의 재배선 구조물(104)의 형성 및 도 1 내지 도 12에 도시된 프로세스를 참조하여 찾아볼 수 있으며, 따라서 반복되지 않는다.
도 33은 또한, 본드 패드(또는 UBM 또는 금속 필라)(78), 솔더 영역(80)의 형성, 및 디바이스 다이(36)의 본드 패드(78)에의 본딩을 예시한다. 몰딩 컴파운드 또는 몰딩 언더필일 수 있는 봉지 재료(126)가 디스펜싱된다. 캐리어(20)(도 33)의 분리, 개별화, 및 패키지 컴포넌트(89)의 패키지(84’)에의 본딩이 도 34에 예시된다. 패키지 컴포넌트는 패키지 기판, 인쇄 회로 기판 등일 수 있다.
본 개시의 일부 실시예에 따르면, 도 32 및 도 34에 도시된 바와 같은 패키지(84’)의 형성에서, 제1 임계 피치가 금속 라인 층에 대하여 결정된다. 제1 임계 피치 이상의 피치를 갖는 금속 라인 층에서의 모든 전도성 특징부(금속 라인 및 패드)는 PR 보조 도금 프로세스를 사용하여 형성되고, 제1 임계 피치보다 더 작은 피치를 갖는 금속 라인 층에서의 모든 전도성 특징부는 PR 에칭 프로세스 또는 HM 에칭 프로세스를 사용하여 형성된다. 비아 층에 대하여 제2 임계 피치가 또한 결정된다. 제2 임계 피치 이상의 피치를 갖는 비아 층에서의 모든 비아는 PR 보조 도금 프로세스를 사용하여 형성되고, 제2 임계 피치보다 더 작은 피치를 갖는 비아층에서의 모든 비아는 PR 에칭 프로세스 또는 HM 에칭 프로세스를 사용하여 형성된다. 제1 임계 피치는 제2 임계 피치 이하일 수 있다.
상기에 예시된 예시적인 실시예에서는, 본 개시의 일부 실시예에 따라 일부 예시적인 프로세스 및 특징이 설명되어 있다. 다른 특징 및 프로세스도 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 확인 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 한다. 확인 테스트는 최종 구조물 뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 기지의 양호 다이의 중간 검증을 통합한 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 일부 유리한 특징을 갖는다. PR 에칭 또는 HM 에칭 프로세스(둘 다 대안으로서 퇴적 및 에칭 프로세스로 지칭됨)를 사용하여 패키지의 재배선 구조물에서의 전도성 특징부를 형성함으로써, 패키지에서의 전도성 특징부의 최소 피치(신뢰성 문제 없이)가 감소될 수 있다. 제조 비용의 불필요한 증가를 초래하지 않고서 피치 감소를 달성하도록 PR 에칭 프로세스 및 HM 에칭 프로세스는 PR 보조 도금 프로세스와 조합될 수 있다.
본 개시의 일부 실시예에 따르면, 방법은, 봉지 재료 내에 디바이스 다이를 봉지하는 단계; 상기 디바이스 다이 및 상기 봉지 재료를 평탄화하는 단계; 및 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부(feature)를 형성하는 단계를 포함하고, 상기 제1 복수의 전도성 특징부를 형성하는 단계는, 전면(blanket) 구리 함유 층을 퇴적하는 단계; 상기 전면 구리 함유 층 위에 패터닝된 포토 레지스트를 형성하는 단계; 및 상기 패터닝된 포토 레지스트의 패턴을 상기 전면 구리 함유 층에 전사하도록 상기 전면 구리 함유 층을 에칭하는 단계를 포함한 퇴적 및 에칭 프로세스를 포함한다. 실시예에서, 상기 제1 복수의 전도성 특징부는 약 85도보다 더 작은 경사각을 갖는 경사진 측벽을 갖는다. 실시예에서, 상기 제1 복수의 전도성 특징부를 형성하는 단계는, 상기 전면 구리 함유 층 위에 하드 마스크를 퇴적하는 단계; 및 상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계를 더 포함하고, 상기 전면 구리 함유 층은 상기 하드 마스크를 에칭 마스크로서 사용하여 에칭된다. 실시예에서, 방법은, 접착 층을 퇴적하는 단계를 더 포함하며, 상기 접착 층 및 상기 하드 마스크는 동일 재료로 형성되고, 상기 전면 구리 함유 층은 상기 접착 층 위에 있으며 상기 접착 층과 접촉한다. 실시예에서, 상기 방법은, PR 보조 도금 프로세스를 사용하여 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 PR 보조 도금 프로세스는, 금속 시드 층을 퇴적하는 단계; 상기 금속 시드 층 위에 추가의 패터닝된 포토 레지스트를 형성하는 단계; 상기 추가의 패터닝된 포토 레지스트에서의 개구 내로 그리고 상기 금속 시드 층 위에 금속 영역을 도금하는 단계; 상기 금속 시드 층의 부분을 노출시키도록 상기 추가의 패터닝된 포토 레지스트를 제거하는 단계; 및 상기 금속 시드 층의 부분을 에칭하는 단계를 포함한다. 실시예에서, 상기 제1 복수의 전도성 특징부는 상기 제2 복수의 전도성 특징부의 제2 최소 피치보다 더 작은 제1 최소 피치를 갖는다. 실시예에서, 방법은, 임계 피치를 결정하도록 복수의 샘플 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 임계 피치보다 더 작은 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 금속 특징부는 포토 레지스트 붕괴(photo-resist-collapsing) 문제를 겪고, 상기 임계 피치 이상의 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 모든 금속 특징부는 포토 레지스트 붕괴 문제가 없으며, 상기 제1 최소 피치는 상기 임계 피치보다 더 작고, 상기 제2 최소 피치는 상기 임계 피치 이상이다. 실시예에서, 상기 제1 복수의 전도성 특징부는 비아를 포함하고, 상기 제2 복수의 전도성 특징부는 금속 라인을 포함하며, 상기 비아의 상부 표면이 상기 금속 라인의 하부 표면과 물리적으로 접촉한다. 실시예에서, 방법은, 상기 디바이스 다이에 커플링하는 복수의 전도성 층을 형성하는 단계를 더 포함하며, 상기 복수의 전도성 층은, 임계 피치보다 더 작은 최소 피치를 갖는 제1 복수의 전도성 층; 및 상기 임계 피치 이상의 최소 피치를 갖는 제2 복수의 전도성 층을 포함하고, 상기 제1 복수의 전도성 층의 전부는 추가의 퇴적 및 에칭 프로세스를 사용하여 형성되고, 상기 제2 복수의 전도성 층의 전부는 PR 보조 도금 프로세스를 사용하여 형성된다.
본 개시의 일부 실시예에 따르면, 방법은, 봉지 재료 내에 디바이스 다이를 봉지하는 단계; 및 디바이스 다이에 전기적으로 커플링하는 복수의 전도성 특징부를 형성하는 단계를 포함하며, 상기 복수의 전도성 특징부를 형성하는 단계는, PR 보조 도금 프로세스를 사용하여 제1 복수의 전도성 특징부를 형성하는 단계 및 퇴적 및 에칭 프로세스를 사용하여 제2 복수의 전도성 특징부를 형성하는 단계를 포함하고, 상기 제1 복수의 전도성 특징부와 상기 제2 복수의 전도성 특징부는 구리를 포함하고, 상기 제1 복수의 전도성 특징부의 제1 최소 피치는 제1 복수의 전도성 특징부의 제2 최소 피치보다 더 크다. 실시예에서, 복수의 전도성 특징부는 디바이스 다이를 봉지하기 전에 형성된다. 실시예에서, 복수의 전도성 특징부를 디바이스 다이를 봉지한 후에 형성된다.
본 개시의 일부 실시예에 따르면, 방법은, 복수의 비아를 형성하는 단계로서, 제1 접착 층을 퇴적하는 단계; 상기 제1 접착 층 위에 전면 구리 함유 층을 퇴적하는 단계; 상기 전면 구리 함유 층 위에 제1 패터닝된 포토 레지스트를 형성하는 단계; 및 상기 전면 구리 함유 층 및 상기 제1 접착 층을 에칭하는 단계를 포함하는, 상기 복수의 비아를 형성하는 단계; 상기 복수의 비아를 내장하도록(embed) 제1 유전체 층을 퇴적하는 단계; 상기 제1 유전체 층 및 상기 복수의 비아에 대해 제1 평탄화를 수행하는 단계; 복수의 금속 라인을 형성하는 단계로서, 상기 복수의 비아 위에 상기 복수의 비아와 접촉하는 금속 시드 층을 퇴적하는 단계; 상기 금속 시드 층 위에 제2 패터닝된 포토 레지스트를 퇴적하는 단계; 상기 제2 패터닝된 포토 레지스트에서 금속 영역을 도금하는 단계; 상기 제2 패터닝된 포토 레지스트를 제거하는 단계; 및 상기 금속 시드 층의 부분을 에칭하는 단계를 포함하는, 상기 복수의 금속 라인을 형성하는 단계; 상기 복수의 금속 라인을 내장하도록 제2 유전체 층을 퇴적하는 단계; 및 상기 제2 유전체 층 및 상기 금속 영역에 대해 제2 평탄화를 수행하는 단계를 포함한다. 실시예에서, 상기 복수의 비아를 형성하는 단계는, 상기 제1 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 전면 구리 함유 층을 에칭함으로써 수행된다. 실시예에서, 상기 전면 구리 함유 층을 에칭하는 단계는, 상기 복수의 비아에 대하여 경사진 측벽을 형성하는 프로세스 조건을 채택한다. 실시예에서, 상기 경사진 측벽은 약 65도와 약 80도 사이의 경사각을 갖는다. 실시예에서, 상기 비아를 형성하는 단계는, 상기 전면 구리 함유 층 위에 하드 마스크를 형성하는 단계로서, 상기 하드 마스크는 상기 제1 접착 층과 동일한 재료로 형성되고, 상기 제1 패터닝된 포토 레지스트가 상기 하드 마스크 위에 있는 것인, 상기 하드 마스크를 형성하는 단계; 및 상기 제1 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계를 더 포함하고, 상기 전면 구리 함유 층을 에칭하는 단계는 상기 에칭된 하드 마스크를 에칭 마스크로서 사용하여 수행된다. 실시예에서, 상기 금속 시드 층을 형성하는 단계는, 제2 접착 층을 퇴적하는 단계; 및 상기 제2 접착 층 위에 구리 함유 시드 층을 퇴적하는 단계를 포함한다.
구조물은, 디바이스 다이; 상기 디바이스 다이 위에 있으며 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부로서, 85도보다 더 작은 제1 경사각을 갖는 제1 측벽을 갖는 상기 제1 복수의 전도성 특징부; 및 상기 제1 복수의 전도성 특징부 위에 있으며 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 포함하고, 상기 제2 복수의 전도성 특징부는, 85도보다 더 크고 약 90도 이하인 제2 경사각을 갖는 제2 측벽을 갖는다. 실시예에 따르면, 상기 제2 복수의 전도성 특징부는 상기 제1 복수의 전도성 특징부의 상부 표면과 접촉하는 하부 표면을 갖는다. 실시예에서, 상기 디바이스 다이는 전기 커넥터를 포함하고, 상기 제1 복수의 전도성 특징부는 상기 디바이스 다이의 전기 커넥터와 접촉하는 비아이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
봉지 재료 내에 디바이스 다이를 봉지하는(encapsulate) 단계; 및
상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부(feature)를 형성하는 단계를 포함하고,
상기 제1 복수의 전도성 특징부를 형성하는 단계는,
전면(blanket) 구리 함유 층을 퇴적하는 단계;
상기 전면 구리 함유 층 위에 패터닝된 포토 레지스트를 형성하는 단계; 및
상기 패터닝된 포토 레지스트의 패턴을 상기 전면 구리 함유 층에 전사하도록 상기 전면 구리 함유 층을 에칭하는 단계
를 포함한 퇴적 및 에칭 프로세스를 포함하는 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 복수의 전도성 특징부는 약 85도보다 더 작은 경사각을 갖는 경사진 측벽을 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 복수의 전도성 특징부를 형성하는 단계는,
상기 전면 구리 함유 층 위에 하드 마스크를 퇴적하는 단계; 및
상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계를 더 포함하고, 상기 전면 구리 함유 층은 상기 에칭된 하드 마스크를 에칭 마스크로서 사용하여 에칭되는 것인, 방법.
실시예 4. 실시예 3에 있어서, 접착 층을 퇴적하는 단계를 더 포함하며, 상기 접착 층 및 상기 하드 마스크는 동일 재료로 형성되고, 상기 전면 구리 함유 층은 상기 접착 층 위에 있으며 상기 접착 층과 접촉하는 것인, 방법.
실시예 5. 실시예 3에 있어서, 상기 하드 마스크는 습식 에칭 프로세스에서 에칭되는 것인, 방법.
실시예 6. 실시예 3에 있어서, 상기 하드 마스크는 건식 에칭 프로세스에서 에칭되는 것인, 방법.
실시예 7. 실시예 1에 있어서, PR 보조(PR-assisted) 도금 프로세스를 사용하여 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 PR 보조 도금 프로세스는,
금속 시드 층을 퇴적하는 단계;
상기 금속 시드 층 위에 추가의 패터닝된 포토 레지스트를 형성하는 단계;
상기 추가의 패터닝된 포토 레지스트에서의 개구 내로 그리고 상기 금속 시드 층 위에 금속 영역을 도금하는 단계;
상기 금속 시드 층의 부분을 노출시키도록 상기 추가의 패터닝된 포토 레지스트를 제거하는 단계; 및
상기 금속 시드 층의 부분을 에칭하는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 복수의 전도성 특징부는 상기 제2 복수의 전도성 특징부의 제2 최소 피치보다 더 작은 제1 최소 피치를 갖는 것인, 방법.
실시예 9. 실시예 8에 있어서,
임계 피치(threshold pitch)를 결정하도록 복수의 샘플 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 임계 피치보다 더 작은 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 금속 특징부는 포토 레지스트 붕괴(photo-resist-collapsing) 문제를 겪고, 상기 임계 피치 이상의 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 모든 금속 특징부는 포토 레지스트 붕괴 문제가 없으며, 상기 제1 최소 피치는 상기 임계 피치보다 더 작고, 상기 제2 최소 피치는 상기 임계 피치 이상인 것인, 방법.
실시예 10. 실시예 7에 있어서, 상기 제1 복수의 전도성 특징부는 비아를 포함하고, 상기 제2 복수의 전도성 특징부는 금속 라인을 포함하며, 상기 비아의 상부 표면이 상기 금속 라인의 하부 표면과 물리적으로 접촉하는 것인, 방법.
실시예 11. 실시예 1에 있어서, 상기 디바이스 다이에 커플링하는 복수의 전도성 층을 형성하는 단계를 포함하며, 상기 복수의 전도성 층은,
임계 피치보다 더 작은 최소 피치를 갖는 제1 복수의 전도성 층; 및
상기 임계 피치 이상의 최소 피치를 갖는 제2 복수의 전도성 층을 포함하고, 상기 제1 복수의 전도성 층의 전부는 추가의 퇴적 및 에칭 프로세스를 사용하여 형성되고, 상기 제2 복수의 전도성 층의 전부는 PR 보조 도금 프로세스를 사용하여 형성되는 것인, 방법.
실시예 12. 방법에 있어서,
복수의 비아를 형성하는 단계로서,
제1 접착 층을 퇴적하는 단계;
상기 제1 접착 층 위에 전면 구리 함유 층을 퇴적하는 단계;
상기 전면 구리 함유 층 위에 제1 패터닝된 포토 레지스트를 형성하는 단계; 및
상기 전면 구리 함유 층 및 상기 제1 접착 층을 에칭하는 단계
를 포함하는, 상기 복수의 비아를 형성하는 단계;
상기 복수의 비아를 내장하도록(embed) 제1 유전체 층을 퇴적하는 단계;
상기 제1 유전체 층 및 상기 복수의 비아에 대해 제1 평탄화를 수행하는 단계;
복수의 금속 라인을 형성하는 단계로서,
상기 복수의 비아 위에 상기 복수의 비아와 접촉하는 금속 시드 층을 퇴적하는 단계;
상기 금속 시드 층 위에 제2 패터닝된 포토 레지스트를 퇴적하는 단계;
상기 제2 패터닝된 포토 레지스트에서 금속 영역을 도금하는 단계;
상기 제2 패터닝된 포토 레지스트를 제거하는 단계; 및
상기 금속 시드 층의 부분을 에칭하는 단계
를 포함하는, 상기 복수의 금속 라인을 형성하는 단계;
상기 복수의 금속 라인을 내장하도록 제2 유전체 층을 퇴적하는 단계; 및
상기 제2 유전체 층 및 상기 금속 영역에 대해 제2 평탄화를 수행하는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서, 상기 복수의 비아를 형성하는 단계는, 상기 제1 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 전면 구리 함유 층을 에칭함으로써 수행되는 것인, 방법.
실시예 14. 실시예 13에 있어서, 상기 전면 구리 함유 층을 에칭하는 단계는, 상기 복수의 비아에 대하여 경사진 측벽을 형성하는 프로세스 조건을 채택하는 것인, 방법.
실시예 15. 실시에 12에 있어서, 상기 경사진 측벽은 약 65도와 약 80도 사이의 경사각을 갖는 것인, 방법.
실시예 16. 실시예 12에 있어서, 상기 비아를 형성하는 단계는,
상기 전면 구리 함유 층 위에 하드 마스크를 형성하는 단계로서, 상기 하드 마스크는 상기 제1 접착 층과 동일한 재료로 형성되고, 상기 제1 패터닝된 포토 레지스트가 상기 하드 마스크 위에 있는 것인, 상기 하드 마스크를 형성하는 단계; 및
상기 제1 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계를 더 포함하고,
상기 전면 구리 함유 층을 에칭하는 단계는 상기 에칭된 하드 마스크를 에칭 마스크로서 사용하여 수행되는 것인, 방법.
실시예 17. 실시예 12에 있어서, 상기 금속 시드 층을 형성하는 단계는,
제2 접착 층을 퇴적하는 단계; 및
상기 제2 접착 층 위에 구리 함유 시드 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 18. 구조물에 있어서,
디바이스 다이;
상기 디바이스 다이 위에 있으며 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부로서, 85도보다 더 작은 제1 경사각을 갖는 제1 측벽을 갖는 상기 제1 복수의 전도성 특징부; 및
상기 제1 복수의 전도성 특징부 위에 있으며 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 포함하고,
상기 제2 복수의 전도성 특징부는, 85도보다 더 크고 약 90도 이하인 제2 경사각을 갖는 제2 측벽을 갖는 것인, 구조물.
실시예 19. 실시예 18에 있어서, 상기 제2 복수의 전도성 특징부는 상기 제1 복수의 전도성 특징부의 상부 표면과 접촉하는 하부 표면을 갖는 것인, 구조물.
실시예 20. 실시예 18에 있어서, 상기 디바이스 다이는 전기 커넥터를 포함하고, 상기 제1 복수의 전도성 특징부는 상기 디바이스 다이의 전기 커넥터와 접촉하는 비아인 것인, 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    봉지 재료 내에 디바이스 다이를 봉지하는(encapsulate) 단계; 및
    상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부(feature)를 형성하는 단계를 포함하고,
    상기 제1 복수의 전도성 특징부를 형성하는 단계는 퇴적 및 에칭 프로세스를 포함하고, 상기 퇴적 및 에칭 프로세스는,
    접착 층을 퇴적하는 단계;
    상기 접착 층 위에 있으며 상기 접착 층과 접촉하는 전면(blanket) 구리 함유 층을 퇴적하는 단계;
    상기 전면 구리 함유 층 위에 하드 마스크를 퇴적하는 단계 - 상기 접착 층 및 상기 하드 마스크는 동일 재료로 형성됨 - ;
    상기 하드 마스크 위에 패터닝된 포토 레지스트를 형성하는 단계;
    상기 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계; 및
    상기 패터닝된 포토 레지스트의 패턴을 상기 전면 구리 함유 층에 전사하도록 상기 에칭된 하드 마스크를 추가의 에칭 마스크로서 사용하여 상기 전면 구리 함유 층을 에칭하는 단계
    를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  2. 청구항 1에 있어서, 상기 제1 복수의 전도성 특징부는 85도보다 더 작은 경사각을 갖는 경사진 측벽을 갖는 것인, 반도체 구조물을 형성하는 방법.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, PR 보조(PR-assisted) 도금 프로세스를 사용하여 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 PR 보조 도금 프로세스는,
    금속 시드 층을 퇴적하는 단계;
    상기 금속 시드 층 위에 추가의 패터닝된 포토 레지스트를 형성하는 단계;
    상기 추가의 패터닝된 포토 레지스트에서의 개구 내로 그리고 상기 금속 시드 층 위에 금속 영역을 도금하는 단계;
    상기 금속 시드 층의 부분을 노출시키도록 상기 추가의 패터닝된 포토 레지스트를 제거하는 단계; 및
    상기 금속 시드 층의 부분을 에칭하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  6. 청구항 5에 있어서, 상기 제1 복수의 전도성 특징부는 상기 제2 복수의 전도성 특징부의 제2 최소 피치보다 더 작은 제1 최소 피치를 갖는 것인, 반도체 구조물을 형성하는 방법.
  7. 청구항 6에 있어서,
    임계 피치(threshold pitch)를 결정하도록 복수의 샘플 전도성 특징부를 형성하는 단계를 더 포함하며, 상기 임계 피치보다 더 작은 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 금속 특징부는 포토 레지스트 붕괴(photo-resist-collapsing) 문제를 겪고, 상기 임계 피치 이상의 피치를 갖는 상기 복수의 샘플 전도성 특징부에서의 모든 금속 특징부는 포토 레지스트 붕괴 문제가 없으며, 상기 제1 최소 피치는 상기 임계 피치보다 더 작고, 상기 제2 최소 피치는 상기 임계 피치 이상인 것인, 반도체 구조물을 형성하는 방법.
  8. 청구항 1에 있어서, 상기 디바이스 다이에 커플링하는 복수의 전도성 층을 형성하는 단계를 포함하며, 상기 복수의 전도성 층은,
    임계 피치보다 더 작은 최소 피치를 갖는 제1 복수의 전도성 층; 및
    상기 임계 피치 이상의 최소 피치를 갖는 제2 복수의 전도성 층을 포함하고, 상기 제1 복수의 전도성 층의 전부는 추가의 퇴적 및 에칭 프로세스를 사용하여 형성되고, 상기 제2 복수의 전도성 층의 전부는 PR 보조 도금 프로세스를 사용하여 형성되는 것인, 반도체 구조물을 형성하는 방법.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    복수의 비아를 형성하는 단계로서,
    제1 접착 층을 퇴적하는 단계;
    상기 제1 접착 층 위에 전면 구리 함유 층을 퇴적하는 단계;
    상기 전면 구리 함유 층 위에 하드 마스크를 형성하는 단계 - 상기 하드 마스크는 상기 제1 접착 층과 동일 재료로 형성됨 -;
    상기 하드 마스크 위에 제1 패터닝된 포토 레지스트를 형성하는 단계;
    상기 제1 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 상기 하드 마스크를 에칭하는 단계; 및
    상기 전면 구리 함유 층 및 상기 제1 접착 층을 에칭하는 단계 - 상기 전면 구리 함유 층은 상기 에칭된 하드 마스크를 추가의 에칭 마스크로서 사용하여 에칭됨 -
    를 포함하는, 상기 복수의 비아를 형성하는 단계;
    상기 복수의 비아를 내장하도록(embed) 제1 유전체 층을 퇴적하는 단계;
    상기 제1 유전체 층 및 상기 복수의 비아에 대해 제1 평탄화를 수행하는 단계;
    복수의 금속 라인을 형성하는 단계로서,
    상기 복수의 비아 위에 상기 복수의 비아와 접촉하는 금속 시드 층을 퇴적하는 단계;
    상기 금속 시드 층 위에 제2 패터닝된 포토 레지스트를 퇴적하는 단계;
    상기 제2 패터닝된 포토 레지스트에서 금속 영역을 도금하는 단계;
    상기 제2 패터닝된 포토 레지스트를 제거하는 단계; 및
    상기 금속 시드 층의 부분을 에칭하는 단계
    를 포함하는, 상기 복수의 금속 라인을 형성하는 단계;
    상기 복수의 금속 라인을 내장하도록 제2 유전체 층을 퇴적하는 단계; 및
    상기 제2 유전체 층 및 상기 금속 영역에 대해 제2 평탄화를 수행하는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  10. 반도체 구조물에 있어서,
    디바이스 다이;
    상기 디바이스 다이 위에 있으며 상기 디바이스 다이에 전기적으로 커플링하는 제1 복수의 전도성 특징부로서, 85도보다 더 작은 제1 경사각을 갖는 제1 측벽을 갖는 상기 제1 복수의 전도성 특징부; 및
    상기 제1 복수의 전도성 특징부 위에 있으며 상기 제1 복수의 전도성 특징부에 전기적으로 커플링하는 제2 복수의 전도성 특징부를 포함하고,
    상기 제2 복수의 전도성 특징부는, 85도보다 더 크고 90도 이하인 제2 경사각을 갖는 제2 측벽을 갖는 것인, 반도체 구조물.
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