KR102330110B1 - Rdl을 형성하기 위한 3단계 에칭 - Google Patents

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후에이중 차이
윈천 시에
준시앙 펑
타이민 장
이양 레이
홍주에이 구어
천화 위
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Abstract

방법은 봉지재 물질 내에서 디바이스를 봉지화하는 단계, 봉지재 물질과 디바이스를 평탄화하는 단계, 및 봉지재 물질과 디바이스 위에 도전성 피처를 형성하는 단계를 포함한다. 도전성 피처의 형성은, 제1 시드층을 형성하기 위해 제1 도전성 물질을 퇴적하는 단계, 제2 시드층을 형성하기 위해 제1 도전성 물질과는 상이한 제2 도전성 물질을 제1 시드층 위에 퇴적하는 단계, 제2 시드층 위에 금속 영역을 도금하는 단계, 제2 시드층에 대해 제1 에칭을 수행하는 단계, 제1 시드층에 대해 제2 에칭을 수행하는 단계, 및 상기 제1 시드층이 에칭된 후, 상기 제2 시드층과 상기 금속 영역에 대해 제3 에칭을 수행하는 단계를 포함한다.

Description

RDL을 형성하기 위한 3단계 에칭{THREE-STEP ETCHING TO FORM RDL}
본 출원은 아래의 미국 가특허 출원: 즉, "Three-step Etching to Form RDL"이라는 명칭으로 2017년 11월 17일에 출원된 미국 가특허 출원 62/587,836의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
반도체 기술들의 진화로 인해, 반도체 칩/다이는 계속해서 점점 작아지고 있다. 그러는 동안, 보다 많은 기능들이 반도체 다이 내로 통합될 필요가 있다. 이에 따라, 반도체 다이는 보다 작은 영역 내에 계속해서 보다 많은 수의 I/O 패드들을 패킹할 필요가 있고, I/O 패드들의 밀도는 시간이 흘러감에 따라 급속도로 상승한다. 그 결과로서, 반도체 다이의 패키징은 더욱 어려워지고, 이것은 패키징의 수율에 악영향을 미친다.
통상적인 패키지 기술들은 두 개의 카테고리들로 분할될 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이들은 자신들이 소잉(saw)되기 전에 패키징된다. 이 패키징 기술은 보다 큰 쓰루풋과 보다 낮은 비용과 같은, 몇가지 유리한 특징들을 갖는다. 또한, 언더필(underfill) 또는 몰딩 화합물이 거의 필요하지 않다. 하지만, 이 패키징 기술은 또한 단점들로 인해 고충을 겪고 있다. 다이의 크기는 계속해서 점점 더 작아지고 있고, 각각의 패키지들은 단지, 각각의 다이의 I/O 패드들이 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬 인(fan-in) 타입 패키지들일 수 있다. 다이의 제한된 영역들 때문에, I/O 패드들의 개수는 I/O 패드들의 피치의 제한으로 인해 제한된다. 패드들의 피치가 감소되면, 솔더 브릿지(solder bridge)들이 발생할 수 있다. 추가적으로, 고정된 볼 크기 요건하에서, 솔더 볼들은 일정한 크기를 가져야만 하는데, 이것은 다이의 표면 상에 패킹(pack)될 수 있는 솔더 볼들의 개수를 제한시킨다.
나머지 다른 하나의 패키징 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼들로부터 소잉된다. 이 패키징 기술의 유리한 특징은 팬 아웃(fan-out) 패키지들을 형성할 가능성인데, 이것은 다이 상의 I/O 패드들이 다이보다 큰 영역으로 재분배될 수 있어서, 다이들의 표면들 상에 패킹된 I/O 패드들의 개수가 증가될 수 있다는 것을 의미한다. 이 패키징 기술의 다른 유리한 특징은 "양품의 다이(known-good-die)"가 패키징되고 결함이 있는 다이는 폐기되므로 결함이 있는 다이에 대해 비용과 노력을 낭비하지 않는다는 것이다.
팬 아웃 패키지에서, 디바이스 다이는 몰딩 화합물에 봉지화(encapsulated)되고, 이는 나중에 디바이스 다이를 노출시키도록 평탄화된다. 디바이스 다이 위에 유전체층이 형성된다. 디바이스 다이에 연결되도록 하기 위해 재분배 라인이 유전체층에 형성된다. 팬 아웃 패키지는 또한 몰딩 화합물을 관통하는 쓰루 비아를 포함할 수 있다.
본 발명개시의 일부 실시예들에 따라, 방법은, 봉지재 물질 내에서 디바이스를 봉지화하는 단계, 봉지재 물질과 디바이스를 평탄화하는 단계, 및 봉지재 물질과 디바이스 위에 도전성 피처를 형성하는 단계를 포함한다. 도전성 피처의 형성은, 제1 시드층을 형성하기 위해 제1 도전성 물질을 퇴적하는 단계, 제2 시드층을 형성하기 위해 제1 도전성 물질과는 상이한 제2 도전성 물질을 제1 시드층 위에 퇴적하는 단계, 제2 시드층 위에 금속 영역을 도금하는 단계, 제2 시드층에 대해 제1 에칭을 수행하는 단계, 제1 시드층에 대해 제2 에칭을 수행하는 단계, 및 제1 시드층이 에칭된 후, 제2 시드층과 금속 영역에 대해 제3 에칭을 수행하는 단계를 포함한다. 실시예에서, 제3 에칭은 제1 시드층을 실질적으로 침식하지 않는 화학물질을 사용하여 수행된다. 실시예에서, 제1 시드층은 티타늄을 포함하고, 제2 시드층은 구리를 포함한다. 실시예에서, 제3 에칭은 습식 에칭을 포함한다. 실시예에서, 언더컷이 제2 에칭에 의해 생성되고, 제3 에칭은 언더컷을 제거한다. 실시예에서, 본 방법은 복수의 샘플들을 형성하는 단계를 포함하고, 복수의 샘플들 각각은 도전성 피처의 구조와 유사한 구조를 각각 포함하며, 복수의 샘플들을 형성하는 단계는, 상이한 에칭 공정 조건들을 사용하여 복수의 샘플들을 에칭하는 단계; 및 상이한 에칭 공정 조건들로부터, 최소 언더컷을 갖는 샘플을 초래시키는 공정 조건을 선택하는 단계를 포함하고, 도전성 피처를 형성하는 단계는 상기 공정 조건을 사용하여 수행된다. 실시예에서, 금속 영역을 도금하는 단계는, 금속 라인을 형성하기 위한 제1 도금 공정; 및 금속 라인 위에 있고 금속 라인에 접합되는 비아를 형성하기 위한 제2 도금 공정을 포함하고, 비아는 금속 라인보다 폭이 좁고, 제3 에칭 동안, 금속 라인과 비아 둘 다는 에칭된다.
본 발명개시의 일부 실시예들에 따라, 방법은, 접착층을 포함하는 금속 시드층을 형성하는 단계; 금속 시드층 위에 복수의 구리 함유 피처들을 형성하는 단계; 금속 시드층을 에칭하는 단계 - 금속 시드층의 잔존 부분들은 구리 함유 피처들과 중첩되고, 서로 물리적으로 분리되어 있음 -; 및 복수의 구리 함유 피처들에 대해 에칭을 수행하는 단계를 포함하고, 상기 에칭에서는, 복수의 구리 함유 피처들의 횡측 치수가, 금속 시드층의 잔존 부분 내의 아래에 있는 접착층의 각각의 부분보다 더 많이 감소된다. 실시예에서, 금속 시드층을 에칭하는 단계는 제1 화학 용액을 사용하여 수행되는 에칭 단계를 포함하고, 복수의 구리 함유 피처들에 대한 에칭은 제1 화학 용액과는 상이한 제2 화학 용액을 사용하여 수행된다. 실시예에서, 복수의 구리 함유 피처들에 대한 에칭은 금속 시드층이 에칭된 후에 수행된다. 실시예에서, 금속 시드층을 에칭한 후, 언더컷이 구리 함유 피처들의 가장자리 부분 아래에서 생성되고, 복수의 구리 함유 피처들에 대한 에칭 후, 언더컷이 감소된다. 실시예에서, 언더컷은 복수의 구리 함유 피처들에 대한 에칭에 의해 제거된다. 실시예에서, 접착층은 구리 함유 피처들의 물질과는 상이한 물질로 형성된다. 실시예에서, 복수의 구리 함유 피처들에 대한 에칭 동안, 접착층은 실질적으로 에칭되지 않는다.
본 발명개시의 일부 실시예들에 따라, 방법은, 티타늄 시드층을 퇴적하는 단계; 티타늄 시드층 위에 구리 시드층을 퇴적하는 단계; 구리 시드층 위에 제1 패터닝된 마스크를 형성하는 단계 - 제1 패터닝된 마스크 내에 제1 개구가 형성됨 -; 제1 개구 내에 금속 라인을 도금하는 단계; 제1 패터닝된 마스크를 제거하는 단계; 금속 라인의 일부분을 노출시키기 위해 금속 라인과 구리 시드층 위에 제2 패터닝된 마스크를 형성하는 단계 - 제2 패터닝된 마스크 내에 제2 개구가 형성됨 -; 금속 라인 위에 그리고 제2 개구 내에 비아를 도금하는 단계; 제2 패터닝된 마스크를 제거하는 단계; 금속 라인에 의해 덮혀지지 않은 구리 시드층의 노출된 부분이 제거되고, 티타늄 시드층의 일부분이 노출될 때까지 구리 시드층에 대해 제1 에칭을 수행하는 단계; 티타늄 시드층의 일부분을 제거하기 위해 티타늄 시드층에 대해 제2 에칭을 수행하는 단계 - 티타늄 시드층은 금속 라인보다 더 횡측으로 리세싱되어 언더컷을 형성함 -; 및 언더컷을 적어도 감소시키기 위해 금속 라인과 구리 시드층에 대해 제3 에칭을 수행하는 단계를 포함한다. 실시예에서, 언더컷은 제3 에칭에 의해 제거된다. 실시예에서, 제3 에칭에서는, 금속 라인과 비아 둘 다가 에칭된다. 실시예에서, 제3 에칭은 등방성 에칭이다. 실시예에서, 제3 에칭은 습식 에칭을 포함한다. 실시예에서, 제3 에칭에서는, 티타늄 씨드층은 실질적으로 에칭되지 않는다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. RDL을 형성하기 위해 3단계 에칭 공정을 수행함으로써, RDL 내의 언더컷이 제거되거나 감소되며, RDL의 신뢰성이 향상된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 26은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다.
도 27은 일부 실시예들에 따른 쓰루 비아가 없는 패키지의 단면도를 나타낸다.
도 28 내지 도 35는 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다.
도 36a, 도 36b, 및 도 37은 일부 실시예들에 따른 일부 RDL들의 프로파일들을 나타낸다.
도 38은 일부 실시예들에 따른 패키지들을 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
집적형 팬 아웃(Integrated Fan-Out; InFO) 패키지 및 그 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 일부 실시예들에 따라 InFO 패키지를 형성하는 중간 단계들이 예시된다. 일부 실시예들의 몇가지 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 26은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다. 도 1 내지 도 26에서 도시된 단계들은 또한 도 38에서 도시된 공정 흐름(200)에서 개략적으로 나타난다.
도 1을 참조하면, 캐리어(20)가 제공되고, 캐리어(20) 상에 박리막(22)이 코팅된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(202)로서 나타난다. 캐리어(20)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 둥근 평면 형상을 가질 수 있다. 박리막(22)은 캐리어(20)의 최상면과 물리적으로 접촉한다. 박리막(22)은 광열변환(Light-to-Heat Conversion; LTHC) 코팅 물질로 형성될 수 있고, 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 발명개시의 일부 실시예들에 따르면, LTHC 코팅 물질은 (레이저와 같은) 광/방사선의 가열 하에서 분해될 수 있으며, 이에 따라 캐리어(20)를 그 위에 형성된 구조물로부터 떼어낼 수 있다.
본 발명개시의 일부 실시예들에 따르면, 도 1에서 도시된 바와 같이, 유전체 버퍼층(24)이 LTHC 코팅 물질(22) 상에 형성된다. 각각의 공정은 또한 도 38에서 도시된 공정 흐름에서의 단계(202)로서 나타난다. 일부 실시예들에 따르면, 유전체 버퍼층(24)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다.
도 2와 도 3은 금속 포스트(post)(32)의 형성을 나타낸다. 도 2를 참조하면, 금속 시드층(26)이, 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 통해 형성된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(204)로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 금속 시드층(26)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 포토레지스트(28)가 금속 시드층(26) 위에 형성된다. 그 후 포토리소그래피 마스크(도시되지 않음)를 사용하여 포토 레지스트(28)에 대해 노광이 수행된다. 후속적인 현상(development) 이후, 포토레지스트(28) 내에 개구(30)가 형성된다. 금속 시드층(26)의 일부분들이 개구(30)를 통해 노출된다.
다음으로, 개구(30) 내에 금속성 물질을 도금함으로써 금속 포스트(32)가 형성된다. 각각의 공정은 또한 도 38에서 도시된 공정 흐름에서의 단계(204)로서 나타난다. 금속 포스트(32)는 최종 패키지에서 나중에 형성되는 봉지재 물질(몰딩 화합물일 수 있음)을 관통할 것이기 때문에, 쓰루 비아 또는 쓰루 몰딩이라고 달리 불리운다. 도금된 금속 물질은 구리 또는 구리 합금일 수 있다. 금속 포스트(32)의 최상면은 포토레지스트(28)의 최상면보다 낮아서, 금속 포스트(32)의 형상은 개구(30)에 의해 감금된다. 금속 포스트(32)는 실질적으로 수직하고 직선인 가장자리들을 가질 수 있다. 대안적으로, 금속 포스트(32)의 중간 부분이 각각의 최상부 및 바닥부보다 좁도록, 금속 포스트(32)는 단면도에서 바라봤을 때 모래시계 형상을 가질 수 있다.
후속 단계에서, 패터닝된 포토레지스트(28)가 제거되고, 이에 따라 그 아래에 있던 금속 시드층(26)의 일부분이 노출된다. 그 후, 금속 시드층(26)의 노출된 부분은 에칭 단계에서, 예를 들어, 이방성 에칭 단계 및/또는 등방성 에칭 단계에서 제거된다. 따라서, 남아있는 시드층(26)의 가장자리는 그 위에 있는 금속 포스트(32)의 각각의 부분과 동일한 종단을 형성하거나 또는 실질적으로 동일한 종단을 형성할 수 있거나, 또는, 그 위에 있는 각각의 도금된 물질의 각각의 가장자리들로부터 횡측으로 리세싱되어, 언더컷(undercut)을 가질 수 있다. 결과적인 금속 포스트(32)가 도 3에서 도시되어 있는데, 여기서는 언더컷이 도시되어 있지 않다. 본 설명 전반에 걸쳐, 금속 시드층(26)의 남아있는 부분(도 3 참조)은 금속 포스트(32)의 일부로서 간주된다. 평면도에서 바라본 금속 포스트(32)의 형상은, 비제한적인 예시로서, 원형, 직사각형, 육각형, 팔각형 등을 포함한다. 금속 포스트(32)의 형성 후, 유전체 버퍼층(24)이 노출된다.
도 4는 디바이스(36)(달리, 패키지 컴포넌트라고 지칭됨)의 배치/부착을 나타낸다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(206)로서 나타난다. 디바이스(36)는 디바이스 다이일 수 있으며, 따라서 디바이스 다이(36)라고 칭해지지만, 디바이스(36)는 또한 패키지, 다이 스택 등일 수 있다. 디바이스 다이(36)는 다이 부착막(Die-Attach Film; DAF)(34)을 통해 유전체 버퍼층(24)에 부착되는데, 이 다이 부착막(DAF)(34)은 디바이스 다이(36)가 유전체 버퍼층(24) 상에 배치되기 전에 디바이스 다이(36) 상에 미리 부착되는 접착막이다. 디바이스 다이(36)는 아래에 있는 각각의 DAF(34)와 물리적으로 접촉하는 후면(아래를 향하는 표면)을 갖는 반도체 기판들을 포함할 수 있다. 디바이스 다이(36)는 반도체 기판의 전면(위를 향하는 표면)에서 트랜지스터들(미도시됨)을 포함하는 능동 디바이스들과 같은, 집적 회로 디바이스들을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이(36)는 CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, 모바일 애플리케이션 다이, MCU(Micro Control Unit) 다이, I/O(input-output) 다이, BB(BaseBand) 다이, AP(Application Processor) 다이일 수 있는 하나 이상의 로직 다이를 포함한다. 하나의 디바이스 다이(36)가 도시되어 있지만, 캐리어(20)는 웨이퍼 레벨 캐리어이기 때문에, 다이 배치 단계에서 복수의 동일 그룹들의 디바이스 다이(36)가 유전체 버퍼층(24) 위에 배치될 수 있고, 디바이스 다이 그룹들은 복수의 행과 복수의 열을 포함하는 어레이로서 할당될 수 있다.
일부 예시적인 실시예들에 따르면, (구리 필라(pillar)와 같은) 금속 필라(42)가 디바이스 다이(36)의 일부로서 미리 형성되고, 금속 필라(42)는 예컨대, 알루미늄 패드일 수 있는 아래에 있는 금속 패드(40)를 통해 디바이스 다이(36) 내의 트랜지스터들(도시되지 않음)과 같은 집적 회로 디바이스들에 전기적으로 결합된다. 하나의 금속 패드(40) 및 하나의 금속 필라(42)가 각각의 디바이스(36) 내에 있는 것으로서 도시되었지만, 각각의 디바이스(36)는 복수의 금속 패드들 및 그 위에 있는 복수의 금속 필라(42)들을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 폴리머층(44)과 같은 유전체층이, 최상부 유전체층으로서, 동일한 디바이스 다이 내의 이웃하는 금속 필라(42)들 사이의 갭을 채운다. 폴리머층(44) 아래에 패시베이션층(43)이 또한 있을 수 있다. 최상부 유전체층(44)은 또한 금속 필라(42)를 덮고 보호하는 부분을 포함할 수 있다. 폴리머층(44)은 본 발명개의 일부 실시예들에 따라 PBO 또는 폴리이미드로 형성될 수 있다. 디바이스 다이(36)는 본 발명개시의 실시예들에 의해 구상되는, 상이한 최상부 유전체층들을 포함하는 상이한 설계를 가질 수 있다는 것을 알 수 있다.
다음으로, 도 5를 참조하면, 디바이스 다이(36) 및 금속 포스트(32)는 봉지재 물질(48) 내에 봉지화된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(208)로서 나타난다. 따라서, 금속 포스트(32)를 이후부터는 쓰루 비아라고 칭한다. 봉지재 물질(48)은 이웃해 있는 쓰루 비아(32)들 사이의 갭과, 쓰루 비아(32)와 디바이스 다이(36) 사이의 갭을 채운다. 봉지재 물질(48)은 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지일 수 있다. 봉지재 물질(48)의 최상면은 금속 필라(42)와 쓰루 비아(32)의 최상단 단부보다 높다. 봉지재 물질(48)은 폴리머, 수지, 에폭시 등일 수 있는 기저 물질(48A), 및 기저 물질(48A) 내의 필러(filler) 입자(48B)를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 또는 실리카 등과 같은 유전체 물질(들)의 입자들일 수 있고, 구형 형상을 가질 수 있다. 또한, 구형 필러 입자(48B)는, 일부 예시들에 따라 도시된 바와 같이, 동일하거나 상이한 직경을 가질 수 있다.
도 5에서 또한 도시된 바와 같이, 후속 단계에서, 쓰루 비아(32)와 금속 필라(42)가 모두 노출될 때까지, 봉지재 물질(48)과 유전체층(44)을 얇게 하기 위해, 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 단계 또는 기계적 그라인딩 단계와 같은 평탄화 단계가 수행된다. 쓰루 비아(32)와 금속 필라(42) 둘 다의 노출을 보장하기 위해 쓰루 비아(32)와 금속 필라(42)는 또한 약하게 폴리싱될 수 있다. 평탄화 공정으로 인해, 쓰루 비아(32)의 최상단 단부들은 금속 필라(42)의 최상면과 실질적으로 동일한 레벨(동일 평면)에 있고, 봉지재 물질(48)의 최상면과 실질적으로 동일 평면을 이룬다. 평탄화 공정으로 인해, 몰딩된 봉지재 물질(48)의 최상부에 있는 일부 필러 입자(48B)는 부분적으로 폴리싱되어, 도 5에서 도시된 바와 같이, 일부 필러 입자들의 최상부는 제거되고, 바닥부는 남게 된다. 따라서, 결과적인 부분적 필러 입자는 평면인 최상면을 가질 것이며, 이 평면인 최상면은 기저 물질(48A), 쓰루 비아(32), 및 금속 필러(42)의 최상면과 동일 평면 상에 있다.
도 6 내지 도 22는 전측면(front-side) 재배선 구조물의 형성을 나타낸다. 도 6 내지 도 10은 비아 및 각각의 유전체층의 형성을 나타낸다. 도 6을 참조하면, 금속 시드층(50)이 블랭킷층(blanket layer)으로서 형성되고, 이 금속 시드층(50)은 접착층(50A)과 구리 함유층(50B)을 포함할 수 있다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(210)로서 나타난다. 접착층(50A)은 구리와는 상이한 금속을 포함하고, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 구리 함유층(50B)은 순수하거나 또는 실질적으로 순수한 (예를 들어, 약 95%보다 큰 퍼센트의) 구리 또는 구리 합금으로 형성될 수 있다. 금속 시드층(50) 위에 패터닝된 포토레지스트(52)가 형성되고, 개구(54)가, 예를 들어, 포토리소그래피 공정을 통해 형성된다. 각각의 공정은 또한 도 38에서 도시된 공정 흐름에서의 단계(210)로서 나타난다.
다음으로, 도 7에서 도시된 바와 같이, 예컨대 전기 화학 도금일 수 있는 도금을 통해 개구(54) 내에 비아(56)가 형성된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(212)로서 나타난다. 비아(56)는 구리 또는 구리 합금으로 형성될 수 있다. 비아(56)를 형성하기 위한 도금 후, 포토레지스트(52)는 제거된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(214)로서 나타난다.
다음으로, 3단계 에칭 공정이 수행된다. 3단계 에칭 공정의 첫번째 단계에서, 제거된 포토레지스트(52) 바로 아래에 있는 구리 함유층(50B)의 일부분이 제거된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(216)로서 나타난다. 에칭은 습식 에칭 또는 건식 에칭일 수 있고, 등방성 에칭 공정일 수 있다. 에칭 화학물질은 H3PO4, H2O2, 및 H2O의 혼합물, H2SO4, H2O2, 및 H2O의 혼합물, (NH4)2S2O8와 H2O의 혼합물, HCl 용액, HCl과 CuCl2의 혼합물, FeCl3 용액, 및 이들의 조합을 포함할 수 있다.
구리 함유층(50B)의 에칭 후, 접착층(50A)이 노출된다. 그 후, 제2 에칭 공정이 수행된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(218)로서 나타난다. 접착층(50A)은 습식 에칭을 사용하여 에칭될 수 있다. 에칭 화학물질/용액은 접착층(50A)을 침식하되, 구리 함유층(50B)과 비아(56)를 침식하지 않도록 선택된 것이다. 에칭 화학물질/용액은 HF 용액, HF/H2O2의 혼합물, H2O2(일부 다른 첨가제들을 가짐), NaHCO3, NaOH, NaHCO3/H2O2의 혼합물, NaHCO3/NaOH/H2O2의 혼합물, 또는 알칼리 금속 수산화물 수용액과 같은 산성 또는 염기성 화학물질/용액을 포함할 수 있다. 알칼리 금속 수산화물 수용액은 NaOH, KOH 등의 용액일 수 있다. 설명 전반에 걸쳐, 구리 함유층(50B)과 그 위에 있는 비아(56)의 잔존 부분을 통째로 비아(60)라고 칭한다.
도 8에서 도시된 바와 같이, 비아(60)의 가장자리 부분 바로 아래에 언더컷(58)이 형성되며, 언더컷(58)은 접착층(50A)의 횡측 오버에칭(over-etching)에 의해 유발된 것이다. 본 발명개시의 일부 실시예들에 따라, 언더컷(58)의 폭(W1)은 약 0.1㎛보다 크며, 각각의 에천트의 에칭 선택비 및 에칭 능력에 따라 약 0.1㎛과 약 0.5㎛ 사이일 수 있다. 언더컷은, 특히 비아(60)가 예컨대, 약 1㎛ 내지 약 6㎛의 범위 내(예를 들어, 약 4㎛)일 수 있는 임계 피치보다 작은 미소 피치를 갖고/갖거나, 비아(60)의 폭(W2)이 약 2㎛보다 작을 때, 비아(60)의 신뢰성 저하를 야기시킨다. 피치는 이웃해 있는 피처들의 중앙 라인들 간의 거리, 이웃해 있는 피처들의 왼쪽 가장자리들 간의 거리, 또는 이웃해 있는 피처들의 오른쪽 가장자리들 간의 거리일 수 있다. 언더컷(58)의 폭(W1)이 비아(60)의 W2의 10%보다 클 때, 언더컷은 비아(60)의 변형 및/또는 박리를 야기시킬 수 있다.
본 발명개시의 일부 실시예들에 따라, 감소된 비아(60) 아래에 언더컷이 존재하지 않도록, 비아(60)의 횡측 치수를 감소시키기 위해, 재에칭(re-etching) 공정(3단계 에칭에서 제3 에칭 단계)이 수행된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(220)로서 나타난다. 재에칭은 비아(56)와 구리 함유층(50B)이 제1 에칭 단계에서 이미 에칭되었기 때문에 이렇게 이름붙인 것이다. 에칭 화학물질/용액은 비아(60)를 침식하되, 접착층(50A)을 침식하지 않도록 선택된다. 에칭 화학물질은 H3PO4, H2O2, 및 H2O의 혼합물, H2SO4, H2O2, 및 H2O의 혼합물, (NH4)2S2O8와 H2O의 혼합물, HCl 용액, HCl과 CuCl2의 혼합물, FeCl3 용액, 및 이들의 조합을 포함할 수 있다. 에칭 화학물질은 전술한 산성 화학물질의 일부를 비롯하여 산성일 수 있다. 에칭은 습식 에칭일 수 있고, 등방성 에칭 공정일 수 있다. 재에칭에서, 비아(60)는 접착층(50A)보다 횡측으로 더 줄어들고, 이에 따라 언더컷은 적어도 감소되거나 제거된다. 재에칭 공정 후, 제로 언더컷(zero-undercut)(예를 들어, 언더컷의 폭이 제로이거나, 또는 약 0.1㎛보다 작음)이 있을 수 있다. 제로 언더컷을 갖기 때문에, 비아(60)의 가장자리는 그 아래에 있는 접착층(50A)의 가장자리와 동일 평면을 이루거나 또는 실질적으로 동일 평면을 이룰 수 있다. 공정 변동으로 인해, 일부 접착층(50A)은 그 위에 있는 각각의 비아(60)의 가장자리와 동일 평면을 이루는 가장자리를 가질 수 있는 반면에, 동일 패키지 내의 일부 다른 접착층(50A)은 그 위에 있는 각각의 비아(60)의 가장자리를 넘어 횡측으로 연장될 수 있다(이러한 효과를 풋팅(footing)이라고 칭한다). 언더컷을 제거하면 비아(60)의 신뢰성을 향상시킨다.
본 발명개시의 일부 실시예들에 따르면, 제로 언더컷을 생성하기 위한 바람직한 공정 조건을 결정하기 위해, 비아(60)를 에칭하기 위한 공정 조건이 실험을 통해 결정될 수 있다. 예를 들어, 복수의 샘플 웨이퍼가 제조될 수 있으며, 언더컷을 갖는 비아(60)를 포함하는 구조물이 샘플 웨이퍼에서 형성된다. 언더컷의 양은 비아(60)와 접착층(50A)의 물질와 관련이 있고, 접착층(50A)과 비아(60)를 에칭하기 위한 공정 조건과 관련이 있다는 것을 알게 된다. 따라서, 예컨대, 상이한 에칭 지속기간, 상이한 농도의 에칭 화학물질, 상이한 온도, 상이한 에칭 화학물질 등을 포함하는 상이한 공정 조건을 이용하여 복수의 샘플 웨이퍼를 에칭함으로써, 제로 언더컷을 초래할 수 있는 공정 조건을 결정할 수 있다. 그 후, 대량 생산을 위해 생산 웨이퍼 상에 비아(60)를 형성하기 위해, 비아(60)를 형성하고 비아(60)를 에칭하기 위한 공정 조건이 이용된다. 제로 언더컷을 갖는 결과적인 비아(60)가 도 9에서 도시된다.
도 10을 참조하면, 유전체층(62)이 형성된다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(62)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 그 형성은, 유동가능한 형태를 갖는 유전체층(62)을 코팅하는 단계, 및 그 후에 유전체층(62)을 경화시키는 단계를 포함한다. 본 발명개시의 대안적인 실시예들에 따르면, 유전체층(62)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 유전체 물질로 형성된다. 형성 방법은 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 또는 다른 적용가능한 증착 방법을 포함할 수 있다. 그 후, 비아(60)와 유전체층(62)의 최상면을 평탄화하기 위해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 적용된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(222)로서 나타난다.
다음으로, 도 11 내지 도 18은 금속 라인 및 그 위에 있는 비아의 형성을 나타낸다. 도 11을 참조하면, 금속 시드층(64)이 형성된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(224)로서 나타난다. 금속 시드층(64)은 블랭킷층으로서 형성되고, 접착층(64A)과 구리 함유층(64B)을 포함할 수 있다. 접착층(64A)은 구리와는 상이한 금속을 포함하고, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 금속 시드층(64) 위에 패터닝된 포토레지스트(66)가 형성되고, 개구(68)가, 예를 들어, 노광과 현상을 통해 형성된다. 각각의 공정은 또한 도 38에서 도시된 공정 흐름에서의 단계(224)로서 나타난다.
다음으로, 도 12에서 도시된 바와 같이, 예컨대 전기 화학 도금일 수 있는 도금을 통해 개구(68) 내에 금속 라인(70)이 형성된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(226)로서 나타난다. 금속 라인(70)은 구리 또는 구리 합금으로 형성될 수 있다. 금속 라인(70)을 형성하기 위한 도금 이후, 포토레지스트(66)가 제거되고, 결과적인 구조물이 도 13에서 도시된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(228)로서 나타난다.
다음으로, 도 14를 참조하면, 금속 시드층(64)을 에칭하지 않고서, 개구(74)를 형성하도록 포토레지스트(72)가 형성되고 패터닝되며, 이 개구(74)를 통해 금속 라인(70)은 노출된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(230)로서 나타난다. 후속 단계에서, 도 15에서 도시된 바와 같이, 예컨대 도금을 통해 개구(74) 내에 비아(76)가 형성된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(232)로서 나타난다. 이 때 블랭킷 시드층(64)은 블랭킷 도전층으로서 역할을 하기 위해 여전히 존재하기 때문에, 또다른 블랭킷 시드층을 형성하지 않고서 비아(76)가 형성될 수 있다. 비아(76)는 구리 또는 구리 합금일 수 있는 동종(homogenous) 물질로 형성될 수 있다. 금속 라인(70)이 그 위에 있는 비아(76)와 접합되는 곳을 표시하기 위한 점선이 도시되어 있다.
그 후, 포토레지스트(72)가 제거되어, 그 아래에 있던 금속 시드층(64) 부분을 밖으로 드러낸다. 결과적인 구조물이 도 16에서 도시된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(234)로서 나타난다. 다음으로, 또다른 3단계 에칭 공정의 제1 에칭 단계와 제2 에칭 단계가 수행되어, 도 17에서 도시된 구조물이 형성된다. 구리 함유층(64B)이 제1 에칭 공정에서 에칭된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(236)로서 나타난다. 에칭은 구리 함유층(64B)(및 금속 라인(70) 및 비아(76))을 침식하되, 접착층(64A)을 침식하지 않는 화학물질을 사용하는 등방성 에칭일 수 있다. 그 후, 접착층(64A)이 에칭되는 제2 에칭 공정이 수행된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(238)로서 나타난다. 에칭은 접착층(64A)을 침식하되, 금속 라인(70)과 비아(76)를 침식하지 않는 화학물질을 사용하는 등방성 에칭일 수 있다. 층들(64A, 64B)을 에칭하는 것에 관한 세부사항은 층들(50A, 50B)의 에칭에 대한 논의에서 각각 찾아볼 수 있으며(도 8 참조), 여기서는 반복하지 않는다. 결과적인 구조물에서, 구리 함유층(64B) 및 그 위에 있는 금속 라인(70) 부분을 통째로 금속 라인(71)이라고 칭한다. 언더컷(77)이 금속 라인(71) 아래에서 형성될 수 있다.
다음으로, 제3 에칭 단계에서, 언더컷(77)을 제거하거나 또는 적어도 감소시키기 위해 금속 라인(71) 및 비아(76)가 재에칭된다. 각각의 공정은 도 38에서 도시된 공정 흐름에서의 단계(240)로서 나타난다. 결과적인 구조물이 도 18에서 도시된다. 에칭은 금속 라인(71)과 비아(76)를 동시에 침식하되, 접착층(64A)을 침식하지 않는 화학물질을 사용하는 등방성 에칭일 수 있다. 최적의 에칭 공정 조건을 결정하기 위한 공정, 에칭 화학물질, 및 공정 조건은 비아(60)를 형성할 때와 유사하며, 비아(60)의 형성에 대한 논의에서 찾아볼 수 있다. 에칭 공정에서, 금속 라인(71)과 비아(76)의 횡측 치수가 감소되어, 결과적으로 언더컷의 제거 또는 적어도 감소를 초래시킨다. 게다가, 금속 라인(71)과 비아(76)의 높이가 또한 감소되고, 금속 라인(71)과 비아(76)의 모서리는 둥글게될 수 있다.
도 18을 참조하면, 유전체층(78)이 형성된다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(78)은 유전체층(62)을 형성하기 위한 후보 물질들과 후보 방법들의 동일한 그룹으로부터 선택된 물질과 방법을 사용하여 형성된다. 따라서 세부사항은 반복하지 않는다. 그 후, 비아(76)와 유전체층(78)의 최상면을 평탄화하기 위해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 결과적인 구조물이 도 19에서 도시된다.
도 20과 도 21은 접착층(80A), 금속 라인(82), 비아(84), 및 유전체층(86)의 형성을 나타낸다. 접착층(80A), 금속 라인(82), 비아(84), 및 유전체층(86)의 형성의 세부사항은 접착층(64A), 금속 라인(71), 비아(76), 및 유전체층(78)의 형성과 본질적으로 동일할 수 있으므로, 여기서는 반복하지 않는다.
도 22와 도 23은 접착층(88A), 금속 라인과 금속 패드(이후부터 라인/패드라고 칭함)(90), 및 유전체층(92)의 형성을 나타낸다. 세부사항은 접착층(64A), 금속 라인(71), 비아(76), 및 유전체층(78)의 형성과 본질적으로 동일할 수 있으므로, 여기서는 반복하지 않는다. 대안적인 실시예들에 따르면, 접착층(88A)의 재에칭 단계는 선택적으로 건너뛸 수 있고, 언더컷은 금속 라인/패드(90) 아래에 존재한다. 도 23에서 또한 도시된 바와 같이, 금속 라인/패드(90) 내의 금속 패드를 노출시키도록 유전체층(92) 내에 개구(94)가 형성된다.
도 24는 일부 예시적인 실시예들에 따른 언더 범프 금속(Under-Bump Metallurgy; UBM)(96)과 전기적 커넥터(98)의 형성을 나타낸다. 본 발명개시의 일부 실시예에 따르면, UBM(96)은 금속 라인/패드(90) 내의 금속 패드와 접촉하기 위해 유전체층(92) 내의 개구 내로 연장되도록 형성된다. UBM(96)은 니켈, 구리, 티타늄, 또는 이들의 다층으로 형성될 수 있다. 일부 예시적인 실시예들에 따르면, UBM(96)은 티타늄층 및 이 티타늄층 위의 구리층을 포함한다.
그 후, 전기적 커넥터(98)가 형성된다. 전기적 커넥터(98)의 형성은 구리 필라일 수 있는 비 솔더(non-solder) 금속 필라를 도금하는 것을 포함할 수 있다. 솔더 캡(100)이 또한 형성될 수 있으며, 솔더 캡(100)은 도금되고, 그 후 리플로우될 수 있다. 설명 전반에 걸쳐, 박리막(22) 위에 있는 모든 컴포넌트들을 통째로 포함하는 구조물을 패키지(102)라고 칭하며, 이는 복수의 디바이스 다이(36)를 포함하는 복합 웨이퍼(이하에서는 복합 웨이퍼(102)라고도 칭함)일 수 있다.
다음으로, 예를 들어, 박리막(22) 상에 광을 투사함으로써 복합 웨이퍼(102)가 캐리어(20)로부터 분리되고, (레이저 빔과 같은) 광이 투명 캐리어(20)를 통과한 후, 복합 웨이퍼(102)가 테이프(도시되지 않음) 상에 배치될 수 있다. 이에 따라, 박리막(22)은 분해되고, 복합 웨이퍼(102)는 캐리어(20)로부터 박리된다. 결과적인 복합 웨이퍼(102)가 도 25에서 도시된다.
도 26을 참조하면, 개구(솔더 영역(122)에 의해 점유됨)가 유전체 버퍼층(24) 내에 형성되고, 따라서 쓰루 비아(32)가 노출된다. 본 발명개시의 일부 실시예들에 따르면, 개구는 레이저 드릴을 통해 형성된다. 본 발명개시의 대안적인 실시예들에 따르면, 개구는 리소그래피 공정에서의 에칭을 통해 형성된다.
복합 웨이퍼(102)는 서로 동일한 복수의 패키지(102')(도 26 참조)를 포함하며, 각각의 패키지(102')는 복수의 쓰루 비아(32)와 하나 이상의 디바이스 다이(36)를 포함한다. 도 26은 패키지(104)를 패키지(102')에 접합시켜서, 패키지 온 패키지(Package-on-Package; PoP) 구조물/패키지(300)를 형성하는 것을 나타낸다. 접합은 솔더 영역(100)을 통해 수행된다. 본 발명개시의 일부 실시예들에 따르면, 패키지(104)는 정적 랜덤 액세스 메모리(SRAM) 다이, 동적 랜덤 액세스 메모리(DRAM) 다이 등과 같은 메모리 다이일 수 있는 디바이스 다이(들)과 패키지 기판(106)을 포함한다. 언더필(128)이 또한 패키지(104)와 그 아래에 있는 패키지(102') 사이의 갭 내에 배치되고, 경화된다.
복합 웨이퍼(102)를 서로 동일한 개개의 패키지들로 분리시키기 위해 단품화(다이 소잉(die-saw)) 공정이 수행된다. 도 26은 또한 솔더 영역(122)을 통해 단품화된 패키지를 패키지 컴포넌트(120)에 접합시키는 것을 나타낸다. 본 발명개시의 일부 실시예들에 따르면, 패키지 컴포넌트(120)는 무코어(coreless) 기판 또는 코어를 갖는 기판일 수 있는 패키지 기판이다. 본 발명개시의 다른 실시예들에 따르면, 패키지 컴포넌트(120)는 인쇄 회로 기판 또는 패키지이다. 도 26에서의 패키지를 이후부터 패키지(126)라고 칭한다.
도 27은 대안적인 실시예들에 따른 패키지(126)의 형성을 나타낸다. 도 27에서 도시된 패키지는, 도 26에서의 쓰루 비아(32)가 형성되지 않는다는 것을 제외하고는, 도 26에서 도시된 패키지와 유사하다. 따라서, 패키지 컴포넌트(120)는 패키지(102')에 접합된다.
도 28 내지 도 35는 본 발명개시의 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 명시되지 않는 한, 도 1 내지 도 26에서 도시된 실시예들에서 동일한 참조 번호들에 의해 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 28 내지 도 35에서 도시된 컴포넌트들의 형성 공정 및 물질들에 관한 세부사항들은 도 1 내지 도 26에서 도시된 실시예의 설명에서 찾아볼 수 있다.
이러한 실시예들의 초기 단계들은 도 1 내지 도 5에서 도시된 것과 본질적으로 동일하다. 다음으로, 유전체층(130)이 형성되고, 쓰루 비아(32)와 금속 필라(42)를 노출시키도록 유전체층(130) 내에 비아 개구(132)가 형성된다. 유전체층(130)은 유전체층(62)을 형성하기 위한 후보 물질들의 동일한 그룹으로부터 선택된 물질로 형성될 수 있다.
도 29를 참조하면, 금속 시드층(134)이 형성되고, 이 금속 시드층(134)은 접착층(134A)과 구리 함유층(134B)을 포함할 수 있다. 접착층(134A)과 구리 함유층(134B)의 조성 및 형성 방법은 각각 접착층(50A)과 구리 함유층(50B)(도 6 참조)과 유사할 수 있으므로, 여기에서 반복하지 않는다. 그 후, 패터닝된 포토레지스트(136)가 형성되고, 그 아래에 있는 시드층(134)을 노출시키도록 개구(138)가 형성된다. 다음으로, 도 30에서 도시된 바와 같이, 도금 공정이 수행되어, 비아(140)와 금속 라인(142)이 금속 시드층(134) 상에 형성된다. 비아(140)와 금속 라인(142)을 이후부터는 통째로 재배선 라인(144)이라고 칭한다. 비아(140)와 금속 라인(142)은 본 발명개시의 일부 실시예들에 따라 구리 또는 구리 합금으로 형성될 수 있다.
후속 단계에서, 포토레지스트(136)가 제거되고, 이에 따라 그 아래에 있던 금속 시드층(134)의 일부분이 노출된다. 그 후, 3단계 에칭 공정이 수행된다. 먼저, 금속 시드층(134)의 노출된 부분이 제1 및 제2 에칭 단계들에서 에칭된다. 에칭 공정 조건 및 대응하는 화학물질은 도 7 및 도 8을 참조하여 논의된 금속 시드층(50)의 에칭 때와 유사하다. 그 결과, 도 31에서 도시된 바와 같이, 언더컷(146)이 형성된다. 설명 전반에 걸쳐, 금속 라인(142)과 비아(140)는 그 아래에 있는 구리 함유층(134B)(도 29 참조)의 잔존 부분을 바닥부로서 포함하는 것으로서 간주된다.
다음으로, 등방성 에칭 공정에서 재에칭이 수행되고, 결과적인 구조물이 도 32에서 도시된다. 재에칭은 도 8에서 도시된 공정을 참조하여 논의된, 금속 시드층(50)의 에칭 때와 동일한 화학물질들의 그룹으로부터 선택된 화학물질을 사용하여 수행될 수 있다. 따라서 공정 세부사항은 반복하지 않는다. 재에칭 이후, 금속 라인(142)의 횡측 치수는 감소되어, 금속 라인(142)의 가장자리는 접착층(134A)의 각각의 가장자리와 동일 평면을 이룰 수 있다. 도 31에서 도시된 언더컷(146)은, 실질적으로 제거되지 않더라도, 적어도 감소된다.
도 33은 유전체층(148), 접착층(150A), 비아(156), 및 금속 라인(158)의 형성을 나타낸다. 비아(156)와 금속 라인(158)을 이후부터는 통째로 RDL(160)이라고 칭한다. 형성 공정은 유전체층(130), 접착층(134A), 비아(140), 및 금속 라인(142)을 형성하는 공정과 본질적으로 동일할 수 있으며, 따라서 세부사항은 여기에서 설명하지 않는다. 또한, 금속 라인(158)과 비아(156)는 그 아래에 있던 구리 함유 시드층의 잔존 부분을 포함한다.
도 34는 유전체층(92), UBM(96), 금속 필라(98), 및 솔더 영역(100)의 형성, 및 이에 따라 복합 웨이퍼(102)를 형성하는 것을 나타낸다. 후속 단계들에서, 복합 웨이퍼(102)는 캐리어(20)로부터 분리된다. 후속 단계들은 도 25 및 도 26을 참조하여 도시되고 논의된 단계들과 유사하며, 따라서 세부사항은 여기에서 논의하지 않는다. 결과적인 패키지(126)가 도 35에서 도시된다.
구리 함유 금속 라인과 같은 구리 함유 영역과 비아를 재에칭함으로써, 언더컷은 제거되거나 감소될 수 있고, 결과적인 패키지의 신뢰성이 향상된다. 실험 결과들은, 미세 피치 금속 라인과 비아(예를 들어, 약 1㎛ 내지 약 6㎛일 수 있는 임계 피치보다 작은 피치를 가짐)에 대해 언더컷이 형성된 경우, 결과적인 구조물의 신뢰성이 악영향을 받는다는 것을 보여주었다. 반면에, 큰 피치 금속 라인과 비아(예를 들어, 임계 피치보다 큰 피치를 가짐)에 대해 언더컷이 형성된 경우, 결과적인 구조물의 신뢰성은 악영향을 받지 않는다. 본 발명개시의 일부 실시예들에 따르면, 상이한 피치와 폭을 갖는 금속 패드 및 RDL(금속 라인과 비아를 포함함)과 같은 샘플 도전성 피처들을 형성하도록 샘플 웨이퍼에 대해 실험들이 수행될 수 있고, 샘플 도전성 피처들의 신뢰성이 테스트된다. 따라서, 임계 피치가 결정될 수 있으며, 임계 피치 이상의 피치를 갖는 샘플 도전성 피처들은 신뢰성이 있고 변형 및 박리 문제를 겪지 않으며, 이러한 샘플 도전성 피처들은 큰 피치를 갖는 것으로서 간주된다. 임계 피치보다 작은 피치를 갖는 샘플 도전성 피처들은 변형 및 박리 문제를 겪을 수 있으며, 이러한 샘플 도전성 피처들은 미세 피치를 갖는 것으로서 간주된다.
본 발명개시의 일부 실시예들에 따르면, 작은 피치의 RDL(도전성 피처들)에 대해서는 언더컷을 제거/감소시키기 위한 재에칭이 수행될 수 있고, 큰 피치의 RDL에 대해서는 언더컷을 제거/감소시키기 위한 재에칭이 수행되지 않는다. 미세 피치 및 큰 피치의 RDL들의 형성을 구별하고 미세 피치의 RDL에 대해서는 재에칭을 선택적으로 수행함으로써, 신뢰성이 향상되고, 큰 피치의 RDL에 대한 재에칭의 추가 비용이 절감되기 때문에 제조 비용이 불필요하게 증가하지 않는다. 예를 들어, 도 26에서 도시된 구조물을 참조하면, 하부 RDL층들(참조번호 60, 71, 86, 및 84와 같은 금속 라인들과 비아들, 및 그 아래에 있는 접착층들)은 작은 피치를 가질 수 있고, 이에 따라 재에칭 공정을 채택하여 형성될 수 있는 반면에, (금속 라인/패드(90) 및 금속 필라(98)와 같은) 상부층들은 재에칭 공정을 건너뛰고서 형성될 수 있다. 그 결과, (예컨대, 하부 RDL층들과 같은) 일부 RDL들과 피처들은 언더컷을 갖지 않을 수 있는 반면에, (예컨대, 상부 RDL층들과 금속 필라(98)와 같은) 일부 다른 RDL들은 언더컷을 가질 수 있다. 일부 다른 예시적인 실시예들에서, 예를 들어, 도 35에서 도시된 구조물을 참조하면, (RDL(144)과 같은) 하부 RDL층들(금속 라인들과 비아들)은 작은 피치를 가질 수 있고, 이에 따라 재에칭 공정을 채택하여 형성될 수 있는 반면에, (RDL(160)와 같은) 상부층들은 재에칭 공정을 건너뛰고서 형성될 수 있다. 그 결과, (RDL(144)과 같은) 일부 RDL들과 피처들은 언더컷을 갖지 않을 수 있는 반면에, 동일 패키지 내의 (RDL(160)과 금속 필라(98)와 같은) 일부 다른 RDL들은 언더컷을 가질 수 있다.
또한, 패키지의 형성에 있어서, 임계 피치 이상의 피치를 갖는 모든 RDL들과 금속 패드들은 재에칭없이 형성될 수 있고, 따라서 언더컷을 갖는다. 반면에, 임계 피치보다 작은 피치를 갖는 모든 RDL들과 금속 패드들은 3단계 에칭을 사용하여 형성될 수 있다.
도 36a, 도 36b, 및 도 37은 본 발명개시의 일부 실시예들에 따른 RDL 내의 비아 및 금속 라인의 가능한 프로파일을 나타낸다. 도 36a, 도 36b, 및 도 37에서, 접착층(172A)은 도 26과 도 35에서 도시된 실시예들에서의 금속 시드층 내의 접착층을 나타내고, 피처(174)는 도 26과 도 35에서 도시된 실시예들에서의 RDL 내의 금속 라인과 비아를 나타낸다. 언더컷을 감소시키기 위한 재에칭에서, 피처(174)의 모서리 영역은 평면부보다 더 많이 에칭되기 때문에, 피처(174)의 모서리는 둥글게 된다. 본 발명개시의 일부 실시예들에 따르면, 둥들게 된 모서리의 반경(R1)은 약 0.05㎛보다 클 수 있으며, 언더컷을 제거하기 위한 요건, 및 피처(174)의 치수에 따라, 약 0.05㎛ 내지 약 1㎛의 범위 내에 있을 수 있다. 한편, 재에칭이 수행되지 않은 RDL들은, 피처(174)와 동일한 패키지 내에 있더라도, 더 날카로운 모서리를 갖는다.
또한, 도 36a, 도 36b, 및 도 37에서, 접착층(172A)이 그 위에 있는 피처(174)의 각각의 가장자리를 넘어 횡측으로 연장될 수 있다는 것(이를 풋팅 프로파일이라고 칭한다)을 나타내기 위해 점선이 사용된다. 이것은 공정 변동에 의해 야기될 수 있으므로, 일부 피처들(174)은 동일한 패키지 내의 다른 피처들(174)보다 더 많이 에칭된다. 예를 들어, 동일 칩에서, 일부 RDL들은 제로 언더컷을 가질 수 있는 반면에, 일부 다른 RDL들은 풋팅 프로파일을 가질 수 있다.
위에서 설명된 예시적인 실시예들에서, 일부 예시적인 공정들 및 피처들이 본 발명개시의 일부 실시예들에 따라 논의된다. 다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 삼차원(3D) 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. RDL을 형성하기 위해 3단계 에칭 공정을 수행함으로써, RDL 내의 언더컷이 제거되거나 감소되며, RDL의 신뢰성이 향상된다.
본 발명개시의 일부 실시예들에 따라, 방법은, 봉지재 물질 내에서 디바이스를 봉지화하는 단계, 봉지재 물질과 디바이스를 평탄화하는 단계, 및 봉지재 물질과 디바이스 위에 도전성 피처를 형성하는 단계를 포함한다. 도전성 피처의 형성은, 제1 시드층을 형성하기 위해 제1 도전성 물질을 퇴적하는 단계, 제2 시드층을 형성하기 위해 제1 도전성 물질과는 상이한 제2 도전성 물질을 제1 시드층 위에 퇴적하는 단계, 제2 시드층 위에 금속 영역을 도금하는 단계, 제2 시드층에 대해 제1 에칭을 수행하는 단계, 제1 시드층에 대해 제2 에칭을 수행하는 단계, 및 제1 시드층이 에칭된 후, 제2 시드층과 금속 영역에 대해 제3 에칭을 수행하는 단계를 포함한다. 실시예에서, 제3 에칭은 제1 시드층을 실질적으로 침식하지 않는 화학물질을 사용하여 수행된다. 실시예에서, 제1 시드층은 티타늄을 포함하고, 제2 시드층은 구리를 포함한다. 실시예에서, 제3 에칭은 습식 에칭을 포함한다. 실시예에서, 언더컷이 제2 에칭에 의해 생성되고, 제3 에칭은 언더컷을 제거한다. 실시예에서, 본 방법은 복수의 샘플들을 형성하는 단계를 포함하고, 복수의 샘플들 각각은 도전성 피처의 구조와 유사한 구조를 각각 포함하며, 복수의 샘플들을 형성하는 단계는, 상이한 에칭 공정 조건들을 사용하여 복수의 샘플들을 에칭하는 단계; 및 상이한 에칭 공정 조건들로부터, 최소 언더컷을 갖는 샘플을 초래시키는 공정 조건을 선택하는 단계를 포함하고, 도전성 피처를 형성하는 단계는 상기 공정 조건을 사용하여 수행된다. 실시예에서, 금속 영역을 도금하는 단계는, 금속 라인을 형성하기 위한 제1 도금 공정; 및 금속 라인 위에 있고 금속 라인에 접합되는 비아를 형성하기 위한 제2 도금 공정을 포함하고, 비아는 금속 라인보다 폭이 좁고, 제3 에칭 동안, 금속 라인과 비아 둘 다는 에칭된다.
본 발명개시의 일부 실시예들에 따라, 방법은, 접착층을 포함하는 금속 시드층을 형성하는 단계; 금속 시드층 위에 복수의 구리 함유 피처들을 형성하는 단계; 금속 시드층을 에칭하는 단계 - 금속 시드층의 잔존 부분들은 구리 함유 피처들과 중첩되고, 서로 물리적으로 분리되어 있음 -; 및 복수의 구리 함유 피처들에 대해 에칭을 수행하는 단계를 포함하고, 상기 에칭에서는, 복수의 구리 함유 피처들의 횡측 치수가, 금속 시드층의 잔존 부분 내의 아래에 있는 접착층의 각각의 부분보다 더 많이 감소된다. 실시예에서, 금속 시드층을 에칭하는 단계는 제1 화학 용액을 사용하여 수행되는 에칭 단계를 포함하고, 복수의 구리 함유 피처들에 대한 에칭은 제1 화학 용액과는 상이한 제2 화학 용액을 사용하여 수행된다. 실시예에서, 복수의 구리 함유 피처들에 대한 에칭은 금속 시드층이 에칭된 후에 수행된다. 실시예에서, 금속 시드층을 에칭한 후, 언더컷이 구리 함유 피처들의 가장자리 부분 아래에서 생성되고, 복수의 구리 함유 피처들에 대한 에칭 후, 언더컷이 감소된다. 실시예에서, 언더컷은 복수의 구리 함유 피처들에 대한 에칭에 의해 제거된다. 실시예에서, 접착층은 구리 함유 피처들의 물질과는 상이한 물질로 형성된다. 실시예에서, 복수의 구리 함유 피처들에 대한 에칭 동안, 접착층은 실질적으로 에칭되지 않는다.
본 발명개시의 일부 실시예들에 따라, 방법은, 티타늄 시드층을 퇴적하는 단계; 티타늄 시드층 위에 구리 시드층을 퇴적하는 단계; 구리 시드층 위에 제1 패터닝된 마스크를 형성하는 단계 - 제1 패터닝된 마스크 내에 제1 개구가 형성됨 -; 제1 개구 내에 금속 라인을 도금하는 단계; 제1 패터닝된 마스크를 제거하는 단계; 금속 라인의 일부분을 노출시키기 위해 금속 라인과 구리 시드층 위에 제2 패터닝된 마스크를 형성하는 단계 - 제2 패터닝된 마스크 내에 제2 개구가 형성됨 -; 금속 라인 위에 그리고 제2 개구 내에 비아를 도금하는 단계; 제2 패터닝된 마스크를 제거하는 단계; 금속 라인에 의해 덮혀지지 않은 구리 시드층의 노출된 부분이 제거되고, 티타늄 시드층의 일부분이 노출될 때까지 구리 시드층에 대해 제1 에칭을 수행하는 단계; 티타늄 시드층의 일부분을 제거하기 위해 티타늄 시드층에 대해 제2 에칭을 수행하는 단계 - 티타늄 시드층은 금속 라인보다 더 횡측으로 리세싱되어 언더컷을 형성함 -; 및 언더컷을 적어도 감소시키기 위해 금속 라인과 구리 시드층에 대해 제3 에칭을 수행하는 단계를 포함한다. 실시예에서, 언더컷은 제3 에칭에 의해 제거된다. 실시예에서, 제3 에칭에서는, 금속 라인과 비아 둘 다가 에칭된다. 실시예에서, 제3 에칭은 등방성 에칭이다. 실시예에서, 제3 에칭은 습식 에칭을 포함한다. 실시예에서, 제3 에칭에서는, 티타늄 씨드층은 실질적으로 에칭되지 않는다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
봉지재(encapsulating) 물질 내에서 디바이스를 봉지화하는 단계;
상기 봉지재 물질과 상기 디바이스를 평탄화하는 단계; 및
상기 봉지재 물질과 상기 디바이스 위에 도전성 피처(conductive feature)를 형성하는 단계를 포함하고,
상기 도전성 피처를 형성하는 단계는,
제1 시드층(seed layer)을 형성하기 위해 제1 도전성 물질을 퇴적하는 단계;
제2 시드층을 형성하기 위해 상기 제1 도전성 물질과는 상이한 제2 도전성 물질을 상기 제1 시드층 위에 퇴적하는 단계;
상기 제2 시드층 위에 금속 영역을 도금하는 단계;
상기 제2 시드층에 대해 제1 에칭을 수행하는 단계;
상기 제1 시드층에 대해 제2 에칭을 수행하는 단계; 및
상기 제1 시드층이 에칭된 후, 상기 제2 시드층과 상기 금속 영역에 대해 제3 에칭을 수행하는 단계
를 포함한 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 시드층은 티타늄, 탄탈륨, 티타늄 질화물, 또는 탄탈륨 질화물을 포함하며, 상기 제2 시드층과 상기 금속 영역 각각은 구리를 포함한 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제3 에칭은 습식 에칭을 포함한 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제2 에칭에 의해 언더컷(undercut)이 생성되고, 상기 제3 에칭은 상기 언더컷을 제거하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 도전성 피처 및 동일 레벨에 있는 이웃한 도전성 피처들은 피치(pitch)를 갖고, 상기 제2 시드층과 상기 금속 영역에 대해 상기 제3 에칭을 수행하는 단계는, 상기 피치가 약 4㎛ 미만인 경우에 상기 제2 시드층과 상기 금속 영역에 대해 상기 제3 에칭을 수행하는 단계를 포함한 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 금속 영역을 도금하는 단계는,
금속 라인을 형성하기 위한 제1 도금 공정; 및
상기 금속 라인 위에 있고 상기 금속 라인에 접합되는 비아를 형성하기 위한 제2 도금 공정
을 포함하고, 상기 비아는 상기 금속 라인보다 폭이 좁고, 상기 제3 에칭 동안, 상기 금속 라인과 상기 비아 둘 다는 에칭되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 에칭과 상기 제2 에칭은 개별적인 에칭 단계들인 것인 방법.
실시예 8. 방법에 있어서,
접착층을 형성하는 단계;
상기 접착층 위에 복수의 구리 함유 피처들을 형성하는 단계;
상기 복수의 구리 함유 피처들 아래에 있지 않은 상기 접착층의 부분들을 제거하고 상기 복수의 구리 함유 피처들 아래에 있는 상기 접착층의 부분들을 횡측으로 언더컷팅함으로써 언더컷을 형성하도록, 상기 접착층을 선택적으로 에칭하는 단계; 및
상기 언더컷을 감소시키기 위해 상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서, 상기 접착층을 선택적으로 에칭하는 단계는 제1 화학 용액을 사용하여 수행되는 에칭 단계를 포함하고, 상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계는 상기 제1 화학 용액과는 상이한 제2 화학 용액을 사용하여 수행되는 것인 방법.
실시예 10. 실시예 9에 있어서, 상기 복수의 구리 함유 피처들을 선택적으로 에칭한 후, 상기 복수의 구리 함유 피처들의 잔존 부분들과 그 아래에 있는 접착층의 잔존 부분들은 비아를 형성하는 것인 방법.
실시예 11. 실시예 8에 있어서, 상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계는, H3PO4, H2O2, 및 H2O의 혼합물, H2SO4, H2O2, 및 H2O의 혼합물, (NH4)2S2O8와 H2O의 혼합물, HCl 용액, HCl과 CuCl2의 혼합물, FeCl3 용액, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 화학물질을 사용하여 수행되는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 언더컷은 상기 복수의 구리 함유 피처들에 대한 에칭에 의해 제거되는 것인 방법.
실시예 13. 실시예 8에 있어서, 상기 접착층은 상기 구리 함유 피처들의 물질과는 상이한 물질로 형성된 것인 방법.
실시예 14. 실시예 8에 있어서, 상기 접착층은 산성 화학물질을 사용하여 에칭되며, 상기 복수의 구리 함유 피처들은 염기성 화학물질을 사용하여 에칭되는 것인 방법.
실시예 15. 구조물에 있어서,
디바이스 다이;
상기 디바이스 다이를 내부에 봉지화하는 봉지재;
상기 디바이스 다이 위에 있고 상기 디바이스 다이와 전기적으로 결합된 복수의 제1 재배선 라인(Redistribution Line; RDL)들 - 상기 복수의 제1 RDL들은 제1 피치를 갖고, 상기 복수의 제1 RDL들은 실질적으로 언더컷이 없음 -; 및
상기 디바이스 다이 위에 있고 상기 디바이스 다이와 전기적으로 결합된 복수의 제2 RDL들
을 포함하며, 상기 복수의 제2 RDL들은 상기 제1 피치보다 큰 제2 피치를 갖고, 상기 복수의 제2 RDL들은 언더컷을 갖는 것인 구조물.
실시예 16. 실시예 15에 있어서, 상기 복수의 제2 RDL들은 상기 복수의 제1 RDL들 위에 있는 것인 구조물.
실시예 17. 실시예 15에 있어서, 상기 복수의 제1 RDL들과 동일 레벨에 있는 모든 RDL들은 실질적으로 언더컷이 없으며, 상기 복수의 제2 RDL들과 동일 레벨에 있는 모든 RDL들은 언더컷을 갖는 것인 구조물.
실시예 18. 실시예 15에 있어서, 상기 복수의 제1 RDL들보다 아래이고 상기 디바이스 다이보다 위인 레벨들에 있는 모든 RDL들은 실질적으로 언더컷이 없으며, 상기 복수의 제2 RDL들보다 높은 레벨에 있는 모든 RDL들은 언더컷을 갖는 것인 구조물.
실시예 19. 실시예 15에 있어서, 상기 디바이스 다이 위에 있고 임계 피치 이상의 피치들을 갖는 모든 RDL들은 언더컷을 가지며, 상기 디바이스 다이 위에 있고 상기 임계 피치보다 작은 피치들을 갖는 모든 RDL들은 실질적으로 언더컷이 없는 것인 구조물.
실시예 20. 실시예 15에 있어서, 상기 복수의 제2 RDL들은,
접착층들; 및
상기 접착층들 각각 위에 있는 구리 함유 영역들을 포함하며, 상기 언더컷은 상기 구리 함유 영역들과 중첩되고 상기 접착층들과 동일 레벨에 있는 것인 구조물.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    봉지재(encapsulating) 물질 내에 디바이스를 봉지화하는 단계;
    상기 봉지재 물질과 상기 디바이스를 평탄화하는 단계; 및
    상기 봉지재 물질과 상기 디바이스 위에 도전성 피처(conductive feature)를 형성하는 단계를 포함하고,
    상기 도전성 피처를 형성하는 단계는,
    제1 시드층(seed layer)을 형성하기 위해 제1 도전성 물질을 퇴적하는 단계;
    제2 시드층을 형성하기 위해 상기 제1 도전성 물질과 상이한 제2 도전성 물질을 상기 제1 시드층 위에 퇴적하는 단계;
    상기 제2 시드층 위에 금속 영역을 도금하는 단계;
    상기 제2 시드층에 대해 제1 에칭을 수행하는 단계;
    상기 제1 시드층에 대해 제2 에칭을 수행하는 단계; 및
    상기 제1 시드층이 에칭된 후, 상기 제2 시드층과 상기 금속 영역에 대해 제3 에칭을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 시드층은 티타늄, 탄탈륨, 티타늄 질화물, 또는 탄탈륨 질화물을 포함하며, 상기 제2 시드층과 상기 금속 영역은 각각 구리를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 제3 에칭은 습식 에칭을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제2 에칭에 의해 언더컷(undercut)들이 생성되고, 상기 제3 에칭은 상기 언더컷들을 제거하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 도전성 피처 및 동일 레벨에 있는 이웃한 도전성 피처들은 피치(pitch)를 갖고, 상기 제2 시드층과 상기 금속 영역에 대해 제3 에칭을 수행하는 단계는, 상기 피치가 4㎛ 미만일 때 상기 제2 시드층과 상기 금속 영역에 대해 상기 제3 에칭을 수행하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 금속 영역을 도금하는 단계는,
    금속 라인을 형성하기 위한 제1 도금 공정; 및
    상기 금속 라인 위에 있고 상기 금속 라인에 접합되는 비아를 형성하기 위한 제2 도금 공정
    을 포함하고, 상기 비아는 상기 금속 라인보다 폭이 좁고, 상기 제3 에칭 동안, 상기 금속 라인과 상기 비아는 둘 다 에칭되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    접착층을 형성하는 단계;
    상기 접착층 위에 복수의 구리 함유 피처들을 형성하는 단계;
    상기 복수의 구리 함유 피처들 아래에 있지 않은 상기 접착층의 부분들을 제거하고 상기 복수의 구리 함유 피처들 아래에 있는 상기 접착층의 부분들을 횡측으로 언더컷팅함으로써 언더컷들을 형성하도록, 상기 접착층을 선택적으로 에칭하는 단계; 및
    상기 언더컷들을 감소시키기 위해 상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
  8. 제7항에 있어서,
    상기 접착층을 선택적으로 에칭하는 단계는 제1 화학 용액을 사용하여 수행되는 에칭 단계를 포함하고,
    상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계는 상기 제1 화학 용액과 상이한 제2 화학 용액을 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 제7항에 있어서,
    상기 복수의 구리 함유 피처들을 선택적으로 에칭하는 단계는, H3PO4, H2O2, 및 H2O의 혼합물, H2SO4, H2O2, 및 H2O의 혼합물, (NH4)2S2O8 및 H2O의 혼합물, HCl 용액, HCl 및 CuCl2의 혼합물, FeCl3 용액, 및 이들의 조합으로 구성된 그룹으로부터 선택된 화학물질(chemical)을 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    티타늄 시드층을 퇴적하는 단계;
    상기 티타늄 시드층 위에 구리 시드층을 퇴적하는 단계;
    상기 구리 시드층 위에 제1 패터닝된 마스크를 형성하는 단계 - 상기 제1 패터닝된 마스크 내에 제1 개구가 형성되어 있음 - ;
    상기 제1 개구 내에 금속 라인을 도금하는 단계;
    상기 제1 패터닝된 마스크를 제거하는 단계;
    상기 금속 라인의 일부분을 노출하도록 상기 금속 라인과 상기 구리 시드층 위에 제2 패터닝된 마스크를 형성하는 단계 - 상기 제2 패터닝된 마스크 내에 제2 개구가 형성되어 있음 - ;
    상기 금속 라인 위에 그리고 상기 제2 개구 내에 비아를 도금하는 단계;
    상기 제2 패터닝된 마스크를 제거하는 단계;
    상기 금속 라인에 의해 덮히지 않은(uncovered) 상기 구리 시드층의 노출된 부분이 제거되고, 상기 티타늄 시드층의 일부분이 노출될 때까지 상기 구리 시드층에 대해 제1 에칭을 수행하는 단계;
    상기 티타늄 시드층의 일부분을 제거하기 위해 상기 티타늄 시드층에 대해 제2 에칭을 수행하는 단계 - 상기 티타늄 시드층은 상기 금속 라인보다 횡측으로 더 리세싱되어 언더컷을 형성함 - ; 및
    상기 언더컷을 적어도 감소시키기 위해 상기 금속 라인과 상기 구리 시드층에 대해 제3 에칭을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
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