KR100651568B1 - 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의제조방법 - Google Patents

음각의 금형판을 이용한 칩 내장형 인쇄회로기판의제조방법 Download PDF

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Abstract

본 발명은 음각의 금형판을 이용한 칩 내장형 인쇄회로기판에 관한 것으로, 보다 상세하게는 소정의 패턴이 형성된 금형판을 이용하여 접착제를 사용하지 않고 전자 부품을 실장할 수 있으며, 전자 부품의 위치 공차를 최소화하는 것을 특징으로 하는 칩 내장형 인쇄회로기판에 관한 것이며, 이를 위하여 배치될 전자 부품의 크기에 대응하는 크기의 패턴이 형성된 금형판을 이용하여 전자 부품을 배치하고, 그 위에 수지층과 동박수지층을 적층 시킴으로써, 접착제를 이용하지 않고 전자 부품의 실장이 가능하며, 전자 부품의 위치 공차를 최소화할 수 있다.
금형판, 전자 부품, 인쇄회로기판, 패턴, 비아홀

Description

음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법{Manufacturing method of chip embedded PCB using an engraved mold}
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법에 따른 공정도;
도 2는 본 발명에 따른 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조공정을 나타낸 순서도;
도 3a 내지 3k는 본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도; 및
도 4a 내지 도 4k는 본 발명의 다른 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
< 도면의 주요부분에 대한 부호의 설명 >
200, 300 : 인쇄회로기판 210, 310 : 금형판
212, 312 : 패턴 220, 320 : 전자 부품
230, 330 ; 제1 적층체 232 : 수지층
234, 334 : 제 1 동박수지층 236, 336 : 제 2 동박수지층
240, 340 : 제 2 적층체 250, 350 : 비아홀
260, 360 : 도금층 270, 370 : 에칭 레지스터
280, 380 : 회로패턴 332 : 동박적층판
332a : 내층 수지층 332b : 내층 회로패턴
본 발명은 음각의 금형판을 이용한 칩 내장형 인쇄회로기판에 관한 것으로, 보다 상세하게는 소정의 패턴이 형성된 금형판을 이용하여 접착제를 사용하지 않고 전자 부품을 실장 할 수 있으며, 전자 부품의 위치 공차를 최소화할 수 있다.
최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 커패시터(capacitor), IC(integrated circuit) 등을 기판에 삽입하는 방향으로 발전하고 있다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 별개의 칩 저항(Discrete Chip Resistor) 또는 일반적인 별개의 칩 커패시터(Discrete Chip Capacitor) 또는 일반적인 별개의 IC(integrated circuit)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 칩 형태의 부품을 내장한 인쇄회로기판이 개발되고 있으며, 이러한 기술은 새로운 재료와 공정을 이용하여 기판의 내층에 저항 또는 커패시터 등의 칩 부품을 삽입하여 기존의 표면에 실장되던 칩 저항 및 칩 커패시터 등의 수동부품의 역할을 대체하는 기술을 말한다.
다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층에 예를 들어, 칩 형태의 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회 로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Chip Embedded PCB)라고 한다.
이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 외부에서 제작되어 성능이 확인 된 부품을 삽입하는 것이므로, 기판에서 직접 제작하는 것보다 안정된 수율을 유지할 수 있다는 것이다.
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조 방법을 나타내는 단면도이다.
도 1a에 도시된 바와 같이 소정의 회로패턴이 형성된 다층의 회로기판(10)에 칩을 삽입할 칩 삽입홈(12)을 가공하고, 칩 삽입홈(12)의 하부면에 접착제를(14)를 도포한다.
도 1b에 도시된 바와 같이 칩(20)을 패턴(12) 내부에 삽입하여 접착제(14) 상에 고정한다.
상술한 바와 같이 칩(20)을 칩 삽입홈(12) 내부에 고정한 후, 도 1c 에 도시된 바와 같이, 칩(20)과 칩 삽입홈(12) 내벽 사이의 공간을 열경화성 수지로 충진한 후, 가열 경화시켜 수지층(30)을 형성한다.
이후, 도 1d에 도시된 바와 같이, 회로 기판(10)상에 열경화성 에폭시계 수지 시트를 적층하고, 50℃~150℃의 온도에서 5㎏/㎠의 압력으로 진공 압축하여 수지 절연층(40) 을 형성한다.
상술한 바와 같이 절연층(40)을 형성한 후, 도 1e에 도시된 바와 같이, 레이저를 이용하여 수지 절연층(40)을 가공하여, 칩(20)의 제 1 전극 및 제 2 전극과 도통하는 비아홀(50)을 형성한다.
도 1f에서와 같이, 통상적인 인쇄회로기판의 빌드업(build-up) 방식을 이용하여 칩 내장형 인쇄회로기판(100)을 제조한다.
그러나 종래의 칩 내장형 인쇄회로기판은 기판에 소정의 회로패턴을 형성하고, 회로패턴에 접착제를 사용하여 전자 부품을 내장하는 방식으로, 패턴의 크기에 따라 그리고 전자 부품과 패턴 내벽 사이의 간격에 따라 몰딩액의 채워짐이 달라지고, 전자 부품의 위치 공차 및 전자 부품의 유동성이 커지는 문제점이 있었다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 창안한 것으로, 전자 부품의 크기에 대응하는 소정의 패턴이 형성되어 있는 금형판을 이용함으로써, 접착제를 사용하지 않고, 전자 부품의 실장이 가능하며, 전자 부품의 위치 공차 및 전자 부품의 유동성을 최소화할 수 있는 칩 내장형 인쇄회로기판을 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 (A) 배치될 전자 부품의 크기에 대응하는 음각의 패턴이 구비된 금형판을 제공하는 단계; (B) 음각의 패턴에 전자 부품이 배치되는 단계; (C) 금형판의 음각의 패턴에 대응하는 크기의 관통홀이 형성된 수지층과 제 1 동박수지층이 금형판 상에 배치되어 제 1 적층체가 형성되는 단계; (D) 제 1 적층체에서 금형판이 분리되는 단계; (E) 금형판이 분리된 측면에 제 2 동박수지층을 적층하여 제 2 적층체가 형성되는 단계; 및 (F) 제 2 적층체에 회로패턴을 형성하는 단계; 를 포함하는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법을 제공한다.
본 발명에 있어서, (C) 단계에서 소정의 회로패턴이 형성된 동박적층판이 금형판 상에 놓이는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 있어서, (C) 단계의 제 1 적층체의 상ㆍ하부에 열과 압력을 가하면, 제 1 동박수지층과 수지층이 전자 부품과 수지층 사이의 공동을 채우며 경화되는 것을 특징으로 한다.
또한, 본 발명에 있어서, (E) 단계의 제 1 적층체 상에 제 2 동박수지층을 적층하여 상ㆍ하부로 열과 압력을 가하는 것을 특징으로 한다.
또한, 본 발명에 있어서, (C) 단계의 제 1 동박수지층과 (E) 단계의 제 2 동박수지층은 수지의 한 면이 동박층으로 코팅된 것을 특징으로 한다.
또한, 본 발명에 있어서, (F) 단계에서 회로패턴을 형성하는 단계는 전자부품의 전극과 제 2 적층체의 상부 및 하부를 연결하는 비아홀을 형성하는 단계; 제 2 적층체의 상부 및 하부의 표면을 도금하는 단계; 및 도금된 층에 회로패턴을 형성하는 단계; 를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 있어서, 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 한다.
또한, 본 발명에 있어서, 비아홀은 상부에서 전자 부품의 전극과 회로패턴을 전기적으로 연결하는 블라인드 비아홀 및 내층간을 전기적으로 연결하는 도통홀인 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명에 따른 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조공정을 나타낸 순서도이다.
본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법은 다음과 같은 단계들을 통해 수행될 수 있다. 먼저, 배치될 전자 부품의 크기에 대응하는 음각의 패턴이 형성되어 있는 금형판을 제공하며(S110), 다음에는 음각의 패턴이 형성되어 있는 금형판에 전자 부품을 배치시킨다(S120).
이후 금형판 상에 전자 부품의 크기에 대응하는 관통홀이 형성된 수지층과 제 1 동박층이 적층되어 제 1 적층제를 형성하고(S130), 제 1 적층판에서 금형판을 분리시킨다(S140).
또한, 금형판이 분리된 측면에 동박수지층을 적층하여 제 2 적층제를 형성하고(S150), 마지막으로 제 2 적층체에 회로패턴을 형성한다(S160). 이러한 공정에서 나타난 바와 같이, 본 발명의 특징은 접착제를 사용하지 않고, 전자 부품을 인쇄회로기판에 내장할 수 있다는 것이다. 이에 대한 설명은 다음 실시예를 설명하면서 자세히 기술하겠다.
도 3a 내지 3k는 본 발명의 일 실시예에 따른 음각의 금형판을 이용한 칩 내장형 인쇄회로기판(300)의 제조방법을 도시한 공정도이다.
도 3a에 도시된 바와 같이 금형판(210) 상에 배치될 전자 부품의 크기에 대응하는 크기의 패턴(212)이 음각으로 형성되며, 이 패턴(212)은 배치될 전자 부품(220)과 쉽게 결합ㆍ분리된다.
여기서, 금형판(210)의 재질은 열과 압력이 가해졌을 때, 형태의 변화가 없는 즉, 공정에 필요한 열과 압력을 견딜 수 있는 재질을 사용하여 사출 성형하는 것이 바람직하며, 또한, 본 발명의 도면에는 패턴(212)이 음각으로 형성되어 있으나, 필요에 따라 양각으로 형성하여 제작할 수 있다.
도 3b에 도시된 바와 같이 도 3a에 제작된 금형판(210)의 패턴(212)에 전자 부품(220)을 배치한다.
도 3c에 도시된 바와 같이 금형판(210) 상에 수지층(232)을 배치한다.
수지층(232)은 열과 압력을 받으면 경화되는 반경화 상태의 수지로서 전자 부품(220)의 크기에 대응하는 크기의 관통홀이 수지층(232)에 형성되고, 이 관통홀 안에 전자 부품(220)이 배치된다.
여기서 수지층(232)은 반경화 상태의 프리프레그(prepreg)가 사용되며, 예컨대, 소정의 열과 압력에서 경화되는 유리섬유와 열경화성 수지의 합성물질로 이루어질 수 있다.
도 3d에 도시된 바와 같이 수지층(232) 상에 제 1 동박수지층(234)을 적층하여 제 1 적층체(230)를 형성한다.
제 1 동박수지층(234)의 상부와 금형판(210)의 하부에 적당한 열과 압력을 가하면, 반경화 상태인 수지층(232)과 제 1 동박수지층(234)의 수지가 수지층(232)과 전자 부품(220) 사이에 형성된 공동을 채우며 경화되고, 따라서, 도 3e에 도시된 바와 같이 전자 부품(220)이 고정된 제 1 적층체(230)가 형성된다.
여기서, 제 1 동박수지층(234)은 반경화 상태인 수지의 한 면에 동박을 입힌 것으로, 예컨대 RCC(resin coated copper) 또는 한 면에 동박을 입힌 프리프레그(prepreg)가 사용되며, 수지층은 층간 절연을 시켜주고 동박층은 외층 회로패턴을 형성하는 회로층의 기본이 된다.
이후, 제 1 적층체(230)에서 금형판(210)을 분리한다.
이후, 도 3f에 도시된 바와 같이 금형판(210)이 분리된 측면에 제 2 동박수지층(236)을 적층하여 도 3g에 도시된 바와 같이 제 2 적층체(240)를 형성한다.
이때, 제 2 동박수지층(236)의 상부와 제 1 적층체(230)의 하부에 적당한 열과 압력을 가하면, 제 2 동박수지층(236)의 반경화 상태인 수지가 금형판(210)이 분리된 측면을 채우고 경화되면서 제 2 적층체(240)가 형성된다.
여기서, 제 2 동박수지층(234)은 반경화 상태인 수지의 한 면에 동박을 입힌 것으로, 예컨대 RCC(resin coated copper) 또는 한 면에 동박을 입힌 프리프레그(prepreg)가 사용될 수 있다.
다음 도 3h에 도시된 바와 같이 제 2 적층체(240)에 전자 부품(220)의 전극과 제 2 적층체(240)의 상부 및 하부를 연결하는 비아홀(250)을 형성한다.
비아홀(250)은 레이저 또는 기계를 이용하여 형성하고, 전자 부품(220)의 전극과 회로패턴을 전기적으로 연결하는 블라인드 비아홀로 형성할 수 있다.
또한, 비아홀(250)을 형성한 후, 드릴링 시 발생하는 동박의 버(burr), 비아홀 측벽의 먼지, 동박 표면의 먼지 등을 제거하는 디버링(deburring) 공정을 하는 것이 바람직하다.
이후, 도 3i에 도시된 바와 같이, 제 2 적층체(240)의 상부 및 하부의 표면 에 도금층(260)을 형성한다.
여기서, 제 2 적층체(240)의 비아홀(250)의 내벽이 절연체로 되어 있어 전기분해에 의한 전해 동도금을 실시할 수 없기에, 석출반응에 의한 무전해 동도금을 실시한 후에 동으로 전해 도금을 수행한다.
그리고, 도 3j에 도시된 바와 같이, 에칭 레지스트 패턴(270)을 형성한다.
여기서, 에칭 레지스트 패턴(270)을 형성하기 위하여 감광성 물질의 드라이 필름(dry film)을 사용할 수 있으며, 도금층(260)에 드라이 필름을 도포하고, 소정의 패턴이 인쇄된 아트워크 필름(art work film)을 드라이 필름 위에 밀착시킨 후 자외선을 조사한다. 이때, 아트워크 필름의 소정의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하여 경화되지 않고, 인쇄되지 않은 부분은 자외선이 투과하여 아트워크 필름 아래의 드라이 필름을 경화시킨다.
제 2 적층체(240)를 에칭액에 담가주면, 에칭 레지스트 패턴(270)이 형성되지 않은 영역의 도금층(260)이 제거되고, 도 3k에 도시된 바와 같이 소정의 회로패턴(280)이 형성된 칩 내장형 인쇄회로기판(300)이 완성된다.
본 발명의 실시예에서는 칩이 내장된 인쇄회로기판으로 단층인 구조의 기판으로 도시되어 있으나, 사용 목적이나 용도에 따라 내부 회로층에 소정의 회로패턴이 형성된 4층, 6층, 및 8층 등의 다층 구조의 인쇄회로기판을 사용할 수 있다.
위에 설명된 바에 따르면, 음각의 금형판을 이용한 칩 내장형 인쇄회로기판은 배치될 전자 부품의 크기에 대응하는 크기의 패턴이 형성된 금형판을 이용한 인쇄회로기판이 제공될 수 있으며, 이에 따라 접착제를 사용하지 않고 전자 부품을 실장할 수 있고, 위치 공차를 줄일 수 있다.
다음으로, 도 4a 내지 도 4k는 본 발명의 다른 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
본 발명의 다른 실시예는 일 실시예와 비교했을 때, 수지층(도 3의 232 참조) 대신에 내층 수지층(332a)의 양면에 소정의 내층 회로패턴(332b)이 형성된 동박적층판(332)이 금형판(310)과 제 1 동박수지층(334) 사이에 개재되는 것을 특징으로 한다.
또한, 도 3의 경우와 달리 전자 부품의 전극 위치에 따른 두 종류의 전자 부품이 실장되는 예를 설명한다.
도 4a부터 도 4b까지의 공정은 도 3의 일 실시예의 상세한 설명에 기술된 바와 유사하며, 그 설명은 생략하기로 한다.
다음, 도 4c에 도시된 바와 같이 금형판(310) 상에 소정의 내층 회로패턴(332b)이 형성되어 있는 동박적층판(332)을 배치한다.
여기서, 동박적층판(332)은 내층 수지층(332a)의 양면에 소정의 내층 회로패턴(332b)이 형성된 것으로, 전자 부품(320)의 크기에 대응하는 크기의 관통홀이 동박적층판(332)에 형성되며, 이 관통홀 안에 전자 부품(320)이 배치된다.
도 4d에 도시된 바와 같이 동박적층판(332) 상에 제 1 동박수지층(334)을 적층하여 제 1 적층체(330)를 형성한다.
여기서, 제 1 적층체(330)의 상ㆍ하부에 적당한 열과 압력을 가하면, 제 1 동박수지층(334)의 수지가 소정의 회로패턴이 형성된 동박적층판(332)과 전자 부품 (320)사이에 형성된 공동을 채우며 경화된다.
따라서, 도 4e에 도시된 바와 같이 전자 부품(320)이 고정되고, 이후, 제 1 적층체(330)에서 금형판(310)을 분리한다.
이후, 도 4f에 도시된 바와 같이 금형판(310)이 분리된 측면에 제 2 동박수지층(336)을 적층하여, 도 4g에 도시된 바와 같이 제 2 적층체(340)를 형성한다.
이때, 제 2 적층체(340)의 상ㆍ하부에 적당한 열과 압력을 가하면, 제 2 동박수지층(336)의 반경화 상태인 수지가 금형판(310)이 분리된 측면을 채우며 경화되면서 제 2 적층체(340)가 형성된다.
다음 도 4h에 도시된 바와 같이 제 2 적층체(340)에 전자 부품(320)의 전극과 제 2 적층체(340)의 상부 및 하부를 연결하는 비아홀(350)을 형성한다.
비아홀(350)은 레이저 또는 기계를 이용하여 형성하고, 비아홀은 전자 부품(320)의 전극과 회로패턴을 전기적으로 연결하는 블라인드 비아홀 및 내층간을 전기적으로 연결하는 도통홀로 형성된다.
또한, 비아홀(350)을 형성한 후, 드릴링 시 발생하는 동박의 버(burr), 비아홀 측벽의 먼지, 동박 표면의 먼지 등을 제거하는 디버링(deburring) 공정을 하는 것이 바람직하다.
이후, 도 4i에 도시된 바와 같이, 제 2 적층체(340)의 상부 및 하부의 표면에 도금층(360)을 형성한다.
여기서, 제 2 적층체(340)의 비아홀(350)의 내벽이 절연체로 되어 있어 전기분해에 의한 전해 동도금을 실시할 수 없기에, 석출반응에 의한 무전해 동도금을 실시한 후에 동으로 전해 도금을 수행한다.
그리고, 도 4j에 도시된 바와 같이, 에칭 레지스트 패턴(370)를 형성한다.
여기서, 에칭 레지스트 패턴(370)을 형성하기 위하여 감광성 물질의 드라이 필름(dry film)을 사용할 수 있으며, 도금층(360)에 드라이 필름을 도포하고, 소정의 패턴이 인쇄된 아트워크 필름(art work film)을 드라이 필름 위에 밀착시킨 후 자외선을 조사한다. 이때, 아트워크 필름의 소정의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하여 경화되지 않고, 인쇄되지 않은 부분은 자외선이 투과하여 아트워크 필름 아래의 드라이 필름을 경화시킨다.
제 2 적층체(340)를 에칭액에 담가주면, 에칭 레지스트 패턴(370)이 형성되지 않은 영역의 도금층(360)이 제거되고, 도 4k에 도시된 바와 같이 소정의 회로패턴(380)이 형성된 칩 내장형 인쇄회로기판(400)이 완성된다.
본 발명의 실시예에 설명된 전자 부품(320)은 인쇄회로기판(400)에 대하여 상ㆍ하부의 전극을 갖는 전자 부품(320)을 중심으로 설명하였지만, 도 4a 내지 도 4k에 도시한 바와 같이 인쇄회로기판(400)을 기준으로 좌ㆍ우 방향의 전극을 갖는 전자 부품도 실장될 수 있다.
위에 설명된 바에 따르면, 음각의 금형판을 이용한 칩 내장형 인쇄회로기판은 배치될 전자 부품의 크기에 대응하는 크기의 패턴이 형성된 금형판을 이용한 인쇄회로기판이 제공될 수 있으며, 이에 따라 접착제를 사용하지 않고 전자 부품을 실장 할 수 있고, 위치 공차를 줄일 수 있다.
이처럼, 본 발명에서는 소정의 패턴이 형성된 금형판을 이용하여 전자 부품 이 내장된 인쇄회로기판을 제공할 수 있으며, 전자 부품을 패턴이 형성된 금형판 상에 배치한 후 수층과 동박수지층을 적층하기 때문에, 접착제를 사용하지 않고 전자 부품이 실장 될 수 있으며, 칩의 위치 공차 및 칩의 유동성이나 기울어짐을 최소화할 수 있는 것에 특징이 있다.
본 발명의 음각의 금형판을 이용한 칩 내장형 인쇄회로기판에 따르면, 전자 부품의 크기에 대응하는 소정의 패턴이 형성되어 있는 형판을 이용하며, 이에 종래의 접착제를 사용하여 전자 부품을 실장했을 때보다 접착제를 사용하지 않고, 전자 부품의 실장이 가능하며, 칩의 위치 공차 및 칩의 유동성이나 기울어짐을 최소화할 수 있다.

Claims (8)

  1. (A) 배치될 전자 부품의 크기에 대응하는 음각의 패턴이 구비된 금형판을 제공하는 단계;
    (B) 상기 음각의 패턴에 전자 부품이 배치되는 단계;
    (C) 상기 금형판의 음각의 패턴에 대응하는 크기의 관통홀이 형성된 수지층과 제 1 동박수지층이 상기 금형판 상에 배치되어 제 1 적층체가 형성되는 단계;
    (D) 상기 제 1 적층체에서 상기 금형판이 분리되는 단계;
    (E) 상기 금형판이 분리된 측면에 제 2 동박수지층을 적층하여 제 2 적층체가 형성되는 단계; 및
    (F) 상기 제 2 적층체에 회로패턴을 형성하는 단계; 를 포함하는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법.
  2. 제 1 항에 있어서, 상기 (C) 단계에서 소정의 회로패턴이 형성된 동박적층판이 상기 금형판 상에 놓이는 단계를 포함하는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판.
  3. 제 1 항에 있어서, 상기 (C) 단계의 제 1 적층체의 상ㆍ하부에 열과 압력을 가하면, 상기 제 1 동박수지층과 상기 수지층이 상기 전자 부품과 상기 수지층 사이의 공동을 채우며 경화되는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장 형 인쇄회로기판의 제조방법.
  4. 제 1 항에 있어서, 상기 (E) 단계의 제 1 적층체 상에 제 2 동박수지층을 적층하여 상ㆍ하부로 열과 압력을 가하는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법.
  5. 제 1 항에 있어서, 상기 (C) 단계의 제 1 동박수지층과 상기 (E) 단계의 제 2 동박수지층은 수지의 한 면이 동박층으로 코팅된 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법.
  6. 제 1 항에 있어서, 상기 (F) 단계에서 회로패턴을 형성하는 단계는
    상기 전자부품의 전극과 상기 제 2 적층체의 상부 및 하부를 연결하는 비아홀을 형성하는 단계;
    상기 제 2 적층체의 상부 및 하부의 표면을 도금하는 단계; 및
    상기 도금된 층에 회로패턴을 형성하는 단계; 를 더 포함하는 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판.
  7. 제 6 항에 있어서, 상기 도금은 무전해 동도금 및 전해 동도금인 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법.
  8. 제 6 항에 있어서, 상기 비아홀은 상부에서 전자 부품의 전극과 회로패턴을 전기적으로 연결하는 블라인드 비아홀 및 내층간을 전기적으로 연결하는 도통홀인 것을 특징으로 하는 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의 제조방법.
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