KR20160090625A - 전자소자내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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최성렬
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Abstract

본 발명에 따른 전자소자내장형 인쇄회로기판은, 트랜치가 형성된 제 1 절연층; 상기 제 1 절연층의 트랜치 저면에 탑재된 전자 소자; 상기 전자 소자가 탑재된 상기 제 1 절연층의 상부에 형성된 제 2 절연층 및 상기 제 1 절연층 및 상기 제 2 절연층의 외부면에 형성된 회로층을 포함하여 구성되고, 전자 소자 실장을 위한 트랜치 형성 시 해당 영역을 회로 공법으로 대체하여 공정 시 비용을 절감할 수 있다.

Description

전자소자내장형 인쇄회로기판 및 그 제조방법{Printed circuit board having embedded electronic devices and method of manufacturing the same}
본 발명은 전자소자내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동전자 소자와 수동전자 소자 등의 전자소자들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자소자를 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
최근에는 각 부품을 인쇄회로기판 내에 매립하여 실장하는 임베디드(embedded) 인쇄회로기판이 제공되고 있다.
이러한, 임베디드 인쇄회로기판은 통상적으로 기판의 절연층에 트랜치를 형성하고, 트랜치 내에 각종 전자 소자와 IC 및 반도체 칩 등의 전자소자를 삽입한다. 이 후에 트랜치 내부와 전자소자가 삽입된 절연층 상에 프리프레그 등의 접착성 수지를 도포하여 전자소자가 고정됨과 아울러 절연층을 형성하도록 하며, 절연층에 비아홀 또는 관통홀이 형성되어 전자소자가 외부기기와 도통할 수 있도록 한다.
이때, 상기 비아홀 또는 관통홀 내부와 그 상부에는 도금층과 패턴이 형성되어 기판에 내장된 전자소자와 전기적 연결 수단으로 이용되며, 절연층을 기판의 상, 하면에 순차적으로 적층하여 전자소자가 내장된 다층 인쇄회로기판이 제작될 수 있다.
미국 특허 번호 US 8314480B
일 측면(또는 관점)은 전자 소자 실장을 위한 트랜치 형성 시 해당 영역을 회로 공법으로 대체하여 공정 시 비용을 절감하는 전자소자내장형 인쇄회로기판을 제공하는 것이다.
다른 측면은 전자 소자 실장을 위한 트랜치 형성 시 해당 영역을 회로 공법으로 대체하여 공정 시 비용을 절감하는 전자소자내장형 인쇄회로기판의 제조방법을 제공하는 것이다.
일 실시 예에 따른 전자소자내장형 인쇄회로기판은, 트랜치가 형성된 제 1 절연층; 상기 제 1 절연층의 트랜치 저면에 탑재된 전자 소자; 상기 전자 소자가 탑재된 상기 제 1 절연층의 상부에 형성된 제 2 절연층 및 상기 제 1 절연층 및 상기 제 2 절연층의 외부면에 형성된 회로층을 포함하여 구성된다.
또한, 일 실시 예에 따른 전자소자내장형 인쇄회로기판의 제조방법은, 캐리어 부재의 양면에 소정 두께로 금속층을 형성하는 단계; 상기 금속층을 전자 소자가 실장될 영역만 남기고 에칭하여 제 1 금속 블록을 형성하는 단계; 상기 제 1 금속 블럭이 매립되도록 제 1 절연층을 형성하는 단계; 상기 캐리어 부재를 분리하는 단계; 상기 캐리어 부재로부터 분리된 적층체의 일면에 형성된 제 1 금속 블럭을 에칭하여 트랜치를 형성하는 단계; 및 상기 트랜치에 전자 소자를 실장하는 단계를 포함하여 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제 1 실시 예에 따른 전자소자내장형 인쇄회로기판의 단면도이다.
도 2 내지 도 7b는 본 발명의 제 2 실시 예 내지 제 8 실시 예에 따른 전자소자내장형 인쇄회로기판의 단면도이다.
도 8은 본 발명의 제 1 실시 예에 따른 전자소자내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 9a 및 도 9k는 제 1 실시 예에 따른 전자소자내장형 인쇄회로기판의 제조방법에 따른 공정 단면도이다.
도 10a 내지 10n은 제 2 실시 예에 따른 전자소자내장형 인쇄회로기판의 제조방법에 따른 공정 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
전자소자내장형 인쇄회로기판
먼저, 본 발명의 제 1 실시 예에 따른 전자 소자내장형 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 전자 소자내장형 인쇄회로기판의 단면도이다. 도 1에 도시된 바와 같이, 전자 소자내장형 인쇄회로기판은, 트랜치가 형성된 제 1 절연층(110); 상기 제 1 절연층(110)의 트랜치 저면에 탑재된 전자 소자(120); 상기 전자 소자(120)가 탑재된 상기 제 1 절연층(110)의 상부에 형성된 제 2 절연층(115) 및 상기 제 1 절연층(110) 및 상기 제 2 절연층(115)의 외부면에 형성된 회로층(130)을 포함하여 구성된다.
제 1 절연층(110)은 상기 전자 소자(120)가 실장되도록 트랜치를 형성한다. 다. 여기서, 제 1 절연층(110)은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
여기서, 제 1 절연층(110)은 상기 전자 소자(120)를 매립하는데 있어서 제 1 절연층(110) 내에 트랜치(trench)를 회로 공법을 이용하여 형성한 후, 전자 소자(120)을 실장하고 다시 제 2 절연층(115)을 상기 전자 소자(120)가 매립되도록 형성하고 라미네이션을 진행한다. 이때, 제 1, 제 2 절연층(110, 115)은 두 층으로 형성되며, 각 절연층(110,115)의 물질은 동일하거나 다르게 형성될 수 있다.
또한, 상기 제 1, 제 2 절연층(110,115)은 YAG 레이저 또는 CO2 레이저를 이용하여 두께 방향으로 관통하는 비아(132) 및 상기 매립된 전자 소자(120)의 전극과 연결하기 위한 마이크로 비아(131)를 형성하는 것이 바람직하다.
회로층(130)은 상기 제 1 절연층 및 상기 제 2 절연층의 외부면의 금속 물질층을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다.
전자 소자(120)은 상면 및 하면 외곽부에 전극이 각각 형성되어 외부 회로층(130)과 전기적으로 연결된다.
전자 소자(120)은 트랜지스터(transistor), IC, LSI 등과 같은 능동전자 소자 또는 저항(resistor), 콘덴서(condenser) 또는 인덕터(inductor)와 같은 수동전자 소자일 수 있다.
도 2 및 도 3은 본 발명의 제 2, 제 3 실시 예에 따른 전자 소자내장형 인쇄회로기판의 단면도이다. 도 2 및 도 3은 상기 제 1 실시 예의 전자 소자내장형 인쇄회로기판에 추가적으로 층구성 확장을 보여주고 있다. 즉, 제 2 실시 예는 상기 제 1 실시 예의 2L의 기본 구조에 제 3 절연층(240) 및 제 2 회로층(250)을 더 형성하고, 제 3 실시 예는 상기 제 2 실시 예의 구조에 제 4 절연층(360) 및 제 3 회로층(370)을 더 형성하여 2L → 4L → 6L 또는 3L → 5L → 7L 으로 빌드업 할 수 있다. 여기서, 빌드업층은 실시예에 한정되지 않고 필요에 따라 추가적으로 더 형성될 수 있다.
도 4는 본 발명의 제 4 실시 예에 따른 전자 소자내장형 인쇄회로기판의 단면도이다. 도 4에 도시된 바와 같이, 전자 소자내장형 인쇄회로기판은, 양면에 금속층(440)을 형성하고 비아를 형성하여 전기적으로 연결되도록 형성된 제 1, 제 2 절연층(410,415)과; 상기 제 1 절연층(410) 내부에 매립된 전자 소자(420); 및 상기 제 1 절연층(410) 내부에 상기 전자 소자(420)과 동일선상에 매립된 방열판(430)을 포함하여 구성된다.
여기서, 상기 도 1의 실시 예와 중복되는 설명은 도 1을 참조하여 생략한다.
상기 방열판(430)은 상기 전자 소자(420)을 내장하기 위해 회로공법을 이용하여 트랜치를 형성하는 과정에서 동시에 형성된다. 보다 구체적으로, 상기 전자 소자(420)을 매립하기 위해 먼저 캐리어 부재상에 두껍게 형성된 금속층을 에칭하여 금속 블록으로 형성한 후, 제 1 절연층(410)을 도포하게 된다. 그리고, 상기 금속 블록을 에칭하여 트랜치를 형성하게 되고, 에칭하지 않은 금속 블록은 제 1 절연층에 매립되어 방열판(430)으로 형성된다.
여기서, 상기 방열판(430)의 크기는 금속 블록의 형성되는 크기에 대응되는 크기이며, 구리를 이용하여 형성되는 것이 바람직하나 이에 한정되지 않고 방열이 우수한 금속이 적용될 수 있다.
또한, 도 5 및 도 6은 본 발명의 제 5, 제 6 실시 예에 따른 전자 소자내장형 인쇄회로기판의 단면도이다. 도 5 및 도 6은, 전자 소자내장형 인쇄회로기판에 추가적으로 층구조 확장을 보여주고 있다. 즉, 제 5 실시 예는 상기 제 4 실시 예의 2L의 기본 구조에 제 3 절연층(550) 및 제 2 회로층(560)을 포함하고, 제 6 실시 예는 상기 제 5 실시 예의 구조에 제 4 절연층(670) 및 제 3 회로층(680)을 더 형성하여 2L → 4L → 6L 또는 3L → 5L → 7L 으로 빌드업 할 수 있다. 여기서, 빌드업층은 실시예에 한정되지 않고 필요에 따라 추가적으로 더 형성될 수 있다.
또한, 도 7a 및 도 7b은 본 발명의 제 7, 제 8 실시 예에 따른 전자 소자내장형 인쇄회로기판의 단면도이다. 도 7a 및 도 7b에 도시된 바와 같이, 횡전계 전자 소자가 내장된 구조로, 전자 소자가 능동 전자 소자인 경우의 제 1, 제 2 절연층(710,715)에 형성된 마이크로 비아의 형성 구조와 방열판(740)을 내장한 구조를 보여주고 있다. 즉, 2L 코어리스 매립형 인쇄회로기판을 형성하는데 있어서 상기 언급한 다양한 실시 예의 구조로 형성될 수 있다.
전자소자내장형 인쇄회로기판의 제조방법
먼저, 도 8은 본 발명의 제 1 실시 예에 따른 전자소자내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이고, 도 9a 및 도 9k는 제 1 실시 예에 따른 전자 소자내장형 인쇄회로기판의 제조방법에 따른 공정 단면도이다.
도 8에 도시된 바와 같이, 본 발명에 따른 전자 소자내장형 인쇄회로기판의 제조방법은, 기판의 양면에 소정 두께로 금속층을 형성하는 단계(S801); 상기 금속층을 전자 소자가 실장될 영역만 남기고 에칭하여 금속 블록을 형성하는 단계(S802); 상기 금속 블럭이 매립되도록 제 1 절연층을 형성하는 단계(S803); 상기 기판을 분리하여 일면에 형성된 금속 블럭을 에칭하여 트랜치를 형성하는 단계(S804); 상기 트랜치에 전자 소자를 실장하는 단계 상기 전자 소자가 매립되도록 제 2 절연층을 형성하는 단계(S805); 및 상기 전자 소자가 매립된 상기 제 1, 제 2 절연층을 드릴 가공하여 비아홀 및 회로층을 형성하는 단계(S806)를 포함하여 형성된다.
이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 전술한 전자 소자내장형 인쇄회로기판 및 도 1이 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 9a에 도시된 바와 같이, 양면에 금속박층(11)이 형성된 디테치 코어 기판(10)의 양면에 두꺼운 금속층(20)을 형성하게 된다. 여기서, 금속층(20)은 구리를 이용하고, 두께는 전자 소자(120)의 높이에 대응하는 두께로 형성하는 것이 바람직하다. 즉, 추후 전자 소자(120)이 실장 될 트랜치의 두께가 상기 금속층(20)의 두께가 된다.
도 9b에 도시된 바와 같이, 상기 금속층(20)을 에칭하여 금속 블록(21)을 형성하게 되는데, 금속 블록(21)이 형성되는 위치는 전자 소자(120)이 실장 될 위치에 대응하여 형성하게 된다. 이때, 금속 블록(21)의 형성은 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 즉, 회로 공법인 에칭 공정을 활용하여 전자 소자가 실장될 위치만 남기로 그 이외의 영역을 제거하게 된다.
도 9C에 도시된 바와 같이, 상기 금속 블록(21)이 형성된 기판상에 제 1 절연층(110) 및 금속 박막층을 형성하게 된다. 제 1 절연층(110)은 프리프레그(prepreg)를 이용하여 형성되는 것이 바람직하고, 라미네이션 공정을 통해 적층하게 된다.
도 9d에 도시된 바와 같이, 디테치 코어기판(10)을 중심으로 상판 및 하판으로 분리하게 된다.
도 9e 및 도 9f에 도시된 바와 같이, 상기 분리된 기판에서 하판을 기준으로 설명하기로 한다. 기판의 하면에 드라이 필름(40)을 도포하고, 금속 블록(21)을 에칭하여 트랜치(50)를 형성하게 된다. 따라서, 별도의 드릴 공정 없이도 트랜치(50)를 형성함으로써 공정비용을 절감할 수 있다.
도 9g 및 도 9h에 도시된 바와 같이, 하면의 드라이 필름(40)을 제거한 후, 트랜치(50) 내에 전자 소자(120)을 실장하게 된다.
도 9i에 도시된 바와 같이, 제 2 절연층(115)을 상기 전자 소자(120)이 매립되도록 형성하게 된다. 따라서, 제2 절연층(115)은 유동성이 있는 절연자재를 사용하며, 특히 반경화된 절연자재를 사용하는 것이 바람직할 것이다. 예시적으로, 제2 절연층(115)은 프리프레그(prepreg)층으로 형성되는 것이 바람직하고, 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
도 9j 및 9k에 도시된 바와 같이, 상기 전자 소자(120)의 양전극이 노출되도록 제 1 절연층 및 제 2 절연층(110,115)을 드릴 가공하여 마이크로 비아(131) 및 관통 비아(132)를 형성하게 된다. 여기서, 상기 절연층(110, 115)은 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀을 형성하는 것이 바람직하다.
상기 형성된 마이크로 비아(131) 및 관통 비아(132)에 금속 물질을 충진하여 외층 회로층(130)을 형성하게 된다. 여기서, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 외층 회로층을 형성할 수 있다. 또한, 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 서브트렉티브, SAP, MASP 등을 포함하는 통상의 회로 형성 공정이 적용될 수 있다.
또한, 도 10a 내지 10n은 제 2 실시 예에 따른 전자 소자내장형 인쇄회로기판의 제조방법에 따른 공정 단면도이다. 여기서, 앞서 설명한 제 1 실시 예를 참조하여 중복되는 설명들은 생략될 수 있다.
도 10a 내지 도 10d에 도시된 바와 같이, 양면에 금속 박층(11)이 형성된 디테치 코어 기판(10)의 양면에 두꺼운 금속층(20)을 형성하게 된다. 여기서, 금속층(20)은 구리를 이용하고, 두께는 전자 소자의 높이에 대응하는 두께로 형성하는 것이 바람직하다. 즉, 추후 형성될 방열판의 두께 및 전자 소자가 실장 될 트랜치의 두께가 상기 금속층(20)의 두께가 된다.
상기 금속층(20)을 에칭하여 금속 블록(21)을 형성하게 되는데, 금속 블록(21)이 형성되는 위치는 방열판(430)의 크기 및 전자 소자(420)이 실장 될 위치에 대응하여 형성하게 된다. 이때, 금속 블록(21)의 형성은 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 즉, 회로 공법인 에칭 공정을 활용하여 전자 소자가 실장될 위치만 남기로 그 이외의 영역을 제거하게 된다.
상기 금속 블록이 형성된 기판상에 제 1 절연층(410) 및 금속 박막층(31)을 형성하게 된다. 제 1 절연층(410)은 프리프레그(prepreg)를 이용하여 형성되는 것이 바람직하고, 라미네이션 공정을 통해 적층하게 된다.
그리고, 디테치 코어기판(10)을 중심으로 상판 및 하판으로 분리하게 된다.
도 10e 내지 도 10k에 도시된 바와 같이, 상기 분리된 기판에서 하판을 기준으로 설명하기로 한다. 기판의 상면에서 방열판(430)이 될 위치의 금속 블록(21) 및 하면에 드라이 필름(40)을 도포하고, 전자 소자(420)이 실장 될 위치의 금속 블록(21)을 에칭하여 트랜치를 형성하게 된다. 그리고, 상면 및 하면의 드라이 필름(40)을 제거한 후, 트랜치 내에 전자 소자(420)을 실장하게 된다.
도 10l 내지 도 10n에 도시된 바와 같이, 제 2 절연층(415)을 상기 전자 소자(420)이 매립되도록 형성하게 된다. 따라서, 제2 절연층(415)은 유동성이 있는 절연자재를 사용하며, 특히 반경화된 절연자재를 사용하는 것이 바람직할 것이다. 예시적으로, 제2 절연층(415)은 프리프레그(prepreg)층으로 형성되는 것이 바람직하고, 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
상기 전자 소자(420)의 양전극이 노출되도록 절연층(410, 415)을 드릴 가공하여 마이크로 비아홀 및 관통 비아홀을 형성하게 된다. 여기서, 상기 절연층(410,415)은 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀을 형성하는 것이 바람직하다.
상기 형성된 마이크로 비아홀 및 관통 비아홀에 금속 물질을 충진하여 외층의 회로 패턴이 형성된 회로층(440)을 형성하게 된다. 여기서, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 외층 회로층을 형성할 수 있다. 또한, 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 서브트렉티브, SAP, MASP 등을 포함하는 통상의 회로 형성 공정이 적용될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110, 210, 310, 410, 510, 610, 710 --- 제 1 절연층
115, 215, 315, 415, 515, 615, 715 --- 제 2 절연층
120, 220, 320, 420, 520, 620, 720 --- 전자 소자
130, 220, 320, 440, 520, 620, 730 --- 회로층
240, 550 --- 제 1 빌드업층
360, 670 --- 제 2 빌드업층

Claims (15)

  1. 트랜치가 형성된 제 1 절연층;
    상기 제 1 절연층의 트랜치 저면에 탑재된 전자 소자;
    상기 전자 소자가 탑재된 상기 제 1 절연층의 상부에 형성된 제 2 절연층 및
    상기 제 1 절연층 및 상기 제 2 절연층의 외부면에 형성된 회로층을 포함하는 전자소자내장형 인쇄회로기판.
  2. 청구항 1항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층에 형성되며, 상기 전자 소자 및 회로층과 전기적으로 연결되는 비아를 포함하는 전자소자내장형 인쇄회로기판.
  3. 청구항 1항에 있어서,
    상기 제 1 절연층 및 제 2 절연층의 일면 또는 양면에 적층된 빌드업층을 더 포함하는 전자소자내장형 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층은 유리섬유 함침 수지 물질로 형성된 전자소자내장형 인쇄회로기판.
  5. 청구항 1항에 있어서,
    상기 제 1 절연층에 형성된 방열판을 더 포함하는 전자소자내장형 인쇄회로기판.
  6. 청구항 5에 있어서,
    상기 방열판은 상기 전자 소자와 동일선상에 금속물질을 충진하여 형성되는 전자소자내장형 인쇄회로기판.
  7. (A) 캐리어 부재의 양면에 소정 두께로 금속층을 형성하는 단계;
    (B) 상기 금속층을 전자 소자가 실장될 영역만 남기고 에칭하여 제 1 금속 블록을 형성하는 단계;
    (C) 상기 제 1 금속 블럭이 매립되도록 제 1 절연층을 형성하는 단계;
    (D) 상기 캐리어 부재를 분리하는 단계;
    (E) 상기 캐리어 부재로부터 분리된 적층체의 일면에 형성된 제 1 금속 블럭을 에칭하여 트랜치를 형성하는 단계; 및
    (F) 상기 트랜치에 전자 소자를 실장하는 단계를 포함하는 전자 소자내장형 인쇄회로기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 (F) 단계이후,
    (G) 상기 전자 소자가 매립되도록 제 2 절연층을 형성하는 단계;
    (H) 상기 전자 소자가 매립된 상기 제 1, 제 2 절연층을 드릴 가공하여 비아홀을 형성하는 단계; 및
    (I) 상기 비아홀에 금속 물질을 충진하고 패터닝하여 회로층을 형성하는 단계를 더 포함하는 전자소자내장형 인쇄회로기판의 제조방법.
  9. 청구항 7에 있어서,
    (C) 단계에서, 상기 제 1 절연층 형성 후 양면에 금속층을 형성하는 단계를 더 포함하는 전자소자내장형 인쇄회로기판의 제조방법.
  10. 청구항 7에 있어서,
    (A) 단계에서,
    상기 금속층은 구리로 형성되는 전자 소자내장형 인쇄회로기판의 제조방법.
  11. 청구항 8에 있어서,
    상기 (H) 단계 이후,
    절연층 및 회로층을 상부 및 하부에 더 추가 형성하여 빌드업 구조를 형성하는 전자소자내장형 인쇄회로기판의 제조방법.
  12. 청구항 7항에 있어서,
    상기 기판의 양면에 형성되는 금속층의 두께는 전자 소자의 높이에 대응하여 형성되는 전자소자내장형 인쇄회로기판의 제조방법.
  13. 청구항 7항에 있어서,
    상기 금속층을 전자 소자가 실장될 영역을 제외하고 에칭하는 단계에서 상기 전자 소자가 실장되는 영역은 복수 개로 형성되는 전자소자내장형 인쇄회로기판의 제조방법.
  14. 청구항 7항에 있어서,
    상기 (B) 단계에서, 방열판용 제 2 금속 블록을 형성하는 단계를 더 포함하는 전자소자내장형 인쇄회로기판의 제조방법.
  15. 청구항 7에 있어서,
    상기 제 1 금속 블록을 형성하는 단계에서 서브트랙티브(Subtractive)법, 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi Addiitive process) 공법 중 어느 하나를 이용하여 형성하는 전자소자내장형 인쇄회로기판의 제조방법.
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