JP6795137B2 - 電子素子内蔵型印刷回路基板の製造方法 - Google Patents
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Description
本発明は、電子素子内蔵型印刷回路基板及びその製造方法に関する。
携帯電話を始めとするＩＴ分野の電子機器に多機能化、軽薄短小化が求められている。これにより電子素子を基板内に内蔵する技術が要求されている。
一般の印刷回路基板（ＰＣＢ；Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）は、電気絶縁性基板に、銅のような伝導性材料で回路パターンを形成したものであって、電子素子を搭載する直前の基板（Ｂｏａｒｄ）をいう。すなわち、多種の多くの素子を平板上に密集して搭載するために、各部品の装着位置を確定し、部品を接続する回路パターンを平板の表面に印刷して固定した回路基板を意味する。
近年には、各部品を印刷回路基板内に埋め込んで実装するエンベテッド（ｅｍｂｅｄｄｅｄ）印刷回路基板が提供されている。
このようなエンベテッド印刷回路基板は、通常的に基板の絶縁層にトレンチを形成し、トレンチ内に各種電子素子やＩＣ及び半導体チップなどの電子素子を挿入する。その後、トレンチ内部及び電子素子の挿入された絶縁層上にプリプレグなどの接着性樹脂を塗布して電子素子を固定するとともに絶縁層を形成し、絶縁層にビアホールまたは貫通ホールを形成することで、電子素子と外部機器とが通電できるようになる。
このとき、上記ビアホールまたは貫通ホールの内部及びその上部にはメッキ層とパターンとが形成されることで、基板に内蔵された電子素子との電気的接続手段として用いられ、絶縁層を基板の上面、下面に順次積層することにより電子素子が内蔵された多層印刷回路基板を製造することができる。
本発明の一側面（または観点）によれば、電子素子を実装するためのトレンチを形成する際に、該当する領域を回路工法で代替して工程コストを低減できる電子素子内蔵型印刷回路基板を提供する。
本発明の他の側面によれば、電子素子を実装するためのトレンチを形成する際に、該当する領域を回路工法で代替して工程コストを低減できる電子素子内蔵型印刷回路基板の製造方法を提供する。
一実施例に係る電子素子内蔵型印刷回路基板は、トレンチの形成された第１絶縁層と、上記第１絶縁層のトレンチ底面に搭載された電子素子と、上記電子素子が搭載された上記第１絶縁層の上部に形成された第２絶縁層と、上記第１絶縁層及び上記第２絶縁層の外部面に形成された回路層と、を含む。
また、一実施例に係る電子素子内蔵型印刷回路基板の製造方法は、キャリア部材の両面に所定厚さで金属層を形成するステップと、上記金属層を電子素子が実装される領域のみ残してエッチングし、第１金属ブロックを形成するステップと、上記第１金属ブロックが埋め込まれるように第１絶縁層を形成するステップと、上記キャリア部材を分離するステップと、上記キャリア部材から分離された積層体の一面に形成された第１金属ブロックをエッチングしてトレンチを形成するステップと、上記トレンチに電子素子を実装するステップと、を含む。
本発明の目的、特定の利点及び新規の特徴は、添付図面に関連した以下の詳細な説明及び実施例によりさらに明らかになる。本明細書において各図面の構成要素に参照番号を付するに当たって、同一の構成要素には、たとえ他の図面上に表示されていても、できるだけ同一の番号を付している事に留意しなければならない。また、本発明を説明するに当たって、係わる公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合は、その詳細な説明を省略する。
本明細書における「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであって、構成要素が上記用語により限定されることはない。添付図面において、一部構成要素は誇張されたり、省略されたり、または概略的に図示されており、各構成要素の大きさが実際の大きさを反映したものではない。
以下、添付された図面に基づいて本発明の実施例を詳細に説明する。
＜電子素子内蔵型印刷回路基板＞
先ず、本発明の第１実施例に係る電子素子内蔵型印刷回路基板について、図面を参照して具体的に説明する。ここで、参照する図面に記載されていない図面符号は、同一の構成を示す他の図面での図面符号であり得る。
先ず、本発明の第１実施例に係る電子素子内蔵型印刷回路基板について、図面を参照して具体的に説明する。ここで、参照する図面に記載されていない図面符号は、同一の構成を示す他の図面での図面符号であり得る。
図１は、本発明の第１実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。図１に示すように、本発明の第１実施例に係る電子素子内蔵型印刷回路基板は、トレンチの形成された第１絶縁層１１０と、第１絶縁層１１０のトレンチ底面に搭載された電子素子１２０と、電子素子１２０の搭載された第１絶縁層１１０の上部に形成された第２絶縁層１１５と、第１絶縁層１１０及び第２絶縁層１１５の外部面に形成された回路層１３０と、を含む。
第１絶縁層１１０には、電子素子１２０を実装するためにトレンチが形成される。第１絶縁層１１０としては、熱硬化性樹脂、熱可塑性樹脂、セラミック、有機−無機複合素材、またはガラス繊維含浸樹脂（プリプレグ）を用いることができる。例えば、第１絶縁層は、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）などのエポキシ系絶縁樹脂を含むことができ、またはポリイミド系樹脂を含むことができるが、特にこれに限定されない。
電子素子１２０は、第１絶縁層１１０のトレンチに挿入される。その後、第１絶縁層１１０上に第２絶縁層１１５を形成することにより、電子素子１２０は第１絶縁層１１０と第２絶縁層１１５との間に埋め込まれる。
第１絶縁層１１０と第２絶縁層１１５とは、互いに同一の材質で形成されてもよく、異なる材質で形成されてもよい。
第１絶縁層１１０及び第２絶縁層１１５には、第１絶縁層１１０と第２絶縁層１１５とを貫通し、互いに異なる回路層を接続させるビア１３２が形成されることができる。第１絶縁層１１０及び／又は第２絶縁層１１５には、電子素子１２０の電極と回路層１３０とを接続させるマイクロビア１３１が形成されることができる。
ビア１３２及び／又はマイクロビア１３１は、ＹＡＧレーザまたはＣＯ２レーザを用いて第１絶縁層１１０及び／又は第２絶縁層１１５にビアホールを形成し、その後、ビアホールに伝導性物質を充填することで形成することができる。
回路層１３０は、第１絶縁層及び第２絶縁層の外部面に形成される。回路層１３０は、i）金属物質層の積層後に、エッチングレジストにより選択的に金属物質層を除去するサブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法、 ii）無電解メッキ及び電解メッキを介して選択的に導体パターンを形成するアディティブ（Ａｄｄｉｔｉｖｅ）法、iii）ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）法、及び、iｖ）ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）法のうちの少なくともいずれか１つの工法により形成可能である。
電子素子１２０の上面及び下面の外郭部には、電極がそれぞれ形成される。電極とマイクロビア１３１とが互いに電気的に接続することにより、電子素子１２０は、外部回路層１３０と電気的に接続する。
電子素子１２０は、トランジスター（ｔｒａｎｓｉｓｔｏｒ）、ＩＣ、ＬＳＩなどのような能動電子素子または抵抗（ｒｅｓｉｓｔｏｒ）、コンデンサー（ｃｏｎｄｅｎｓｅｒ）、インダクター（ｉｎｄｕｃｔｏｒ）のような受動電子素子であり得る。
図２及び図３は、本発明の第２、第３実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。図２及び図３に示すように、本発明の第２、第３実施例に係る電子素子内蔵型印刷回路基板は、上述した本発明の第１実施例に係る電子素子内蔵型印刷回路基板とは異なって、多層の回路層２３０、２５０、３３０，３５０，３７０で形成される。すなわち、第２実施例では、第１実施例の２Ｌの基本構造に、第３絶縁層２４０及び第２回路層２５０がさらに形成される。また第３実施例では、第２実施例の構造に、第４絶縁層３６０及び第３回路層３７０がさらに形成され、２Ｌ→４Ｌ→６Ｌ、または３Ｌ→５Ｌ→７Ｌにビルドアップすることができる。ここで、ビルドアップ層は、実施例に限定されず、必要によって、さらに形成することができる。
図４は、本発明の第４実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。図４に示すように、本実施例に係る電子素子内蔵型印刷回路基板は、それぞれの一面に回路層４４０を形成し、ビアを介して回路層４４０が電気的に接続するように形成された第１、第２絶縁層４１０，４１５と、第１絶縁層４１０の内部に埋め込まれた電子素子４２０と、第１絶縁層４１０の内部に電子素子４２０と同一線上に埋め込まれた放熱板４３０と、を含む。
ここで、上記図１の実施例と重複する説明は省略する。
放熱板４３０は、第１絶縁層４１０に形成される。放熱板４３０は、第１絶縁層４１０にトレンチを形成する工程中に形成することができる。放熱板４３０は、銅で形成することが好ましいが、これに限定されず、放熱に優れた金属を適用することができる。放熱板４３０を形成する方法は、後述する。
また、図５及び図６は、本発明の第５、第６実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。図５及び図６に示すように、本発明の第５、第６実施例に係る電子素子内蔵型印刷回路基板は、上述した本発明の第４実施例に係る電子素子内蔵型印刷回路基板とは異なって、回路層５４０，５６０，６４０，６６０，６８０が多層で形成される。
すなわち、第５実施例は、第４実施例の２Ｌの基本構造に、第３絶縁層５５０及び第２回路層５６０を含み、第６実施例は、第５実施例の構造に、第４絶縁層６７０及び第３回路層６８０をさらに形成して、２Ｌ→４Ｌ→６Ｌ、または３Ｌ→５Ｌ→７Ｌにビルドアップすることができる。ここで、ビルドアップ層は、実施例に限定されず、必要によって、さらに形成することができる。
また、図７ａ及び図７ｂは、本発明の第７、第８実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。図７ａ及び図７ｂに示すように、本発明の第７、第８実施例に係る電子素子内蔵型印刷回路基板は、横電界の電子素子７２０が内蔵された構造である。
＜電子素子内蔵型印刷回路基板の製造方法＞
図８は、本発明の第１実施例に係る電子素子内蔵型印刷回路基板の製造方法を示す順序図であり、図９ａから図９ｋは、第１実施例に係る電子素子内蔵型印刷回路基板の製造方法を概略的に示す図である。
図８は、本発明の第１実施例に係る電子素子内蔵型印刷回路基板の製造方法を示す順序図であり、図９ａから図９ｋは、第１実施例に係る電子素子内蔵型印刷回路基板の製造方法を概略的に示す図である。
図８に示すように、本発明の第１実施例に係る電子素子内蔵型印刷回路基板の製造方法は、キャリア部材の両面に金属ブロックを形成するステップＳ８０１と、金属ブロックが埋め込まれるように、キャリア部材の両面上に第１絶縁層を形成するステップＳ８０２と、第１絶縁層をキャリア部材から分離し、第１絶縁層に埋め込まれた金属ブロックをエッチングしてトレンチを形成するステップS８０３と、トレンチに電子素子を実装し、電子素子が埋め込まれるように、第１絶縁層上に第２絶縁層を形成するステップＳ８０４と、電子素子が埋め込まれた第１、第２絶縁層にビアと回路層とを形成するステップＳ８０５と、を含む。
以下に、製造方法について順に詳細に説明する。
なお、上述した本発明の第１実施例に係る電子素子内蔵型印刷回路基板及び図１を参照することになり、重複する説明を省略する。
先ず、図９ａ及び図９ｂに示すように、キャリア部材の両面に金属ブロック２１を形成する（Ｓ８０１）。
以下、本実施例に係る電子素子内蔵型印刷回路基板の製造方法を説明するにあたり、金属ブロック２１をサブトラクティブ法により形成することを基準にして説明する。しかし、金属ブロック２１を形成する方法がサブトラクティブ法に限定されることはない。すなわち、金属ブロック２１は、アディティブ法、ＳＡＰ法、ＭＳＡＰ法により形成することもできる。
図９ａに示すように、キャリア部材の両面に、所定厚さの金属層２０を形成する。ここで、キャリア部材は、デタッチ（ｄｅｔａｃｈ）コア１０と、デタッチコア１０の両面上にそれぞれ形成された金属箔１１とを含む。
金属層２０は、銅で形成することができる。金属層２０の厚さは、電子素子１２０の高さに対応する厚さに形成することができる。すなわち、金属層２０は、後に電子素子１２０が実装されるトレンチの厚さに形成することができる。
図９ｂに示すように、金属層２０を選択的にエッチングしてキャリア部材上に金属ブロック２１を形成する。キャリア部材における金属ブロック２１が形成される位置は、電子素子１２０が実装される位置に対応して形成することになる。このとき、金属ブロック２１は、エッチングレジストを用いて選択的に金属層２０を除去するサブトラクティブ法により形成される。すなわち、回路工法であるエッチング工程を活用して、電子素子１２０が実装される位置のみ残し、それ以外の領域を除去する。
次に、図９ｃに示すように、金属ブロック２１が埋め込まれるように、キャリア部材の両面上に第１絶縁層１１０を形成する（Ｓ８０２）。キャリア部材の両面に第１絶縁層１１０を形成した後、第１絶縁層１１０上に金属薄膜層３１を形成することができる。金属薄膜層３１は、後述する回路層１３０となることができる。
第１絶縁層１１０は、プリプレグ（ｐｒｅｐｒｅｇ）で形成可能であり、ラミネーション工程によりキャリア部材上に積層することができる。ここで、第１絶縁層１１０は、ＡＢＦなどのようにプリプレグ以外のビルドアップフィルムを用いてキャリア部材上に積層することも可能である。また、第１絶縁層１１０は、キャリア部材上に、液状の絶縁材をスピンコーティングなどの方法で塗布して形成することも可能である。
その後、図９ｄから図９ｆに示すように、第１絶縁層１１０をキャリア部材から分離し、第１絶縁層１１０に埋め込まれた金属ブロック２１をエッチングしてトレンチ５０を形成する（Ｓ８０３）。
図９ｄに示すように、キャリア部材の上部及び下部に形成された第１絶縁層１１０をデタッチコア１０から分離する。このとき、キャリア部材の金属箔１１は、第１絶縁層１１０に結合された状態でデタッチコア１０から分離される。
以下では、分離された下部の第１絶縁層１１０を基準に説明する。
図９ｅ及び図９ｆに示すように、第１絶縁層１１０の下面、すなわち、金属薄膜層３１上にドライフィルム４０を形成する。その後、第１絶縁層１１０に埋め込まれた金属ブロック２１をエッチングして第１絶縁層１１０にトレンチ５０を形成する。このとき、 金属箔１１は、金属ブロック２１とともにエッチングされて、第１絶縁層１１０から除去されることができる。
このようにすることで、別途のドリル工程を行わずに、トレンチ５０を形成することができるので、工程コストを低減することができる。
次に、トレンチ５０に電子素子１２０を実装し、電子素子１２０が埋め込まれるように、第１絶縁層１１０上に第２絶縁層１１５を形成する（Ｓ８０４）。
図９ｇ及び図９ｈに示すように、第１絶縁層１１０からドライフィルム４０を除去した後、 トレンチ５０内に電子素子１２０を実装する。
図９ｉに示すように、電子素子１２０が埋め込まれるように、第１絶縁層１１０上に第２絶縁層１１５を形成する。第２絶縁層１１５は、流動性のある絶縁材であってもよく、特に半硬化された絶縁材であってもよい。例示的に、第２絶縁層１１５は、プリプレグ層で形成することができる。または、第２絶縁層１１５は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）などのビルドアップフィルムを用いて形成することもできる。第２絶縁層１１５は、エポキシ系絶縁樹脂を含むことができ、これとは異なって、ポリイミド系樹脂を含むことができるが、特にこれに限定されることはない。ここで、第２絶縁層１１５上に金属薄膜層３１を形成することができ、金属薄膜層３１は、後述する回路層１３０となることができる。
次に、電子素子１２０が埋め込まれた第１絶縁層１１０及び第２絶縁層１１５に、ビア１３１，１３２と、回路層とを形成する（Ｓ８０５）。
図９ｊに示すように、電子素子１２０の両電極が露出するように第１絶縁層及び第２絶縁層１１０，１１５にビアホールＶＨを形成する。ビアホールＶＨは、ＣＮＣドリルまたはレーザドリルにより形成することができる。
図９ｋに示すように、ビアホールＶＨに金属物質を充填してマイクロビア１３１及び貫通ビア１３２を形成し、回路層１３０を形成する。回路層１３０は、金属薄膜層３１を選択的にエッチングして形成することができる（サブトラクティブ法）。または回路層１３０は、金属薄膜層３１をシード層として用いるＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）法により形成することができる。
図１０ａから１０ｎは、本発明の第２実施例に係る電子素子内蔵型印刷回路基板の製造方法を概略的に示す図である。前述した本発明の第１実施例に係る電子素子内蔵型印刷回路基板の製造方法を参照することにし、重複する説明を省略する。
図１０ａから図１０ｄに示すように、キャリア部材の両面に、所定厚さの金属層２０を形成する。キャリア部材は、デタッチコア１０と、デタッチコア１０の両面上にそれぞれ形成された金属箔１１とを含む。
金属層２０は、銅で形成することができる。金属層の厚さは、電子素子４２０の高さに対応する厚さに形成することができる。すなわち、金属層２０は、後に形成される放熱板４３０の厚さ及び電子素子が実装されるトレンチの厚さに形成することができる。
金属層２０を選択的にエッチングして金属ブロック２１を形成する。金属ブロック２１を形成する位置は、放熱板４３０の位置及び電子素子４２０が実装される位置を考慮して形成する。
金属ブロック２１が形成されたキャリア部材上に、第１絶縁層４１０及び金属薄膜層３１を形成する。第１絶縁層４１０は、プリプレグで形成することができ、ラミネーション工程によりキャリア部材上に積層することができる。
以後、第１絶縁層４１０をキャリア部材から分離する。すなわち、キャリア部材の上部及び下部に形成された第１絶縁層４１０をデタッチコア１０から分離する。このとき、キャリア部材の金属箔１１は、第１絶縁層４１０に結合された状態で、デタッチコア１０から分離される。
以下では、分離された下部の第１絶縁層４１０を基準に説明する。
図１０ｅに示すように、第１絶縁層４１０の上面に形成された金属箔１１の上面中、放熱板４３０となる金属ブロック２１の位置に対応する領域と第１絶縁層４１０の下面に形成された金属薄膜層３１上にドライフィルム４０を塗布する。
図１０ｆ及び図１０ｇに示すように、ドライフィルム４０が塗布されていない金属箔１１をエッチングし、第１絶縁層に埋め込まれた金属ブロック２１の一部をエッチングして第１絶縁層４１０にトレンチを形成する。その後、第１絶縁層からドライフィルムを除去する。
次に、図１０ｈに示すように、第１絶縁層４１０の下面に形成された金属薄膜層３１上にドライフィルム４０を塗布し、図１０ｉに示すように、第１絶縁層４１０の上面に形成された金属箔１１のうち、トレンチの形成工程で除去されなかった金属箔１１をエッチングにより除去する。その後、図１０ｊに示すように、ドライフィルムを除去し、図１０ｋに示すように、第１絶縁層４１０のトレンチ内に電子素子４２０を実装する。
次に、図１０ｌから図１０ｎに示すように、電子素子４２０が埋め込まれるように、第１絶縁層４１０上に第２絶縁層４１５を形成し、第１絶縁層４１０及び第２絶縁層４１５にビアと回路層４４０とを形成する。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであって、本発明を限定するものではない。また本発明の技術的思想内で当分野の通常の知識を有する者によりその変形や改良が可能であることは明らかである。
本発明の単純な変形や変更はすべて本発明の範囲に属するものであり、本発明の具体的な保護範囲は添付された特許請求範囲により明確になるであろう。
ＶＨ ビアホール
１０ デタッチコア
１１ 金属箔
２０ 金属層
２１ 金属ブロック
３１ 金属薄膜層
４０ ドライフィルム
５０ トレンチ
１１０、４１０ 第１絶縁層
１１５、４１５ 第２絶縁層
１２０、４２０、７２０ 電子素子
１３０、２３０、３３０、４４０、５４０、６４０ 回路層
２４０、５５０ 第３絶縁層
３６０、６７０ 第４絶縁層
１０ デタッチコア
１１ 金属箔
２０ 金属層
２１ 金属ブロック
３１ 金属薄膜層
４０ ドライフィルム
５０ トレンチ
１１０、４１０ 第１絶縁層
１１５、４１５ 第２絶縁層
１２０、４２０、７２０ 電子素子
１３０、２３０、３３０、４４０、５４０、６４０ 回路層
２４０、５５０ 第３絶縁層
３６０、６７０ 第４絶縁層
Claims (8)
- キャリア部材の両面上に第１金属ブロックを形成するステップ（Ａ）と、
前記第１金属ブロックが埋め込まれるように、前記キャリア部材の両面上に第１絶縁層を形成するステップ（Ｂ）と、
前記第１金属ブロックの埋め込まれた前記第１絶縁層を前記キャリア部材から分離するステップ（Ｃ）と、
前記第１絶縁層に埋め込まれた第１金属ブロックをエッチングしてトレンチを形成するステップ（Ｄ）と、
前記トレンチに電子素子を実装するステップ（Ｅ）と、
を含む電子素子内蔵型印刷回路基板の製造方法。 - 前記ステップ（Ｅ）の後に、
前記電子素子が埋め込まれるように、前記第１絶縁層上に第２絶縁層を形成するステップ（Ｆ）と、
前記第１絶縁層及び第２絶縁層にビアと回路層とを形成するステップ（Ｇ）と、をさらに含む請求項１に記載の電子素子内蔵型印刷回路基板の製造方法。 - 前記ステップ（Ｂ）は、前記第１絶縁層上に金属薄膜層を形成するステップを含む請求項１または請求項２に記載の電子素子内蔵型印刷回路基板の製造方法。
- 前記第１金属ブロックは、銅で形成される請求項１から請求項３のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
- 前記キャリア部材の両面に形成される第１金属ブロックの厚さは、電子素子の高さに対応して形成される請求項１から請求項４のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
- 前記第１金属ブロックは、複数形成される請求項１から請求項５のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
- 前記ステップ（Ａ）は、前記キャリア部材の両面に放熱板用の第２金属ブロックを形成するステップを含む請求項１から請求項６のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
- 前記第１金属ブロックは、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法、アディティブ（Ａｄｄｉｔｉｖｅ）法、ＳＡＰ（Ｓｅｍｉ Ａｄｄｉｉｔｉｖｅ ｐｒｏｃｅｓｓ）法のうちのいずれか１つにより形成される請求項１から請求項７のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
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