KR101084250B1 - 전자소자 내장 인쇄회로기판 및 그 제조 방법 - Google Patents

전자소자 내장 인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101084250B1
KR101084250B1 KR1020090124029A KR20090124029A KR101084250B1 KR 101084250 B1 KR101084250 B1 KR 101084250B1 KR 1020090124029 A KR1020090124029 A KR 1020090124029A KR 20090124029 A KR20090124029 A KR 20090124029A KR 101084250 B1 KR101084250 B1 KR 101084250B1
Authority
KR
South Korea
Prior art keywords
electronic device
core substrate
cavity
insulating
insulating core
Prior art date
Application number
KR1020090124029A
Other languages
English (en)
Other versions
KR20110067431A (ko
Inventor
손승현
정율교
변대정
김문일
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090124029A priority Critical patent/KR101084250B1/ko
Priority to US12/967,585 priority patent/US20110141711A1/en
Publication of KR20110067431A publication Critical patent/KR20110067431A/ko
Application granted granted Critical
Publication of KR101084250B1 publication Critical patent/KR101084250B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Abstract

전자소자 내장 인쇄회로기판 및 그 제조 방법이 개시된다. 본 발명의 일 측면에 따르면, 캐비티(cavity)가 형성된 절연성 코어 기판, 캐비티 내에 수용되며 일면에 전극이 형성된 전자소자, 절연성 코어 기판의 양면에 각각 형성되는 절연층, 절연층에 전극과 전기적으로 연결되도록 형성되는 비아(via), 및 절연층에 비아와 전기적으로 연결되도록 형성되는 제1 회로패턴을 포함하는 전자소자 내장 인쇄회로기판이 제공된다. 이에 따르면, 배선층 수의 감소에 의해 제조 공정이 간소화되고, 제품의 수율이 향상될 수 있다.
전자소자, 내장, 절연성 코어

Description

전자소자 내장 인쇄회로기판 및 그 제조 방법{Electronic Components Embedded Printed Circuit Board and Method of Manufacturing the Same}
본 발명은 전자소자 내장 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다. 이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.
이와 같은 고밀도화를 달성하기 위하여, 빌드업(build up) 공법을 사용하게 되며, SAP(Semi-Additive Process),　MSAP(Modified Semi-Additive Process) 등에 의해 회로를 미세화하고 있다. 한편으로 저항 또는 캐패시터,　IC 등의 부품을 기판 내에 내장(embedding)시키는 내장형 기판(Embedded PCB)이 개발되고 있다.
이러한 내장형 인쇄회로기판은 기판 사이즈의 감소, 표면실장면적의 추가 확보, 인터커넥션(Interconnection) 면적의 확보, 및 임피던스의 감소 등과 같은 유리한 점이 있어 지속적인 연구개발이 요구되고 있다.
본 발명은, 제조 공정이 간소화되고, 수율이 향상될 수 있는 전자소자 내장 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 캐비티(cavity)가 형성된 절연성 코어 기판, 캐비티 내에 수용되며 일면에 전극이 형성된 전자소자, 절연성 코어 기판의 양면에 각각 형성되는 절연층, 절연층에 전극과 전기적으로 연결되도록 형성되는 비아(via), 및 절연층에 비아와 전기적으로 연결되도록 형성되는 제1 회로패턴을 포함하는 전자소자 내장 인쇄회로기판이 제공된다.
절연성 코어 기판에는 전자소자의 위치 정렬을 위해 정렬 홀(align hole)이 형성되며, 캐비티는 정렬 홀의 위치로부터 미리 정해진 위치만큼 이격되어 형성될 수 있다.
전자소자 내장 인쇄회로기판은, 절연층에 형성되는 빌드업층(build-up layer), 및 빌드업층에 제1 회로패턴과 전기적으로 연결되도록 형성되는 제2 회로패턴을 더 포함할 수 있다.
캐비티 및 전자소자는 복수개이며, 복수의 전자소자 중 일부와 나머지는, 전극이 서로 반대 방향을 향하도록 복수의 캐비티 내에 각각 수용될 수 있다.
절연성 코어 기판의 두께는, 전극을 포함한 전자소자의 두께와 동일할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 절연성 코어 기판에 캐비티를 형성하는 단계, 일면에 전극이 형성된 전자소자를 캐비티 내에 수용하는 단계, 절연성 코어 기판의 양면에 절연층을 각각 형성하는 단계, 절연층에 전극과 전기적으로 연결되는 비아를 형성하는 단계, 및 절연층에 비아와 전기적으로 연결되는 제1 회로패턴을 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조 방법이 제공된다.
전자소자 내장 인쇄회로기판 제조 방법은, 캐비티를 형성하는 단계 이전에, 절연성 코어 기판에 전자소자의 위치 정렬을 위한 정렬 홀을 형성하는 단계를 더 포함하며, 캐비티는 정렬 홀의 위치로부터 미리 정해진 위치만큼 이격되어 형성될 수 있다.
전자소자 내장 인쇄회로기판 제조 방법은, 제1 회로패턴을 형성하는 단계 이후에, 절연층에 빌드업층을 형성하는 단계, 및 빌드업층에 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계를 더 포함할 수 있다.
캐비티 및 전자소자는 복수개이며, 복수의 전자소자 중 일부와 나머지는 전극이 서로 반대 방향을 향하도록 복수의 캐비티 내에 각각 수용될 수 있다.
절연성 코어 기판의 두께는, 전극을 포함한 전자소자의 두께와 동일할 수 있다.
전자소자 내장 인쇄회로기판 제조 방법은, 캐비티를 형성하는 단계와 전자소 자를 수용하는 단계 사이에, 절연성 코어 기판의 일면에 캐비티를 커버하도록 지지 테이프를 적층하는 단계를 더 포함하며, 전자소자를 수용하는 단계는, 전자소자를 지지 테이프 상에 적층하여 수행될 수 있다.
본 발명에 따르면, 배선층 수의 감소에 의해 제조 공정이 간소화되고, 이에 따라 제조 비용 및 시간이 절감될 수 있다. 그리고 배선층 감소에 의해 제품의 수율이 향상될 수 있다.
본 발명에 따른 전자소자 내장 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판(100)의 일 실시예를 나타낸 단면도이다.
본 실시예에 따르면, 도 1에 도시된 바와 같이, 절연성 코어 기판(110), 전자소자(120), 절연층(130), 비아(140), 제1 회로패턴(150)을 포함하는 전자소자 내장 인쇄회로기판(100)이 제시된다.
이와 같은 본 실시예에 따르면, 코어층으로서 동박층이 형성되어 있지 않은 절연성 코어 기판(110)이 사용됨으로써, 종래 동박층이 적층된 코어층의 사용에 따라 불필요하게 증가되었던 배선층이 생략될 수 있다. 이에 따라 제조 공정이 보다 간소화될 수 있으며, 제품의 수율 역시 향상될 수 있다.
이하, 도 1을 참조하여, 본 실시예의 각 구성에 대하여 보다 상세히 설명한다.
절연성 코어 기판(110)은, 전자소자 내장 인쇄회로기판(100)의 코어가 되는 구성으로서, 종래와 달리, 표면에 동박층이 형성되어 있지 않은 언클래드(unclad) 기판이 이용될 수 있다. 즉, 도 1에 도시된 바와 같이, 절연성 코어 기판(110) 표면에는 별도의 동박층이 형성되어 있지 않으며, 표면에 직접 절연층(130)이 적층될 수 있다.
이와 같이, 동박층이 형성되지 않은 절연성 코어 기판(110)을 이용함에 따라, 불필요한 배선층이 생략되어 전자소자 내장 인쇄회로기판(100)의 두께가 감소될 수 있으며, 제조 공정이 간소화되어 제조 비용 및 시간을 절약할 수 있게 된다.
이러한 절연성 코어 기판(110)에는 도 1에 도시된 바와 같이, 전자소자(120)의 위치 정렬을 위한 정렬 홀(114) 및 이러한 정렬 홀(114)로부터 일정 거리 이격된 캐비티(112)가 형성될 수 있다. 그리고 절연성 코어 기판(110)에는 도 1에 도시된 바와 같이, 절연성 코어 기판(110) 등의 정렬을 위한 패널 홀(116)이 형성될 수도 있다.
이 경우, 절연성 코어 기판(110)에 정렬 홀(114)이 먼저 형성된 후, 도 1에 도시된 바와 같이, 정렬 홀(114)을 기준으로 정렬 홀(114)의 위치와 미리 정해진 일정한 거리만큼 이격된 위치에 캐비티(112)가 형성되며, 이러한 캐비티(112)는 내장될 전자소자(120)의 개수에 따라 복수개로 형성될 수 있다.
이와 같이 정렬 홀(114)의 위치를 기준으로 캐비티(112)의 위치를 설정함으로써, 캐비티(112)의 위치를 정밀하게 조절할 수 있으며, 이에 따라, 캐비티(112)에 수용되는 전자소자(120)의 위치 정밀도 역시 향상될 수 있다.
전자소자(120)는, 도 1에 도시된 바와 같이, 캐비티(112) 내에 수용될 수 있으며, 전자 소자의 일면에는 외부와의 전기적 연결을 위해 전극(122)이 형성될 수 있다. 전극(122)은 비아(140), 제1 회로패턴(150) 및 제2 회로패턴(170)을 통해 외부 장치와 전기적으로 연결될 수 있다.
그리고, 도 1에 도시된 바와 같이, 전자소자(120)는 복수개일 수 있으며, 복수의 전자소자(120) 중 일부와 나머지는, 전극(122)이 서로 반대 방향을 향하도록 복수의 캐비티(112) 내에 각각 수용될 수 있다.
즉, 도 1에 도시된 바와 같이, 전자소자(120) 중 일부는 전극(122)이 절연성 코어 기판(110)의 상면을 향하도록 배치되고, 나머지는 전극(122)이 절연성 코어 기판(110)의 하면을 향하도록 배치될 수 있다.
이 경우, 절연성 코어 기판(110)은, 도 1에 도시된 바와 같이, 그 두께(t1)가 전극(122)을 포함한 전자소자(120) 전체의 두께(t2)와 동일하게 형성될 수 있다. 이와 같이, 절연성 코어 기판(110)의 두께(t1)와 전자소자(120)의 두께(t2)가 실질적으로 동일하여, 전자소자(120)의 상하면이 절연성 코어 기판(110)의 상하면과 동일 평면 상에 각각 위치하게 됨으로써, 절연성 코어 기판(110) 상에 절연층(130)이 일정한 높이로 형성될 수 있다. 이에 따라, 비아(140), 제1 회로패턴(150) 등이 오차 없이 보다 미세하게 형성될 수 있다.
절연층(130)은, 도 1에 도시된 바와 같이, 절연성 코어 기판(110)의 양면에 각각 형성될 수 있다. 이러한 절연층(130)은 프리프레그(prepreg) 또는 ABF(Ajinomoto build up film) 등으로 이루어질 수 있으며, 진공 프레스 등에 의해 절연성 코어 기판(110)의 양면에 각각 적층될 수 있다. 한편, 일면에 동박이 형성되어 있는 절연층(130)이 절연성 코어 기판(110) 상에 적층될 수도 있다.
비아(140)는, 도 1에 도시된 바와 같이, 절연층(130)에 전자소자(120)의 전극(122)과 전기적으로 연결되도록 형성될 수 있다. 절연층(130)에 전극(122)의 위치와 상응하도록 형성된 비아 홀 내부를 도금 등의 방식에 의해 전도성 물질로 충전함으로써 비아(140)가 형성될 수 있다.
제1 회로패턴(150)은, 도 1에 도시된 바와 같이, 절연층(130)에 비아(140)와 전기적으로 연결되도록 형성될 수 있다. 이러한 제1 회로패턴(150)은 비아(140)의 형성을 위한 도금에 의해 비아(140)와 동시에 형성될 수도 있으며, 상술한 바와 같이 절연층(130)에 이미 동박이 형성되어 있는 경우에는 동박의 일부가 에칭에 의해 제거됨으로써, 제1 회로패턴(150)이 형성될 수 있다.
빌드업층(160)은, 도 1에 도시된 바와 같이, 절연층(130)에 형성될 수 있으며, 예를 들어, ABF 등으로 이루어질 수 있다. 그리고 이러한 빌드업층(160) 상에 는 도 1에 도시된 바와 같이, 제1 회로패턴(150)과 전기적으로 연결되도록 형성되는 제2 회로패턴(170)이 형성될 수 있다. 이 경우, 제2 회로패턴(170)은 빌드업층(160)에 형성된 비아를 통해 제1 회로패턴(150)과 전기적으로 연결될 수 있다.
이하, 도 2 내지 도 11을 참조하여, 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판(200) 제조 방법의 일 실시예에 대하여 설명하도록 한다.
도 2는 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판(200) 제조 방법의 일 실시예를 나타낸 순서도이다. 도 3 내지 도 11은 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판(200) 제조 방법 일 실시예의 각 공정을 나타낸 단면도이다.
본 실시예에 따르면, 도 2에 도시된 바와 같이, 절연성 코어 기판(210)에 정렬 홀(214)을 형성하는 단계(S110), 절연성 코어 기판(210)에 캐비티(212)를 형성하는 단계(S120), 절연성 코어 기판(210)의 일면에 지지 테이프(280)를 적층하는 단계(S130), 일면에 전극(222)이 형성된 전자소자(220)를 캐비티(212) 내에 수용하는 단계(S140), 절연성 코어 기판(210)의 양면에 절연층(230)을 각각 형성하는 단계(S150), 절연층(230)에 비아(240)를 형성하는 단계(S160), 절연층(230)에 제1 회로패턴(250)을 형성하는 단계(S170), 절연층(230)에 빌드업층(260)을 형성하는 단계(S180), 및 빌드업층(260)에 제2 회로패턴(270)을 형성하는 단계(S190)를 포함하는 전자소자 내장 인쇄회로기판(200) 제조 방법이 제시된다.
이와 같은 본 실시예에 따르면, 코어층으로서 동박층이 형성되어 있지 않은 절연성 코어 기판(210)이 사용됨으로써, 종래 동박층이 적층된 코어층의 사용에 따라 불필요하게 증가되었던 배선층이 생략될 수 있다. 이에 따라 제조 공정이 보다 간소화될 수 있으며, 제품의 수율 역시 향상될 수 있다.
이하, 도 2 내지 도 11을 참조하여, 본 실시예의 각 공정에 대하여 보다 상세히 설명한다.
먼저, 도 3에 도시된 바와 같이, 절연성 코어 기판(210)에 전자소자(220)의 위치 정렬을 위한 정렬 홀(214)을 형성하고(S110), 절연성 코어 기판(210)에 정렬 홀(214)의 위치로부터 미리 정해진 위치만큼 이격되도록 캐비티(212)를 형성한다(S120). 본 공정은 다음과 같이 나누어 설명할 수 있다.
우선, 절연성 코어 기판(210)에 정렬 홀(214)을 형성한다. 이러한 정렬 홀(214)은 캐비티(212) 및 전자소자(220)의 위치 정렬을 위해 절연성 코어 기판(210)에 선행적으로 형성될 수 있다. 이 때 도 3에 도시된 바와 같이 절연성 코어 기판(210)에는 패널 홀(216)이 함께 형성될 수도 있다. 패널 홀(216)은 전자소자 절연성 코어 기판(210) 등의 정렬을 위해 이용될 수 있다.
이어서, 정렬 홀(214)을 기준으로 정렬 홀(214)의 위치와 미리 정해진 일정한 거리만큼 이격된 위치에 캐비티(212)가 형성되며, 이러한 캐비티(212)는 내장될 전자소자(220)의 개수에 따라 복수개로 형성될 수 있다.
이와 같이 정렬 홀(214)의 위치를 기준으로 캐비티(212)의 위치를 설정함으로써, 캐비티(212)의 위치를 정밀하게 조절할 수 있으며, 이에 따라, 캐비티(212) 에 수용되는 전자소자(220)의 위치 정밀도 역시 향상될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 절연성 코어 기판(210)의 일면에 캐비티(212)를 커버하도록 지지 테이프(280)를 적층한다(S130). 지지 테이프(280)는 전자소자(220)의 지지를 위해 절연성 코어 기판(210)의 하면에 적층될 수 있다. 이에 따라 정렬 홀(214) 및 캐비티(212)의 위치에 상응하도록 정렬된 전자소자(220)가 지지 테이프(280) 상에 배치되어 임시로 고정될 수 있으므로, 이후 절연성 코어 기판(210) 상에 절연층(230)이 보다 용이하게 형성될 수 있으며, 절연층(230)의 형성 시 전자소자(220)가 정렬 상태를 그대로 유지할 수 있어, 전자소자(220)의 위치 정밀도가 보다 향상될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 일면에 전극(222)이 형성된 전자소자(220)를 지지 테이프(280) 상에 적층하여 캐비티(212) 내에 수용한다(S140). 전자소자(220)는 정렬 홀(214) 및 캐비티(212)의 위치를 고려하여 캐비티(212) 내에 수용될 수 있으며, 상술한 바와 같이, 지지 테이프(280)에 전자소자(220)가 임시로 고정될 수 있다.
이 경우, 전자소자(220)는 캐비티(212)의 수와 상응하도록 복수로 배치될 수 있으며, 복수의 전자소자(220) 중 일부와 나머지는 전극(222)이 서로 반대 방향을 향하도록 복수의 캐비티(212) 내에 각각 수용될 수 있다.
전술한 실시예를 통해 제시한 바와 같이, 절연성 코어 기판(210)의 두께(도 11의 t1)는 전극(222)을 포함한 전자소자(220) 전체의 두께(도 11의 t2)와 동일하게 형성될 수 있다. 이에 따라, 이후 공정의 수행 시 비아(240), 제1 회로패 턴(250) 등이 오차 없이 보다 미세하게 형성될 수 있다.
다음으로, 도 6 내지 도 8에 도시된 바와 같이, 절연성 코어 기판(210)의 양면에 절연층(230)을 각각 형성한다(S150). 본 공정은 상술한 지지 테이프(280)의 제거를 위하여 다음과 같이 나누어 수행될 수 있다.
우선, 지지 테이프(280)가 적층되지 않은 절연성 코어 기판(210)의 상면에 진공 프레스 등을 이용하여 절연층(230)을 형성한다. 이 경우, 도 6에 도시된 바와 같이, 동박(250')이 형성되어 있는 절연층(230)이 절연성 코어 기판(210) 상에 적층될 수 있다.
이어서, 도 7에 도시된 바와 같이, 지지 테이프(280)를 제거하고, 도 8에 도시된 바와 같이, 지지 테이프(280)가 제거된 절연성 코어 기판(210)의 하면에 진공 프레스 등을 이용하여 절연층(230)을 형성한다. 이 경우, 도 8에 도시된 바와 같이, 동박(250')이 형성되어 있는 절연층(230)이 절연성 코어 기판(210) 상에 적층될 수 있다.
한편, 도 6 내지 도 8에 도시된 바와 같이, 절연층(230)은 패널 홀(216)이 커버되지 않도록 절연성 코어 기판(210) 양면에 각각 적층될 수 있으며, 이에 따라 이후 공정 시 절연성 코어 기판(210)이 보다 정밀하게 정렬될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 절연층(230)에 전극(222)과 전기적으로 연결되는 비아(240)를 형성한다(S160). 전자소자(220)의 전극(222)과의 전기적 연결을 구현하기 위한 공정으로, 우선, 레이저 등을 이용하여 절연층(230)에 전자소자(220)의 전극(222) 위치와 상응하게 비아 홀을 형성하고, 이러한 비아 홀을 도금 등의 방식을 이용하여 전도성 물질로 충전함으로써 비아(240)가 형성될 수 있다.
다음으로, 도 10에 도시된 바와 같이, 절연층(230)에 비아(240)와 전기적으로 연결되는 제1 회로패턴(250)을 형성한다(S170). 도 6 내지 도 8에 도시된 바와 같이 동박(250')이 형성되어 있는 절연층(230)을 절연성 코어 기판(210)에 적층하는 경우, 동박(250')의 일부를 에칭에 의해 제거함으로써 제1 회로패턴(250)이 형성될 수 있다.
본 실시예의 경우, 동박(250')이 형성되어 있는 절연층(230)을 절연성 코어 기판(210) 상에 적층하고 이 동박(250')의 일부를 제거하여 제1 회로패턴(250)을 형성하는 경우를 제시하였으나, 절연층(230) 상에 동박(250')이 적층되어 있지 않은 경우도 본 발명의 권리범위 내에 포함됨은 물론이며, 이러한 경우, 세미애디티브 공정(Semi-Additive Process) 등에 의해 비아(240) 및 제1 회로패턴(250)이 형성될 수 있다. 세미애디티브 공정은 이미 당업계에 널리 공지된 공법이므로 상세한 설명은 생략한다.
다음으로, 도 11에 도시된 바와 같이, 절연층(230)에 빌드업층(260)을 형성하고(S180), 빌드업층(260)에 제1 회로패턴(250)과 전기적으로 연결되는 제2 회로패턴(270)을 형성한다(S190). 다층 인쇄회로기판의 구현을 위하여 제1 회로패턴(250)이 형성된 절연층(230) 상에 제1 회로패턴(250)을 커버하도록 빌드업층(260)을 형성할 수 있다.
그리고 빌드업층(260) 상에 텐팅(Tenting), 세미애디티브(Semi-Additive Process) 또는 수정된 세미애디티브(Modified Semi-Additive Process) 방식 등의 공지된 공법에 의해 제2 회로패턴(270) 및 제1 회로패턴(250)과 제2 회로패턴(270)의 전기적 연결을 위한 비아가 형성될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
도 1은 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판의 일 실시예를 나타낸 단면도.
도 2는 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판 제조 방법의 일 실시예를 나타낸 순서도.
도 3 내지 도 11은 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판 제조 방법 일 실시예의 각 공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 전자소자 내장 인쇄회로기판
110: 절연성 코어 기판
112: 캐비티
114: 정렬 홀
116: 패널 홀
120: 전자소자
122: 전극
130: 절연층
140: 비아
150: 제1 회로패턴
160: 빌드업층
170: 제2 회로패턴

Claims (11)

  1. 캐비티(cavity)가 형성된 절연성 코어 기판;
    상기 캐비티 내에 수용되며 일면에 전극이 형성된 전자소자;
    상기 절연성 코어 기판의 양면에 각각 형성되는 절연층;
    상기 절연층에 상기 전극과 전기적으로 연결되도록 형성되는 비아(via); 및
    상기 절연층에 상기 비아와 전기적으로 연결되도록 형성되는 제1 회로패턴을 포함하고,
    상기 절연성 코어 기판은 표면에 동박층이 형성되어 있지 않은 언클래드(unclad) 기판인 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 절연성 코어 기판에는 상기 전자소자의 위치 정렬을 위해 정렬 홀(align hole)이 형성되며,
    상기 캐비티는 상기 정렬 홀의 위치로부터 미리 정해진 위치만큼 이격되어 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  3. 제1항에 있어서,
    상기 절연층에 형성되는 빌드업층(build-up layer); 및
    상기 빌드업층에 상기 제1 회로패턴과 전기적으로 연결되도록 형성되는 제2 회로패턴을 더 포함하는 전자소자 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 캐비티 및 상기 전자소자는 복수개이며,
    상기 복수의 전자소자 중 일부와 나머지는, 상기 전극이 서로 반대 방향을 향하도록 상기 복수의 캐비티 내에 각각 수용되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  5. 제4항에 있어서,
    상기 절연성 코어 기판의 두께는, 상기 전극을 포함한 상기 전자소자의 두께와 동일한 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  6. 절연성 코어 기판에 캐비티를 형성하는 단계;
    일면에 전극이 형성된 전자소자를 상기 캐비티 내에 수용하는 단계;
    상기 절연성 코어 기판의 양면에 절연층을 각각 형성하는 단계;
    상기 절연층에 상기 전극과 전기적으로 연결되는 비아를 형성하는 단계; 및
    상기 절연층에 상기 비아와 전기적으로 연결되는 제1 회로패턴을 형성하는 단계를 포함하고,
    상기 절연성 코어 기판은 표면에 동박층이 형성되어 있지 않은 언클래드(unclad) 기판인 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조 방법.
  7. 제6항에 있어서,
    상기 캐비티를 형성하는 단계 이전에,
    상기 절연성 코어 기판에 상기 전자소자의 위치 정렬을 위한 정렬 홀을 형성하는 단계를 더 포함하며,
    상기 캐비티는 상기 정렬 홀의 위치로부터 미리 정해진 위치만큼 이격되어 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조 방법.
  8. 제6항에 있어서,
    상기 제1 회로패턴을 형성하는 단계 이후에,
    상기 절연층에 빌드업층을 형성하는 단계; 및
    상기 빌드업층에 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조 방법.
  9. 제6항에 있어서,
    상기 캐비티 및 상기 전자소자는 복수개이며,
    상기 복수의 전자소자 중 일부와 나머지는 상기 전극이 서로 반대 방향을 향하도록 상기 복수의 캐비티 내에 각각 수용되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 절연성 코어 기판의 두께는, 상기 전극을 포함한 상기 전자소자의 두께와 동일한 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조 방법.
  11. 제6항에 있어서,
    상기 캐비티를 형성하는 단계와 상기 전자소자를 수용하는 단계 사이에,
    상기 절연성 코어 기판의 일면에 상기 캐비티를 커버하도록 지지 테이프를 적층하는 단계를 더 포함하며,
    상기 전자소자를 수용하는 단계는, 상기 전자소자를 상기 지지 테이프 상에 적층하여 수행되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조 방법.
KR1020090124029A 2009-12-14 2009-12-14 전자소자 내장 인쇄회로기판 및 그 제조 방법 KR101084250B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090124029A KR101084250B1 (ko) 2009-12-14 2009-12-14 전자소자 내장 인쇄회로기판 및 그 제조 방법
US12/967,585 US20110141711A1 (en) 2009-12-14 2010-12-14 Electronic component embedded printed circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090124029A KR101084250B1 (ko) 2009-12-14 2009-12-14 전자소자 내장 인쇄회로기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110067431A KR20110067431A (ko) 2011-06-22
KR101084250B1 true KR101084250B1 (ko) 2011-11-17

Family

ID=44142677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090124029A KR101084250B1 (ko) 2009-12-14 2009-12-14 전자소자 내장 인쇄회로기판 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20110141711A1 (ko)
KR (1) KR101084250B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014104654A1 (ko) * 2012-12-26 2014-07-03 엘지이노텍 주식회사 인쇄회로기판 및 그 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103188882B (zh) * 2011-12-31 2015-12-16 深南电路有限公司 一种电路板及其制作方法
US8628636B2 (en) * 2012-01-13 2014-01-14 Advance Materials Corporation Method of manufacturing a package substrate
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
CN104244582A (zh) * 2013-06-13 2014-12-24 宏启胜精密电子(秦皇岛)有限公司 埋入式高密度互连印刷电路板及其制作方法
KR101693747B1 (ko) 2014-02-13 2017-01-06 삼성전기주식회사 전자소자 내장 기판 및 그 제조 방법
KR102186148B1 (ko) * 2014-02-28 2020-12-03 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
US20160234941A1 (en) * 2015-02-10 2016-08-11 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, semiconductor package and method of manufacturing the same
CN107645833B (zh) * 2016-07-20 2020-04-14 鹏鼎控股(深圳)股份有限公司 电路板及其制造方法和电子装置
CN207022275U (zh) * 2017-04-01 2018-02-16 奥特斯(中国)有限公司 部件承载件
KR101953850B1 (ko) * 2017-07-31 2019-05-23 주식회사 비에이치 더블 사이드 임베디드 제조방법
CN113498633B (zh) * 2020-01-21 2023-09-15 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821154B1 (ko) * 2007-07-11 2008-04-14 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100832653B1 (ko) 2007-06-08 2008-05-27 삼성전기주식회사 부품 내장형 인쇄회로기판 및 그 제조방법
KR100859004B1 (ko) 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101384035B1 (ko) * 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
US6841740B2 (en) * 2000-06-14 2005-01-11 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the same
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
FI119583B (fi) * 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
TWI324901B (en) * 2007-01-08 2010-05-11 Unimicron Technology Corp Printed circuit board structure integrating electronic components
TWI335652B (en) * 2007-04-04 2011-01-01 Unimicron Technology Corp Stacked packing module
US20090273910A1 (en) * 2008-05-05 2009-11-05 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Functional Unit And Method For The Production Thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832653B1 (ko) 2007-06-08 2008-05-27 삼성전기주식회사 부품 내장형 인쇄회로기판 및 그 제조방법
KR100821154B1 (ko) * 2007-07-11 2008-04-14 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100859004B1 (ko) 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014104654A1 (ko) * 2012-12-26 2014-07-03 엘지이노텍 주식회사 인쇄회로기판 및 그 제조 방법
KR20140083314A (ko) * 2012-12-26 2014-07-04 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
CN105027691A (zh) * 2012-12-26 2015-11-04 Lg伊诺特有限公司 印刷电路板及其制造方法
US10015885B2 (en) 2012-12-26 2018-07-03 Lg Innotek Co., Ltd. Printed circuit board, and method for manufacturing same
KR101976602B1 (ko) 2012-12-26 2019-05-10 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법

Also Published As

Publication number Publication date
US20110141711A1 (en) 2011-06-16
KR20110067431A (ko) 2011-06-22

Similar Documents

Publication Publication Date Title
KR101084250B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조 방법
US9743526B1 (en) Wiring board with stacked embedded capacitors and method of making
JP5101542B2 (ja) チップ内蔵印刷回路基板及びその製造方法
KR101015704B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
JP2007142403A (ja) プリント基板及びその製造方法
KR20060044913A (ko) 프린트 배선판 및 그 제조 방법
JP2001053447A (ja) 部品内蔵型多層配線基板およびその製造方法
KR100820633B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
KR20120004777A (ko) 전자 부품 모듈 및 이의 제조방법
US10064292B2 (en) Recessed cavity in printed circuit board protected by LPI
KR100747022B1 (ko) 임베디드 인쇄회로기판 및 그 제작방법
KR20160090625A (ko) 전자소자내장형 인쇄회로기판 및 그 제조방법
KR100832650B1 (ko) 다층 인쇄회로기판 및 그 제조 방법
KR20130078107A (ko) 부품 내장형 인쇄회로기판 및 이의 제조방법
KR100861620B1 (ko) 인쇄회로기판의 제조방법
KR20060062896A (ko) 비아포스트에 의해 층간 전도성이 부여된 병렬적 다층인쇄회로기판 및 그 제조 방법
US20080251493A1 (en) Method for manufacturing printed wiring board with built-in capacitor
KR20160097801A (ko) 인쇄회로기판 및 그 제조방법
KR100725481B1 (ko) 전자 소자 내장형 인쇄회로기판 및 그 제조 방법
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101987378B1 (ko) 인쇄회로기판의 제조 방법
KR101084776B1 (ko) 전자소자 내장 기판 및 그 제조방법
KR100651568B1 (ko) 음각의 금형판을 이용한 칩 내장형 인쇄회로기판의제조방법
KR20100053761A (ko) 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법 및 이에 의하여 제조된 인쇄회로기판
KR20030071112A (ko) 빌드업 인쇄회로기판 및 이의 제조공정

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161004

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 8