KR20100053761A - 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법 및 이에 의하여 제조된 인쇄회로기판 - Google Patents

Abstract

본 발명은 종래에 사용되던 여러가지 임베디드 기술과는 달리 언클래드(unclad) 판를 이용하고, 이러한 언클래드 판에 칩을 실장하여 동박 적층판(Copper Clad Lamination, CCL) 내에 임베딩 하고 그 외의 부분은 기존 프로세스로 진행되도록 하여 여러 다른 칩 임베디드된 인쇄회로기판 제조 기술보다 프로세스가 간결해지고 리드 타임이 단축되도록 하는 인쇄회로기판 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 의한 언클래드를 이용한 임베디드 인쇄회로기판 제조방법은, 일면에 동박을 포함하고 타면에 접착막 및 캐리어막을 순차적으로 포함하는 경화된 레진(resin)으로 이루어진 언클래드 판을 준비하는 단계; 홀과 회로가 형성된 동박 적층판을 준비하는 단계; 상기 언클래드 판에서 상기 캐리어막을 제거한 후 상기 접착막 상의 상기 동박 적층판의 홀과 대응하는 위치에 칩을 실장하는 단계; 상기 동박 적층판의 일면에 동박 및 프리프레그을 적층하고, 상기 동박 적층판의 타면에 상기 칩이 실장된 언클래드 판을 적층하는 단계; 및 상기 적층하는 단계에 의하여 형성된 적층체에 대하여 층간 연결을 위한 비아홀을 가공하고 회로를 형성하는 단계를 포함하여 이루어진다.

Description

언클래드를 이용한 임베디드 인쇄회로기판의 제조방법 및 이에 의하여 제조된 인쇄회로기판{EMBEDDED PCB USING UNCLAD AND EMBEDDED PCB MANUFACTURED THEREBY}

본 발명은 임베디드(embedded) 인쇄회로기판의 제조방법에 관한 것으로, 보다 상세하게는, 언클래드(unclad)를 이용한 임베디드(embedded) 인쇄회로기판의 제조방법에 관한 것이다.

최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다. 이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.

이와 같은 고밀도화를 달성하기 위한 수단으로 빌드업(build up) 방법이 알려져 있다. 빌드업 방법은, 예를 들면, 동박 에칭(etching) 등에 의해 배선이 형성되는 양면 동장 유리 에폭시(glass epoxy) 등으로 되는 코어(core) 기판의 표면에 감광성 수지를 도포한 후 노광 현상하고 비아홀(via hole)을 구비하는 절연층을 형성한 뒤, 그 표면에 무전해 동도금을 행한다. 그리고 이것을 레지스트(regist) 에 도포, 에칭(etching) 및 레지스트 제거에 의하여 비아홀 도체 및 배선 회로층을 형성한다.

그리고 상기 감광성수지에 의한 절연층의 형성과 비아홀 도체 및 배선회로층을 형성하는 과정을 반복한 후, 드릴 등에 의하여 스루홀(through hole)을 형성하고 스루홀 내에 도금층을 형성하여 층간 배선 회로층을 접속하게 한다.

그리고 종래의 인쇄회로기판에서는 프리프레그(prepreg)라고 불리는 유기 수지를 포함하는 평판의 표면에 동박을 적층한 후, 이것을 에칭한 후 미세한 회로를 형성하고 적층한다. 여기서, 마이크로 드릴을 이용하여 스루홀을 펀칭한 후 홀 내부에 도금법에 의하여 금속을 부착시켜 스루홀 도체를 형성함으로써 각 층간을 전기적으로 접속한다. 또한, 절연층에 형성한 비아홀 내부에 금속 분말을 충전하여 비아홀 도체를 형성한 후 다른 절연층을 적층하고 다층화한 배선 기판도 제안되고 있다.

상기와 같이, 금속 분말의 충전에 의해서 비아홀 도체를 형성하는 방법은 비아홀 도체의 소형화가 가능함과 동시에 임의의 위치에서 비아홀을 형성할 수 있다는 점에서 유리하다. 또한, 빌드업 방법에 의해서 형성되는 인쇄회로기판에 의해서도 고밀도 배선이 가능하다.

그러나 인쇄회로기판에 여러 가지의 전기소자를 탑재하는 경우에는 기판의 표면에 실장할 수밖에 없기 때문에 기판의 소형화에는 한계가 있었다.

이와 같은 문제를 해결하기 위하여, 최근에는 기판을 절연체 등에 임베딩(embedding)하는 방법이 제안되고 있다. 즉, 절연체의 내부에 전자소자가 내장 되는 홀을 형성한 후 전자소자를 위치시켜 충전재 등을 이용하여 고정하는 방법이다. 이와 같은 임베딩 공정에 의하면, 전기소자가 기판에 표면에 실장되는 것(SMT: Surface Mount Technology)이 아니라 기판의 내부에 임베딩되기 때문에 기판의 소형화 및 고밀도화가 가능할 뿐만 아니라 기판의 고성능화 또한 가능하다.

본 발명은 종래에 사용되던 여러가지 임베디드 기술과는 달리 언클래드(unclad) 판를 이용하고, 이러한 언클래드 판에 칩을 실장하여 동박 적층판(Copper Clad Lamination, CCL; 이하, 'CCL 기판' 이라 칭함) 내에 임베딩 하고 그 외의 부분은 기존 프로세스로 진행되도록 하여 여러 다른 칩 임베디드된 인쇄회로기판 제조 기술보다 프로세스가 간결해지고 리드 타임이 단축되도록 하는 인쇄회로기판 제조방법을 제공하는 것을 그 주요 목적으로 한다.

한편, 본 발명은 이상과 같은 주요 목적을 염두에 두고 창안된 것이지만 반드시 이에 한정되는 것은 아니며, 후술하는 본 발명의 구성으로부터 창출되거나 예측 가능한 새로운 목적 및 효과를 배제하는 것은 아님에 주의하여야 한다.

상술한 목적을 달성하기 위한 본 발명에 의한 언클래드를 이용한 임베디드 인쇄회로기판 제조방법은, 일면에 동박을 포함하고 타면에 접착막 및 캐리어막을 순차적으로 포함하는 경화된 레진(resin)으로 이루어진 언클래드 판을 준비하는 단계; 홀과 회로가 형성된 동박 적층판을 준비하는 단계; 상기 언클래드 판에서 상기 캐리어막을 제거한 후 상기 접착막 상의 상기 동박 적층판의 홀과 대응하는 위치에 칩을 실장하는 단계; 상기 동박 적층판의 일면에 동박 및 프리프레그을 적층하고, 상기 동박 적층판의 타면에 상기 칩이 실장된 언클래드 판을 적층하는 단계; 및 상 기 적층하는 단계에 의하여 형성된 적층체에 대하여 층간 연결을 위한 비아홀을 가공하고 회로를 형성하는 단계를 포함하여 이루어진다.

여기서, 그 적용에 따라서는, 상기 회로 형성 단계 이후에 상기 회로가 형성된 적층체의 외부에 추가적인 외층을 형성하는 단계를 더 포함할 수도 있다.

그리고, 상기 동박 적층판은 상기 칩의 높이와 동일한 높이를 갖도록 형성되는 것이 바람직하다.

또한, 상기 언클래드 판은 C-스테이지 상태의 경화된 레진(resiin)으로 형성되는 것이 바람직하다.

아울러, 상기 층간 연결을 위한 비아홀을 가공하고 회로를 형성하는 단계는 드릴, 레이저 가공 및 도금 공정을 포함하고, 상기 언클래드 판의 타면에 형성된 접착막 중 적층에 의하여 상기 동박 적층판에 형성된 동박과 서로 중첩되는 부분은 상기 레이저 가공에 의하여 제거되는 것이 바람직하다.

한편, 상술한 목적을 달성하기 위한 또다른 본 발명에 의한 언클래드를 이용한 임베디드 인쇄회로기판은, 경화된 레진층과, 상기 레진층 하면에 형성된 회로와, 상기 회로와 비아를 통하여 전기적으로 연결되도록 상면에 형성된 회로, 및 상기 상면에 형성된 회로와 연접하여 형성된 접착막을 포함하는 언클래드 레이어(unclad layer); 상기 언클래드 레이어 상에 적층되며, 상기 언클래드 레이어의 접착막 상에 접착된 상태로 임베디드된 칩과, 상면에 형성된 회로를 포함하는 동박 적층판 레이어(CCL layer); 및 상기 동박 적층판 레이어 상에 적층되는 프리프레그 와, 상기 프리프레그의 내부에 상기 동박 적층판 레이어의 칩과 회로에 전기적으로 연결되도록 형성된 복수의 비아, 및 상기 프리프레그의 상면에 형성된 회로를 프리프레그 레어어(prepreg layer)를 포함하여 이루어진다.

여기서, 상기 언클래드 레이어, 상기 언클래드 레이어 상에 적층되는 동박 적층판 레이어 및 상기 동박 적층판 레이어 상에 적층되는 프리프레그 레이어를 관통하는 IVH(Inner Via Hole)를 더 포함할 수도 있다.

그리고, 상기 경화된 레진층은 C-스테이지 상태의 경화된 레진(resiin)인 것이 바람직하다.

또한, 상기 언클래드 레이어의 상면에 형성된 회로와 접착막의 연접은, 상기 접착막 중 적층에 의하여 상기 동박 적층판에 형성된 동박과 서로 중첩되는 부분이 레이저 가공에 의하여 제거됨에 의하여 이루어지는 것이 더욱 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 주의해야 할 점은, 본 명세서에 걸쳐서 사용되는 '실질적' 및 '대략' 등의 용어는, 본 발명에 개시된 구성과 완전히 동일한 구성의 경우뿐만 아니라 사전적 의미에서의 문언상 차이가 존재하더라도, 실질적으로 동일한 효과를 얻을 수 있을 정도로 변형 실시가 가능하다면 이는 본 발명의 기술적 범위에 포함됨을 의미하도록 사용되었다. 아울러, 본 발명에 해당하는 기술이지만, 현 당업계에서 널리 알려지고 사용되고 있는 기술 내용에 대한 설명은 생략하도록 한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.

이제 본 발명의 실시예에 따른 인쇄회로기판 및 그 제조방법에 대하여 관련 도면을 참고로 하여 상세하게 설명한다.

언클래드를 이용한 임베디드 인쇄회로기판

먼저, 도 1은 본 발명의 실시예에 따른 인쇄회로기판의 제조방법에 의하여 제조된 인쇄회로기판의 구조를 나타내는 단면도이다.

본 발명에 의한 언클래드를 이용한 임베디드 인쇄회로기판은, 도 1에 도시된 바와 같이 크게, 언클래드 레이어(unclad layer; 10)과, 동박 적층판 레이어(CCL layer; 20), 및 프리프레그 레어어(prepreg layer; 30)으로 구성된다.

먼저, 본 발명의 가장 큰 특징 중 하나인 언클래드 레이어(10)는 경화된 레진층(11)과, 상기 레진층(11) 하면에 형성된 회로(12')와, 상기 회로(12')와 비아(13)를 통하여 전기적으로 연결되도록 상면에 형성된 회로(22'), 및 상기 상면에 형성된 회로(22')와 평면상으로 연접하여 형성된 접착막(adhesive film; 14)을 포함한다.

여기서, 레진층(11)은 경화된 상태임을 나타내는 C-스테이지 상태의 경화된 레진(resiin)으로 구성된다.

그리고, 접착막(14)으로서 가령 양면 테이프가 사용될 수 있는데, 이러한 양면 테이프는 고온에서 점착성을 갖고 변형되지 않으며 떼어낸 후 표면에 잔류물을 남기지 않는 것이 바람직하며, 이와 같은 양면 테이프로는 실리콘 점착성분을 사용하는 폴리이미드계 테이프 등이 있다.

이러한 언클래드 레이어(10) 상에는 동박 적층판 레이어(20)가 적층되어 있다.

동박 적층판 레이어(20)는, 동박 적층판 코어(CCL Core; 21)와, 상기 동박 적층판 코어(21)에 형성된 칩 안착홀 내에 실장되되 상기 언클래드 레이어(10)의 접착막(14) 상에 접착된 상태로 실장된 임베디드된 칩(40)과, 상기 동박 적층판 코어(21)의 상면에 형성된 회로(23')으로 구성된다.

그리고, 이러한 동판 적층판 레이어(20)의 상부에는 프리프레그 레어어(30)가 적층된다.

프리프레그 레이어(30)는 젤 상태로 상기 동박 적층판 레이어(20) 상에 적층되는 프리프레그(31)와, 상기 프리프레그(31)의 내부에 상기 동박 적층판 레이어(20)의 칩(40)과 회로(23')에 전기적으로 연결되도록 형성된 복수의 비아(33), 및 상기 프리프레그의 상면에 형성되어 상기 동박 적층판 레이어 상에 형성된 회로(23')와 전기적으로 연결되는 회로(32')로 구성된다.

상기 프리프레그(31)는 유리천 등의 바탕재에 열경화성 수지를 함침시켜 B-스테이지까지 경화시킨 시트모양 재료를 의미하며, B-스테이지란 수지의 반경화 상태를 말한다. 프리프레그에는 일반적으로 고점도의 에폭시수지가 사용된다.

한편, 임베디드되는 칩으로서의 전기소자는 CPU, IC와 같은 능동소자 뿐만 아니라 저항, 콘덴서와 같은 수동소자일 수도 있다.

이러한 기본적인 구성 이외에 본 발명에 의한 인쇄회로기판에는 IVH(Inner Via Hole; 50)가 더 포함되도록 구성될 수도 있으며, 이러한 IVH(50)는 상기 언클래드 레이어(10), 상기 언클래드 레이어 상에 적층되는 동박 적층판 레이어(20) 및 상기 동박 적층판 레이어 상에 적층되는 프리프레그 레이어(30)에 형성된 회로를 서로 전기적으로 연결시키는 역할을 수행하게 된다.

또한, 도 1에 도시된 본 발명의 실시예에 따른 인쇄회로기판의 구조에 더하여 기존의 프로세스를 이용하여 도 2에 도시된 바와 같이 외층(60)을 더 포함하도록 구성될 수도 있다.

언클래드를 이용한 임베디드 인쇄회로기판의 제조방법

이하, 도 3 내지 도 8을 참조하여, 본 발명에 의한 언클래드 판를 이용한 임베디드 인쇄회로기판 제조방법에 대하여 상세히 설명하도록 한다.

먼저, 도 3은 본 발명에 사용되는 언클래드 판의 단면도로서, 도 3에 도시된 바와 같이, 경화된 레진(11)과 상기 레진(11)의 일면에만 형성된 동박(12)과 그 타면에 순차적으로 적층된 접착막(adhesive film; 14) 및 캐리어막(carrier film; 15)으로 구성된 언클래드 판을 준비한다. 즉, 본 발명에 사용되는 언클래드 판은 단지 그 일면에만 동박이 형성되어 있고 다른 면에는 동박이 형성되지 않은 상태이므로 언클래드 판으로 명명되고 있음을 이해할 수 있을 것이다.

여기서, 앞서 설명한 바와 같이 상기 언클래드 판은 경화도를 나타내는 기준인 C-스테이지 상태의 경화된 에폭시 등과 같은 레진으로 형성되는 것이 바람직하다.

다음, 도 4a 내지 도 4c에 도시된 바와 같이, 통상적으로 사용되는 동박 적층판(CCL)을 준비한다. 도 4a 내지 도 4c는 본 발명에 사용되는 가공된 동박 적층판의 단면도를 나타내며, 상기 도면에 도시된 바와 같이, 동박 적층판(CCL)은 CCL 코어(21)와 CCL 코어(21)의 양면에 형성된 동박(22, 23)으로 구성되며 이러한 동박 적층판은 현재 당업계에서 널리 사용되는 구성에 해당하므로 구체적인 설명은 생략하되, 동박 적층판은 실장되는 칩과 실질적으로 동일한 높이를 갖도록 형성되는 것이 바람직하다. 이는 종래기술에 있어서의 충진 과정에 대한 생략을 가능하게 하여 프로세스의 간소화 및 리드 타임의 단축화로 이를 수 있게 된다.

이렇게 준비된 동박 적층판 내에 후술하는 칩(40)이 임베디드될 수 있도록 도 4b에서와 같이 드릴 공정 등에 의하여 칩 안착홀(24)을 가공한 후, 도 4c에 도시된 바와 같이 상기 동박 적층판의 양면에 형성된 동박(22, 23)을 가공하여 소정의 회로패턴(22', 23')을 각각 형성한다.

상기 칩 안착홀(24)은 상기 동박 적층판의 소정의 위치에 펀칭이나 라우팅(routing) 등에 의해 천공된다. 상기 칩 안착홀(24)의 크기는 그 내부에 임베딩되는 전기소자 칩의 크기와 실질적으로 동일하도록 가공된다. 이러한 칩 안착홀(24)은 동박 적층판에 회로패턴이 형성된 후에 천공될 수도 있지만, 칩 안착홀(24)을 먼저 동박 적층판에 천공한 후 회로패턴을 형성하는 것도 가능하다.

또한, 상기 동박 적층판에 칩 안착홀(24)을 형성한 후, 추후의 적층과정을 용이하게 하기 위하여 상기 동박 적층판의 동박(22, 23)에 흑화(black oxide) 공정을 수행하기도 한다. 이러한 흑화 공정은 동박 적층판의 양면에 적층된 동박의 표면을 산화시키는 것으로, 이에 의해 동박의 표면이 거칠어져 적층이 더욱 용이하게 된다.

그 다음, 경화된 레진(11)과 상기 레진(11)의 일면에만 형성된 동박(12)과 그 타면에 순차적으로 적층된 접착막(adhesive film; 14) 및 캐리어막(carrier film; 15)으로 구성된 언클래드 판으로부터 상기 캐리어막(15)을 제거한다.

즉, 도 5에 도시된 바와 같이, 칩(40)을 인쇄회로기판 상에 임베딩 하기 위하여 상기 언클래드 판에서 캐리어막(15)을 제거한 후, 접착막(14) 위에 칩(40)을 실장함에 따라 칩(40)이 기판 내부에서 고정상태로 유지될 수 있게 된다. 칩(40)은 상기 접착막(14) 상의 상기 동박 적층판에 가공된 홀(24)과 대응하는 위치에 실장된다.

그 후, 도 6a 및 도 6b에 도시된 바와 같이, 동박 적층판의 일면(상면)에 동박(32) 및 프리프레그(31)를 적층하는 한편, 동박 적층판의 타면(하면)에 상기 칩(40)이 실장된 언클래드 판을 적층한다.

그 다음, 이와 같은 적층 단계에 의하여 형성된 적층체에 대하여, 도 7a에 도시된 바와 같이, 층간 연결을 위한 마이크로 비아홀(MVH)을 드릴, CO₂ 레이저 가공에 의하여 형성한다.

여기서, 언클래드 판의 타면(상면)에 형성된 접착막(14) 중 적층에 의하여 동박 적층판에 형성된 회로(22') 부분과 서로 중첩되는 부분은 상기 레이저 가공에 의하여 제거될 수 있으며, 이로 인하여 결국 언클래드 판의 상면에 형성된 회로(22')와 접착막(14)은 동일 수평면 상에서 서로 연접하게 형성된다.

마지막으로, 도 7b 및 도 7c에 도시된 바와 같이 도금 및 회로 형성 공정에 의하여 소정의 비아(13, 33) 및 회로(12', 32')가 적층체 외부에 형성되게 된다.

이러한 회로패턴은 일반적인 인쇄회로 형성방법에 의해 제작되며, 비아홀의 내부에는 구리와 같은 도전성 금속이 도금되거나 충전되어 회로패턴과 전극 등을 전기적으로 연결하게 된다. 이러한 도금 및 회로 형성 공정은 통상적으로 당업계에서 수행되는 공정과 동일하다고 할 것이므로 그 구체적인 설명은 생략하도록 한다. 물론, 적층체에는 IVH(Inner Via Hole)가 더 포함되도록 가공될 수도 있으며, 이러한 IVH(50)는 상기 언클래드 레이어(10), 상기 언클래드 레이어 상에 적층되는 동박 적층판 레이어(20) 및 상기 동박 적층판 레이어 상에 적층되는 프리프레그 레이어(30)에 형성된 회로를 서로 전기적으로 연결시키는 역할을 수행하게 된다.

또한, 앞서 설명한 공정들에 더하여 기존의 프로세스를 이용하여 도 8에 도시된 바와 같이 추가적인 외층(60)을 더 포함하도록 가공될 수도 있다.

결국, 이상과 같은 공정을 통하여, 동박 적층판 레이어에 칩을 임베딩 하여 기존의 표면실장공정이 삭제되므로 원가 절감이 가능하고 또한 세트의 면적을 줄일 수 있는 효과를 기대할 수 있다.

아울러, 본 발명에서와 같이 언클래드 판를 이용하여 그 위에 칩을 실장함과 동시에 동박 적층판 레이어 내부에 칩을 임베딩 하고 그 외의 부분에 대하여는 기존 프로세스로 진행하므로, 기타 임베디드 기술보다 프로세스가 간결해지고 리드 타임이 단축되는 장점을 기대할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 개시된 실시예에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명에 따른 인쇄회로기판의 제조방법에 의하여 제조된 인쇄회로기판의 구조를 나타내는 단면도.

도 2는 도 1에 의한 인쇄회로기판의 구조에 외층을 더 포함하도록 구성된 인쇄회로기판의 단면도.

도 3은 본 발명에 사용되는 언클래드 판의 단면도.

도 4a 내지 도 4c는 본 발명에 사용되는 가공된 동박 적층판의 단면도.

도 5는 도 3에 의한 언클래드 판으로부터 캐리어막이 제거된 후 접착막 상에 칩이 실장된 상태의 단면도.

도 6a 및 도 6b는 가공된 동박 적층판과 도 3에 의한 언클래드 판 및 동박/프리프레그가 적층된 상태의 단면도.

도 7a 내지 도 7c는 도 6에 의한 적층체에 드릴/레이저/도금/회로 형성 가공이 수행된 상태의 단면도.

도 8은 도 7에 의한 인쇄회로기판의 구조에 외층을 더 포함하는 상태의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10: 언클래드 레이어 20: 동박 적층판 레이어

30: 프리프레그 레이어 40: 칩

50: IVH(Inner Via Hole) 60: 외층

Claims (9)

1. 일면에 동박을 포함하고 타면에 접착막 및 캐리어막을 순차적으로 포함하는 경화된 레진(resin)으로 이루어진 언클래드 판을 준비하는 단계;

   홀과 회로가 형성된 동박 적층판을 준비하는 단계;

   상기 언클래드 판에서 상기 캐리어막을 제거한 후 상기 접착막 상의 상기 동박 적층판의 홀과 대응하는 위치에 칩을 실장하는 단계;

   상기 동박 적층판의 일면에 동박 및 프리프레그을 적층하고, 상기 동박 적층판의 타면에 상기 칩이 실장된 언클래드 판을 적층하는 단계; 및

   상기 적층하는 단계에 의하여 형성된 적층체에 대하여 층간 연결을 위한 비아홀을 가공하고 회로를 형성하는 단계

   를 포함하여 이루어지는 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법.
2. 제1항에 있어서,

   상기 회로 형성 단계 이후에, 상기 회로가 형성된 적층체의 외부에 추가적인 외층을 형성하는 단계를 포함하여 이루어지는 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법.
3. 제1항에 있어서,

   상기 동박 적층판은 상기 칩의 높이와 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법.
4. 제1항에 있어서,

   상기 언클래드 판은 C-스테이지 상태의 경화된 레진(resiin)으로 형성되는 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법.
5. 제1항에 있어서,

   상기 층간 연결을 위한 비아홀을 가공하고 회로를 형성하는 단계는 드릴, 레이저 가공 및 도금 공정을 포함하고, 상기 언클래드 판의 타면에 형성된 접착막 중 적층에 의하여 상기 동박 적층판에 형성된 동박과 서로 중첩되는 부분은 상기 레이저 가공에 의하여 제거되는 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판의 제조방법.
6. 언클래드를 이용한 임베디드 인쇄회로기판에 있어서,

   경화된 레진층과, 상기 레진층 하면에 형성된 회로와, 상기 회로와 비아를 통하여 전기적으로 연결되도록 상면에 형성된 회로, 및 상기 상면에 형성된 회로와 연접하여 형성된 접착막을 포함하는 언클래드 레이어(unclad layer);

   상기 언클래드 레이어 상에 적층되는 칩 안착홀을 구비한 동박 적층판과, 상기 언클래드 레이어의 접착막 상에 접착된 상태로 상기 칩 안착홀에 임베디드된 칩과, 상면에 형성된 회로를 포함하는 동박 적층판 레이어(CCL layer); 및

   상기 동박 적층판 레이어 상에 적층되는 프리프레그와, 상기 프리프레그의 내부에 상기 동박 적층판 레이어의 칩과 회로에 전기적으로 연결되도록 형성된 복수의 비아, 및 상기 프리프레그의 상면에 형성된 회로를 프리프레그 레어어(prepreg layer)

   를 포함하여 이루어지는 언클래드를 이용한 임베디드 인쇄회로기판.
7. 제6항에 있어서,

   상기 언클래드 레이어, 상기 언클래드 레이어 상에 적층되는 동박 적층판 레이어 및 상기 동박 적층판 레이어 상에 적층되는 프리프레그 레이어를 관통하는 IVH(Inner Via Hole)를 더 포함하는 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판.
8. 제6항에 있어서,

   상기 경화된 레진층은 C-스테이지 상태의 경화된 레진(resiin)인 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판.
9. 제6항에 있어서,

   상기 언클래드 레이어의 상면에 형성된 회로와 접착막의 연접은, 상기 접착막 중 적층에 의하여 상기 동박 적층판에 형성된 동박과 서로 중첩되는 부분이 레이저 가공에 의하여 제거됨에 의하여 이루어지는 것을 특징으로 하는 언클래드를 이용한 임베디드 인쇄회로기판.

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