KR20090096809A - 반도체 부품 내장형 인쇄회로기판 제조 방법 - Google Patents

Abstract

본 발명은 인쇄회로기판 제조 기술에 관한 것으로, 특히 반도체 칩과 같은 능동 소자를 인쇄 회로 기판에 내장하여 제조하는 기술에 관한 것이다. 본 발명은 인쇄회로기판의 적층 레이어의 내층 중심에 칩을 내장함으로써 외부 충격으로부터 손상을 방지할 수 있으며, 칩을 기준으로 기판의 상부 적층 레이어 및 하부 적층 레이어가 서로 대칭이므로, 반복되는 열 피로에 의하여 기판이 팽창 수축을 하더라도 상하 대칭으로 적층된 기판이 서로 대칭적인 힘을 서로 인가하여 서로 상쇄하게 되므로, 기판이 크게 변형되는 것을 방지할 수 있다.

인쇄회로기판, PCB, 내장형 기판, 반도체 칩, 칩 내장.

Description

반도체 부품 내장형 인쇄회로기판 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR CHIP EMBEDDED PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판(PCB; printed circuit board) 제조 기술에 관한 것으로, 특히 반도체 칩(semiconductor chip)과 같은 능동 소자(active device)를 인쇄 회로 기판의 중심에 내장하여 제조하는 임베디드(Embedded) 공법에 관한 것이다.

전가 기기의 휴대성과 기능을 향상시키기 위해, 능동 부품(active device) 또는 수동 부품(passive device)을 기판에 내장한 내장형 기판(Embedded Printed Circuit Board) 기술이 등장하였다.

이와 같은 내장형 기판 기술을 적용하는 경우 기판의 소형화가 가능하고, 부품의 실장 밀도가 증가하여 전자 회로의 고주파 특성이 개선되는 등의 효과가 있다. 현재의 내장형 인쇄회로기판 기술은 그 공정의 특성상 주로 수동 부품을 내장하는 기술이 근간을 이루고 있으나, 최근 들어 국내의 PCB 업계에서는 IMBRA, HIDING DIES, BBUL 등의 기술이 개발되면서 능동 부품 내장형 기판 기술에 많은 관심이 고조되고 있다.

일반적으로 능동 소자를 기판에 내장하기 위해서는 CCL(copper cladded laminate), 혹은 성형된 프리프레그(PREPREG) 층에 캐비티(cavity)를 가공하여 제작하고, 기판에 형성한 캐비티 속에 능동 소자를 고정하여 부착한 뒤에 동박이 피복된 절연층을 적층하고, 마이크로 비아 가공 기술과 도금 기술을 이용해서 기판과 연결하고 있다. 그 결과, 반도체 칩이 내장된 캐비티를 기준으로 해서 상층에 적층된 레이어의 두께와 캐비티가 제작된 층 아래의 레이어 두께가 서로 달라 반도체 칩이 내장된 레이어를 기준으로 하여 볼 때에, 상하 적층된 기판의 두께가 서로 다른 경향이 있다. 따라서, 내장된 반도체 칩에 전원이 인가되어 동작을 반복하는 과정에서 발생하는 열 피로(thermal fatigue)가 누적되면, 상층 레이어들과 하층 레이어들 사이에 열 팽창 수축 정도가 서로 달라 기판이 뒤틀리거나 휘는 문제가 발생하게 된다.

더욱이, 반도체 칩의 두께가 얇은 경우 캐비티 가공을 하지 않고 기판에 고정한 후, 절연층으로 도포가 가능하며 공정이 단순해지는 반면에 칩 손상이 쉬우므로 불량이 발생할 수 있는 단점이 있다.

또한, 종래 기술에 따라 기판 내부에 반도체 칩이 내장되는 위치는 공정의 편의상 외곽 층에 형성되는 경우가 많은데, 이 경우 외부 충격에 대한 신뢰성이 저하될 수 있으며 외부층 회로 설계의 자유도 저하로 인한 문제가 발생할 수 있다. 더욱이, 종래기술의 경우 내장된 칩을 기준으로 하여, 적층된 상부 레이어와 하부 레이어가 서로 대칭이 되지 못하므로 반복되는 열 피로로 인하여 기판이 휘어져서 신뢰성이 저하될 수 있다.

따라서, 본 발명의 제1 목적은 반도체 칩이 내장된 인쇄회로기판 제조 기술을 제조 기술을 제공하는 데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 외부 충격 또는 열 피로에 대해 내성이 강하고, 회로 설계의 자유도를 훼손하지 않는 능동 부품 내장형 인쇄회로기판 제조 기술을 제공하는 데 있다.

다층 인쇄 회로 기판의 중심층에 반도체 칩 또는 능동 부품을 내장하기 위해서는, 기판의 기본 재료로 사용되는 CCL(copper cladded layer) 혹은 프리프레그(PREPREG)의 캐비티 가공을 어떻게 하는가 하는 것이 매우 중요하다. 본 발명에서는 도1에서와 같이 기판의 중심이 되는 CCL을 가공하여 칩을 내장하여 기판을 형성하는 방법과 도2에서와 같이 단면 상태의 프리프레그 혹은 CCL을 가공하여 형성해 가는 방법을 제공한다.

도1에서 제시하는 본 발명에 따른 공법은 CCL의 동박이 얇을 경우, 동박이 천공이 되거나 성형시 견고하지 못한 바닥면 동박으로 인하여 칩이 상부로 밀리는 경우가 발생하게 되므로, 제품 설계상 동박이 얇을 경우에는 도2에서 개시하고 있는 공법을 적용하는 것이 바람직하다.

본 발명에 따라 단면 적층된 구조로 프리프레그 또는 CCL을 가공하면 캐비티 형성이 용이하고 견고한 바닥면으로 인하여 성형시 칩의 위치변화 없이 안정된 구 조를 형성할 수 있다. 그 결과, 본 발명은 인쇄 회로 기판 중심에 칩을 내장함으로써 외부 충격으로부터의 손상을 방지할 수 있고, 칩을 기준으로 기판의 상부 및 하부가 서로 대칭되므로, 반복되는 열 피로로 인한 신뢰성 저하를 방지할 수 있다.

이상과 같이, 본 발명은 인쇄회로기판의 적층 레이어의 내층 중심에 칩을 내장함으로써 외부 충격으로부터 손상을 방지할 수 있으며, 칩을 기준으로 기판의 상부 적층 레이어 및 하부 적층 레이어가 서로 대칭이므로, 반복되는 열 피로에 의하여 기판이 팽창 수축을 하더라도 상하 대칭으로 적층된 기판이 서로 대칭적인 힘을 서로 인가하여 서로 상쇄하게 되므로, 기판이 크게 변형되는 것을 방지할 수 있다.

본 발명의 제1 실시예는 반도체 칩을 내장한 인쇄회로기판을 제조하는 방법에 있어서, (a) 절연층을 사이에 두고 양면에 동박이 피복되어 있는 코어 기판의 양면 동박(제1 동박, 제2 동박)을 주어진 소정의 회로 패턴에 따라 선택 식각하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 절연층의 일 표면은 노출되고 반대쪽 표면은 반대 측 동박(제2 동박)에 의해 피복되도록 선택 식각하여 기판 양면에 동박 회로를 형성하는 단계; (b) 상기 제1 동박이 선택적으로 노출하고 있는 절연층 표면 중에서, 캐비티를 형성할 부위에 해당하는 노출 표면을 레이저 조사하여 상기 절연층을 선택적으로 식각 제거함으로써 캐비티를 형성하는 단계; (c) 상기 캐비티 내부의 제2 동박의 동박면 위에 접착 필름을 도포하고 반도체 칩을 다이 어태치(die attach)함으로써 상기 반도체를 캐비티 내부에 안치 고정하는 단계; 및 (d) 상기 반도체 칩이 안치 고정된 코어 기판의 상부면 및 하부면에 동박이 피복된 절연층을 적층 라미네이트하고 소정의 회로 패턴에 따라 동박을 식각하고 도금을 진행하여 비아 홀과 회로를 형성하여 상기 반도체 칩과 기판을 전기적으로 접속하는 단계를 포함하는 인쇄회로기판 제조 방법을 제공한다.

본 발명의 제2 실시예는 반도체 칩을 내장한 인쇄회로기판을 제조하는 방법에 있어서, (a) 절연층(제1 절연층)을 사이에 두고 양면에 동박이 피복되어 있는 코어 기판의 일면 동박(제1 동박)을 주어진 소정의 회로 패턴에 따라 식각 처리하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 동박이 잔존하여 절연층을 피복하도록 제1 동박을 선택 식각하여, 제1 동박에 동박 회로를 형성하는 단계; (b) 상기 동박 회로가 형성된 코어 기판의 제1 동박 위에, 동박(제3 동박)이 피복된 절연층(제2 절연층)을 적층하여 라미네이트하는 단계; (c) 상기 제3 동박을 주어진 회로 패턴에 따라 선택 식각 처리하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 절연층(제2 절연층)의 일 표면(제3 동박 측 표면)은 노출되고 반대쪽 표면(제1 동박 측 표면)은 이미 회로가 형성된 제1 동박에 의해 피복되도록 선택적으로 식각하여 제3 동박에 동박 회로를 형성하는 단계; (d) 상기 제3 동박이 선택적으로 노출하고 있는 제2 절연층 노출 표면 중에서, 캐비티를 형성할 부위에 해당하는 노출 표면을 레이저 조사하여 상기 제2 절연층을 선택적으로 식각 제거함으로써 캐비티를 형성하는 단계; (e) 상기 캐비티 내부의 제1 동박의 동박면 위에 접착 필름을 도포하고 반도체 칩을 다이 어태치(die attach)함으로써 상기 반도체를 캐비티 내부에 안치 고정하는 단계; 및 (f) 상기 반도체 칩이 안치 고정된 코어 기판의 상부면에, 동박(제4 동박)이 피복된 절연층(제3 절연층)을 적층 라미네이트하고, 소정의 회로 패턴에 따라 제4 동박을 식각하고 도금을 진행하여 비아 홀과 회로를 형성하여 상기 반도체 칩과 기판을 전기적으로 접속하는 단계를 포함하는 인쇄회로기판 제조 방법을 제공한다.

이하에서는, 다층 기판의 중심층에 칩을 내장하기 위하여 기판의 기본 재료로 사용되는 CCL(copper-cladded-layer) 또는 프리프레그(PREPREG)에 캐비티를 가공하는 기술의 양호한 실시예를 첨부 도면 도1 및 도2를 참조하여 상세히 설명한다.

도1a 내지 도1h는 본 발명의 제1 실시예에 따라 반도체 칩을 내장하여 인쇄회로기판을 제조하는 공법을 나타낸 도면이다. 도1a를 참조하면, 본 발명의 제1 실시예는 우선 절연체 양면에 동박이 피복된 CCL(copper cladded layer) 코어(10)를 절단하여 시작한다.

이어서, CCL 코어(10)의 상부면 동박(편의상 "제1 동박"이라 칭한다) 및 하부면 동박(편의상 "제2 동박"으로 칭하기로 한다)에 드라이 필름(도시 생략함)을 밀착하여 소정의 회로 패턴에 따라 노광, 현상 및 식각 공정을 진행함으로써, 도1b에서와 같이 CCL 코어(10)의 상부면 제1 동박과 하부면 제2 동박에 각각 동박 회로(11a, 11b)를 형성한다.

이때에, 반도체 칩이 내장 안치될 캐비티(cavity)를 염두에 두고, 도1b에서와 같이 캐비티가 형성될 부위의 절연층 표면은 제1 동박에 의해 피복되지 않도록 선택 식각 노출하고 제2 동박은 잔존시켜서, 후공정에서 캐비티를 형성할 수 있도 록 한다. 이어서, 도1c를 참조하면, 주어진 소정의 회로 패턴에 따라 캐비티를 형성하기로 한 선정된 위치에 레이저 드릴 공정을 진행함으로써 캐비티(cavity; 20)를 형성한다.

이어서, 레이저 가공으로 형성된 캐비티(20)에 접착 필름(attach film; 30)을 이용해서 반도체 칩(40)을 캐비티(20) 내부의 하부면 동박(제2 동박) 위에 다이 어태치(die attach) 안착 고정한다.

이어서, 도1e를 참조하면 반도체 칩(40)이 내장된 CCL 코어(10)의 상부면 및 하부면에 각각 동박이 도포된 절연층(50)을 적층 라미네이트하여, 적층 기판을 형성한다. 이때에, 반도체 칩이 내장되어 있는 레이어를 기준으로 하여 상부 및 하부에 적층되는 레이어가 대칭이 됨에 유의한다.

도1f를 참조하면, 기판의 외층 동박 위에 드라이필름(도시하지 않음)을 도포하고 주어진 회로 패턴에 따라 노광, 현상 및 식각함으로써 동박 회로를 구성하고 동도금을 진행함으로써, 마이크로 비아(60)와 층간 도전 접속을 위한 관통홀(70) 등을 형성한다.

이어서, 도1g에서와 같이, 필요 시에는 동박이 피복된 절연층(80)을 다시 한 번 적층하고 라미네이트하면, 그림에서 볼 수 있듯이 반도체 칩(40)을 중심으로 하여 코어의 상하 양쪽에 같은 두께의 대칭된 적층 구조를 형성한다. 도1h는 적층된 기판에 기존의 방법에 따라 동박 회로를 형성하고 층간 접속을 위한 비아를 형성한 공정을 나타내고 있다. 이하의 공정은 종래기술에 따라 반복하여 진행할 수 있다.

도2a 내지 도2h는 본 발명의 제2 실시예에 따른 제조 공법을 나타낸 도면이 다. 도2a를 참조하면, 우선 제1 실시예와 마찬가지로 CCL 코어(10)를 절단 형성한다. 이어서, CCL 코어(10)의 상부 동박(제1 동박)에 드라이 필름(도시 생략)을 밀착하여 주어진 회로 패턴에 따라 노광, 현상 및 식각 공정을 진행함으로써 도2b에서와 같이 CCL 코어(10)의 상부면에 동박 회로(11a)를 형성한다.

여기서, 본 발명의 제2 실시예가 전술한 제1 실시예와 다른 점은 CCL 코어(10)의 절연층(제1 절연층) 하부면(제2 동박)에는 동박 회로를 형성하지 않는 데 있다. 이어서, 도2c를 참조하면 동박(제3 동박)이 피복된 절연층(제2 절연층; 50)을 동박 회로(11a)가 형성된 CCL 코어(10)의 제1 동박 위에 적층 라미네이트한다.

도2d를 참조하면, 적층된 절연층(제2 절연층; 50)의 동박(제3 동박) 위에 드라이필름(도시 생략)을 소정의 회로 패턴에 따라 노광, 현상 및 식각하는 이미지 공정을 진행함으로써 동박 회로(51a)를 형성하고, 주어진 소정의 회로 패턴에 따라 캐비티를 형성하기 위하여 동박으로부터 노출된 절연층에 레이저를 조사함으로써 캐비티(20)를 형성한다.

도2e는 레이저 드릴링을 진행하여 형성된 캐비티(20)를 나타내고 있다. 이어서, 도2f를 참조하면, 캐비티(20)가 형성된 기판에 접착 필름(attach film; 30)을 도포하고 칩(40)을 안치 고정함으로써 다이 어태치가 완료된다. 도2g를 참조하면, 반도체 칩(40)이 안치된 CCL 코어 기판 위에 동박(제4 동박)이 피복된 절연층(제3 절연층; 90)을 적층하여 라미네이트함으로써, 기판의 중심에 반도체를 두고 상하 대칭이 되는 구조를 형성함을 주목할 수 있다.

이어서, 도2h에서와 같이 이미지 공정을 진행해서 마이크로 비아(60) 및 관 통홀(70) 등을 제작한다. 이하의 공정은 제1 실시예와 마찬가지로 기존의 공정을 따라 반복 실시할 수 있다.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

이상과 같이, 본 발명에 따른 칩 내장형 기판 제조 기술은 반도체 칩을 적층된 기판의 중앙층 레이어에 두고 상하 적층된 레이어가 서로 대칭이 되므로 외부 충격으로부터 칩을 보호할 수 있으며, 반복되는 열 피로(thermal fatigue)에 대해서도 내성이 있도록 한다.

도1a 내지 도1h는 본 발명의 제1 실시예에 따른 제조 공법을 나타낸 도면.

도2a 내지 도2h는 본 발명의 제2 실시예에 따른 제조 공법을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

10: CCL 코어

20: 캐비티

30: 부착 필름

40: 반도체 칩

50, 80, 90: 절연층

51a: 동박 회로

60: 비아

70: 관통홀

Claims (2)

1. 반도체 칩을 내장한 인쇄회로기판을 제조하는 방법에 있어서,

   (a) 절연층을 사이에 두고 양면에 동박이 피복되어 있는 코어 기판의 양면 동박(제1 동박, 제2 동박)을 주어진 소정의 회로 패턴에 따라 선택 식각하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 절연층의 일 표면은 노출되고 반대쪽 표면은 반대 측 동박(제2 동박)에 의해 피복되도록 선택 식각하여 기판 양면에 동박 회로를 형성하는 단계;

   (b) 상기 제1 동박이 선택적으로 노출하고 있는 절연층 표면 중에서, 캐비티를 형성할 부위에 해당하는 노출 표면을 레이저 조사하여 상기 절연층을 선택적으로 식각 제거함으로써 캐비티를 형성하는 단계;

   (c) 상기 캐비티 내부의 제2 동박의 동박면 위에 접착 필름을 도포하고 반도체 칩을 다이 어태치(die attach)함으로써 상기 반도체를 캐비티 내부에 안치 고정하는 단계; 및

   (d) 상기 반도체 칩이 안치 고정된 코어 기판의 상부면 및 하부면에 동박이 피복된 절연층을 적층 라미네이트하고 소정의 회로 패턴에 따라 동박을 식각하고 도금을 진행하여 비아 홀과 회로를 형성하여 상기 반도체 칩과 기판을 전기적으로 접속하는 단계

   를 포함하는 인쇄회로기판 제조 방법.
2. 반도체 칩을 내장한 인쇄회로기판을 제조하는 방법에 있어서,

   (a) 절연층(제1 절연층)을 사이에 두고 양면에 동박이 피복되어 있는 코어 기판의 일면 동박(제1 동박)을 주어진 소정의 회로 패턴에 따라 식각 처리하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 동박이 잔존하여 절연층을 피복하도록 제1 동박을 선택 식각하여, 제1 동박에 동박 회로를 형성하는 단계;

   (b) 상기 동박 회로가 형성된 코어 기판의 제1 동박 위에, 동박(제3 동박)이 피복된 절연층(제2 절연층)을 적층하여 라미네이트하는 단계;

   (c) 상기 제3 동박을 주어진 회로 패턴에 따라 선택 식각 처리하되, 반도체 칩을 실장할 캐비티를 형성할 부위에 해당하는 절연층(제2 절연층)의 일 표면(제3 동박 측 표면)은 노출되고 반대쪽 표면(제1 동박 측 표면)은 이미 회로가 형성된 제1 동박에 의해 피복되도록 선택적으로 식각하여 제3 동박에 동박 회로를 형성하는 단계;

   (d) 상기 제3 동박이 선택적으로 노출하고 있는 제2 절연층 노출 표면 중에서, 캐비티를 형성할 부위에 해당하는 노출 표면을 레이저 조사하여 상기 제2 절연층을 선택적으로 식각 제거함으로써 캐비티를 형성하는 단계;

   (e) 상기 캐비티 내부의 제1 동박의 동박면 위에 접착 필름을 도포하고 반도체 칩을 다이 어태치(die attach)함으로써 상기 반도체를 캐비티 내부에 안치 고정하는 단계; 및

   (f) 상기 반도체 칩이 안치 고정된 코어 기판의 상부면에, 동박(제4 동박)이 피복된 절연층(제3 절연층)을 적층 라미네이트하고, 소정의 회로 패턴에 따라 제4 동박을 식각하고 도금을 진행하여 비아 홀과 회로를 형성하여 상기 반도체 칩과 기판을 전기적으로 접속하는 단계

   를 포함하는 인쇄회로기판 제조 방법.

Images