KR100926657B1 - 웨이퍼 레벨 패키지 된 인쇄회로기판 및 제조 방법 - Google Patents

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Abstract

본 발명은 종래 기술과 달리 캐비티를 제작하는 대신에, 캐리어에 직접 다이 어태치 필름을 사이로 해서 반도체 칩을 실장하고, 사용한 다이 어태치 필름과 같은 두께의 프리프레그(제1 절연재), 칩 두께와 동일한 두께의 프리프레그 또는 Unclad(C 스테이지 상태의 PREPREG)(제2 절연재)를 재단하여 적층한 다음, 다시 프리프레그(제3 절연재)와 동박 포일을 적층하여 라미네이트 함으로써 기판을 형성한다. 본 발명은 웨이퍼 레벨로 반도체 칩을 실장하는 패키지 기판을 제조하는 데 있어서 종래 기술과 달리 캐비티를 제작하기 위하여 동박 오픈 공정을 수행할 필요가 없으므로 공정이 단순하고, 적층된 구조물이 대칭 형태를 가지게 되므로 열 팽창 및 수축에 의해 피로 충격으로 인하여 패키지 기판이 뒤틀리는 문제를 해소할 수 있다.
웨이퍼 레벨 패키지, 패키지 기판, 인쇄회로기판.

Description

웨이퍼 레벨 패키지 된 인쇄회로기판 및 제조 방법{PRINTED CIRCUIT BOARD WITH WAFER-LEVEL-PACKAGED SEMICONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF}
본 발명은 웨이퍼 레벨 패키지(WLP; wafer level package)를 인쇄회로기판 내에 실장하기 위한 임베디드 칩 기술(embedded chip technology)로서, 반도체 칩을 손상시키지 않고 안정적으로 웨이퍼 레벨로 실장하기 위한 기술에 관한 것이다.
전자 기기의 휴대성과 기능을 향상시키기 위해 반도체 칩을 웨이퍼 레벨에서 인쇄회로기판에 실장하는 내장형 기판(Embedded Printed Circuit Board) 기술이 등장하였다. 이와 같은 내장형 기판 기술을 적용하는 경우 기판의 소형화가 가능하고, 부품의 실장 밀도가 증가하여 전자 회로의 고주파 특성이 개선되는 등의 효과가 있다.
일반적으로 반도체 칩을 기판에 내장하기 위해서는 CCL(copper cladded laminate), 혹은 성형된 프리프레그(PREPREG) 층에 캐비티(cavity)를 가공하여 제작하고, 기판에 형성한 캐비티 속에 능동 소자를 고정하여 부착한 뒤에 동박이 피복된 절연층을 적층하고, 마이크로 비아 가공 기술과 도금 기술을 이용해서 기판과 연결하고 있다.
도1a 내지 도1f는 종래 기술에 따라 반도체 칩을 기판에 내장하는 공법을 나타낸 도면이다. 도1a를 참조하면, 프리프레그(PREPREG)와 같은 중앙 절연층(100) 양면에 동박(110, 120)을 형성하고 있는 시료에 대해 일면의 동박을 개구한다. 도1b를 참조하면, 캐비티 가공을 위하여 일면의 동박을 사진/현상/식각 공정을 통해 식각함으로써 개구부(130)를 형성한다.
이어서, 도1c를 참조하면 개구부(130)에 의해 노출된 절연층(100)의 표면에 레이저 빔을 조사하여 절연층(100)을 식각함으로써 캐비티(140)을 형성한다. 그리고 나면, 도1d에서와 같이 다이 어태치 필름(die attach film; 150)을 사이에 두고 반도체 칩(160)을 실장한다.
이어서, 도1e와 같이 실장한 반도체 칩 위에 레진과 같은 절연층(170)과 동박(180)을 적층하고 라미네이트 하여 적층 기판을 형성하고, 도1f에서와 같이 비아홀을 형성하고 동도금으로 충진하여 반도체 칩과 기판 동박 회로를 서로 연결한다.
그런데, 종래 기술의 경우 반도체 칩이 내장된 캐비티를 기준으로 해서 상층에 적층된 레이어의 두께와 캐비티가 제작된 층 아래의 레이어 두께가 서로 달라 반도체 칩이 내장된 레이어를 기준으로 하여 볼 때에, 상하 적층된 기판의 두께 및 구조가 서로 비대칭인 경향이 있다. 따라서, 내장된 반도체 칩에 전원이 인가되어 동작을 반복하는 과정에서 발생하는 열 피로(thermal fatigue)가 누적되면, 상층 레이어들과 하층 레이어들 사이에 열 팽창 수축 정도가 서로 달라 기판이 뒤틀리거나 휘는 문제가 발생하게 된다.
더욱이, 도1c의 캐비티 형성을 위한 레이저 식각 가공 단계에서 식각을 위한 가공 시간이 많이 소요되고, 또한 조사 빔의 세기를 조절하는데도 시간이 많이 소요되므로 공정 단가가 상승하는 문제점이 있다.
따라서, 본 발명의 제1 목적은 웨이퍼 레벨 패키지 기판에 있어서 기판 적층물의 비대칭성으로 인하여, 반복되는 열팽창 수축 결과 기판이 휘거나 이로 인해 실장된 반도체 칩이 손상되는 문제점을 해결한 웨이퍼 레벨 패키지 인쇄회로기판 제조 기술을 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 종래 기술과 달리 웨이퍼 실장을 위한 캐비티 제작 단계를 생략할 수 있는 새로운 개념의 제조 공법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 종래 기술과 달리 캐비티를 제작하는 대신에, 캐리어에 직접 다이 어태치 필름을 사이로 해서 반도체 칩을 실장하고, 사용한 다이 어태치 필름과 같은 두께의 프리프레그(제1 절연재), 칩 두께와 동일한 두께의 프리프레그 또는 Unclad(C 스테이지 상태의 PREPREG)(제2 절연재)를 재단하여 적층한 다음, 다시 프리프레그(제3 절연재)와 동박 포일을 적층하여 라미네이트 함으로써 기판을 형성한다.
본 발명은 종래 기술과 달리, 캐리어를 형성하기 위한 동박 개구 공정과 후속 레이저 식각 공정을 생략할 수 있으므로 가공 시간과 비용을 현저히 절감할 수 있는 장점이 있으며, 적층이 완료된 후에는 기판의 두께 방향의 중앙을 기준으로 상하 대칭 구조를 이루게 되며 이는 상하 사이의 수축 팽창률의 차이를 원천적으로 제거하게 되므로 열 피로에 의하여 기판이 휘는 것을 방지할 수 있게 된다.
본 발명은 캐리어의 표면 동박 위에 접착층을 형성하고 그 위에 반도체 칩을 마운트하여 상기 반도체 칩을 웨이퍼 레벨로 실장하여 인쇄회로기판을 제조하는 방법에 있어서, (a) 상기 접착층의 두께 d와 동일한 두께를 갖는 제1 프리프레그를 상기 반도체 칩이 관통될 수 있도록 하는 단면의 개구부를 재단하여 형성하고, 상기 반도체 칩의 두께와 동일한 두께 D를 갖는 제2 프리프레그를 상기 반도체 칩이 관통할 수 있도록 하는 단면의 개구부를 재단하여 형성하고, 상기 제1 프리프레그와 제2 프리프레그의 개구부가 상기 반도체 칩을 관통하도록 상기 제1 프리프레그와 상기 제2 프리프레그를 차례로 정렬하여 적층하고, 그 위에 상기 제1 프리프레그와 두께가 동일한 두께 d의 제3 프리프레그를 전면 적층하고, 그 위에 동박을 차례로 전면 적층하여, 두께 d의 제1 프리프레그, 두께 D의 제2 프리프레그, 두께 d의 제3 프리프레그로 형성되는 상하 대칭 구조를 상기 마운트된 반도체 칩 위에 적층 라미네이트 하는 단계; (b) 적층 라미네이트 후 상기 캐리어를 박리 제거하는 단계; 및 (c) 상기 적층 라미네이트된 기판의 동박과 실장된 반도체 칩 사이에 비아 홀을 형성하여 회로 패턴에 따라 선택적으로 전기 도통하는 단계를 포함하는 인쇄회로기판 제조 방법을 제공한다.
이하에서는, 첨부 도면 도2a 내지 도2f를 참조하여 본 발명의 양호한 실시예를 상세히 설명한다.
종래 기술이 캐비티를 생성하기 위하여 드릴링 공정을 수행하는 것에 비하여, 본 발명은 캐리어(200)에 반도체 칩(210)을 먼저 마운트 하면서 시작한다. 도 2a를 참조하면, 본 발명의 양호한 실시예로서 알루미늄 자재(200b)에 동박(200a)이 도포되어 있는 캐리어(200)가 일 실시예로 도시되어 있다.
도2b를 참조하면, 캐리어(200)를 구성하는 동박(200a) 위에 다이 어태치 필름(die attach film) 또는 접착제(adhesive) 등의 접착층(220)을 형성하고 반도체 칩(210)을 캐리어(200)에 마운트한다.
그리고 나면, 도2c에서와 같이 본 발명의 특징적 요소로서 제1 절연재(230)를 마운트된 반도체 칩(210)을 에워싸도록 재단하여 동박(200a) 위에 적층한다. 이때에, 재단되는 제1 절연재의 단면 크기는 반도체 칩(210)의 단면보다는 약간 크도록 하여 적층 시에 재단되어 만들어진 제1 절연재(230) 개구부를 통해 반도체 칩(210)이 관통하여 정렬하게 된다. 본 발명에 따른 제1 절연재(230)의 양호한 실시예로서 프리프레그(PREPREG)를 사용할 수 있다. 이때에, 제1 절연재(230)의 두께 d는 접착 물질(220)의 두께와 동일하게 하는 것이 바람직하다.
이어서, 제2 절연재(240)를 반도체 칩(210)을 에워싸도록 재단하여 정렬하여 제1 절연재(230) 위에 적층한다. 본 발명에 따른 제2 절연재(240)의 양호한 실시예로서 프리프레그를 사용할 수 있으며, 제2 절연재(240)의 두께 D는 반도체 칩(210)의 두께와 동일하게 하는 것이 바람직하다. 이어서, 도2c를 다시 참조하면 제2 절연재(240) 위에 제1 절연제의 두께 d와 동일한 두께의 제3 절연재(250)와 동박(260)을 차례로 적층한다. 제3 절연재(250)의 바람직한 실시예로서, 프리프레그를 사용할 수 있다.
도2d를 참조하면, 반도체 칩(210)이 실장된 캐리어(200) 위에 반도체 칩이 관통되도록 개구부를 열어 재단한 제1 절연재(230)와 역시 재단된 제2 절연재(240) 와, 그 위에 제3 절연재(250) 및 동박(260)을 적층한 후 가압가열 라미네이트 한다. 이어서, 도2e를 참조하면, 알루미늄 캐리어(200b)를 식각 제거한다. 그리고 나면, 도2f에서와 같이 비아홀(300)을 형성하고 동도금으로 접속하여 반도체 칩(210)과 동박 회로를 전기적으로 접속한다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
본 발명은 웨이퍼 레벨로 반도체 칩을 실장하는 패키지 기판을 제조하는 데 있어서 종래 기술과 달리 캐비티를 제작하기 위하여 드릴링 공정을 수행할 필요가 없으므로 공정이 단순하고, 적층된 구조물이 두께 d의 제1 절연재/두께 D의 제2 절연재/두께 d의 제3 절연재로 형성되는 상하 대칭 형태를 가지게 되므로 열 팽창 및 수축에 의해 피로 충격으로 인하여 패키지 기판이 뒤틀리는 문제를 해소할 수 있다.
도1a 내지 도1f는 종래 기술에 따라 반도체 칩을 기판에 내장하는 공법을 나타낸 도면.
도2a 내지 도2f는 본 발명에 따라 반도체 칩을 기판에 내장하는 공법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 170: 절연층
110, 120, 180: 동박
130: 개구부
140: 캐비티
150: 다이 어태치 필름(die attach film)
200: 캐리어
160, 210: 반도체 칩
220: 접착층
230, 240: 절연재

Claims (1)

  1. 캐리어의 표면 동박 위에 접착층을 형성하고 그 위에 반도체 칩을 마운트하여 상기 반도체 칩을 웨이퍼 레벨로 실장하여 인쇄회로기판을 제조하는 방법에 있어서,
    (a) 상기 접착층의 두께 d와 동일한 두께를 갖는 제1 프리프레그를 상기 반도체 칩이 관통될 수 있도록 하는 단면의 개구부를 재단하여 형성하고, 상기 반도체 칩의 두께와 동일한 두께 D를 갖는 제2 프리프레그를 상기 반도체 칩이 관통할 수 있도록 하는 단면의 개구부를 재단하여 형성하고, 상기 제1 프리프레그와 제2 프리프레그의 개구부가 상기 반도체 칩을 관통하도록 상기 제1 프리프레그와 상기 제2 프리프레그를 차례로 정렬하여 적층하고, 그 위에 상기 제1 프리프레그와 두께가 동일한 두께 d의 제3 프리프레그를 전면 적층하고, 그 위에 동박을 차례로 전면 적층하여, 두께 d의 제1 프리프레그, 두께 D의 제2 프리프레그, 두께 d의 제3 프리프레그로 형성되는 상하 대칭 구조를 상기 마운트된 반도체 칩 위에 적층 라미네이트 하는 단계;
    (b) 적층 라미네이트 후 상기 캐리어를 박리 제거하는 단계; 및
    (c) 상기 적층 라미네이트된 기판의 동박과 실장된 반도체 칩 사이에 비아 홀을 형성하여 회로 패턴에 따라 선택적으로 전기 도통하는 단계
    를 포함하는 인쇄회로기판 제조 방법.
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