KR101231443B1 - 인쇄회로기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 인쇄회로기판은 전자 소자와, 상기 전자 소자를 매립하여 수용하는 제 1 절연층과, 상기 제 1 절연층 위에 형성되며, 상기 제 1 절연층에 매립된 전자 소자와 전기적으로 연결되는 제 1 회로 패턴과, 상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층과, 상기 제 2 절연층 위에 형성되며, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴과, 상기 제 1 회로 패턴과 제 2 회로 패턴을 전기적으로 연결하는 도금 연결부를 포함한다.

Description

인쇄회로기판 및 그의 제조 방법{Printed circuit board and manufacturing method of the same}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다.
최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)을 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.
도 1은 종래 기술에 따른 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 종래 기술에 따른 인쇄회로기판은 절연층(1)과 외각의 금속층(2, 2') 및 회로패턴(3)이 구현된 내층 회로기판상에 전자 소자 칩(5)을 접속하기 위해서는 도시된 것처럼, 솔더볼 패드(6)에 솔더볼(7)을 형성하고, 인쇄회로기판의 회로패턴(3)의 일부와 간접적으로 연결하는 구조를 구현하게 된다. 이후, 이를 뒤집어 절연층(8)을 적층하고, 외각회로패턴을 구현(10)하거나 비아홀(11)을 가공하여 도금처리하여 회로를 완성하게 된다.
그러나 내장되는 부품과 PCB를 연결하기 위해 사용하는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad) 등이 존재하는 경우 부품 전극의 피치(Pitch) 감소에는 한계가 발생하게 된다. 실제로 대부분 부품 전극의 피치는 200um Pitch이며 이를 극대화한 경우라도 130um까지 구현하는데 그치고 있다. 따라서 양산화를 위해서는 능동소자의 경우, 인쇄회로기판과 칩의 접합을 매개하는 RDL (Redistributed layer)을 가지는 WLP (Wafer Level package) 형태의 구조가 필요하게 되며, 수동소자의 경우 신뢰성 있는 접속을 위해서는 전극 사이즈를 200um이상으로 구현할 수밖에 없게 된다.
도 2는 도 1의 A부분에 대한 확대도이다.
도 2를 참조하면, 다층 PCB 제조에서 서로 다른 층간 회로 연결을 위해 일반적으로 기계적 홀 가공 후 동 도금 및 전도성 페이스트를 채워넣는 방법으로 회로를 형성한다. 또한 홀 가공의 경우 기계 드릴, 레이저 드릴 방식을 사용하여 홀을 형성한 후에 동 도금 충진 기술을 사용하여 비아홀(20)을 형성하게 된다. 특히 비아홀의 크기가 커서 동 도금으로 충진이 어려운 경우, 전도성 페이스트를 사용하여 충진하는 방식을 사용한다.
여기서, 기계 드릴로 형성된 비아홀의 경우, 여러 층을 동시에 적층하고 한번에 비아홀을 형성할 수 있으나, 미세 비아홀을 가공하는 경우 사용되는 레이저 드릴은 한번에 하나의 패널만 작업 가능하므로 비아홀 형성의 작업 시간이 상당히 오래 걸린다.
특히, 전도성 페이스트에 의한 비아홀의 전기적 전달 신호는 노이즈를 포함하고 있다. 즉, 전기저항을 크게 가지고 있으므로, 고신뢰성을 요하는 제품군에서는 적용하기에 적합하지 않다.
본 발명에 따른 실시 예에서는 새로운 구조의 인쇄회로기판 및 그의 제조 방법을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 인쇄회로기판은 전자 소자와, 상기 전자 소자를 매립하여 수용하는 제 1 절연층과, 상기 제 1 절연층 위에 형성되며, 상기 제 1 절연층에 매립된 전자 소자와 전기적으로 연결되는 제 1 회로 패턴과, 상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층과, 상기 제 2 절연층 위에 형성되며, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴과, 상기 제 1 회로 패턴과 제 2 회로 패턴을 전기적으로 연결하는 도금 연결부를 포함한다.
또한, 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법은 전자 소자가 매립된 제 1 절연층을 제공하는 단계와, 상기 제 1 절연층 위에 상기 전자 소자와 전기적으로 연결되는 제 1 회로 패턴을 형성하는 단계와, 상기 제 1 회로 패턴 위에 제 1 연결부를 형성하는 단계와, 상기 제 1 회로 패턴과 제 1 연결부를 매립하는 제 2 절연층을 형성하는 단계를 포함한다.
본 발명에 따른 실시 예에 의하면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조 방법과 구조를 구현하여, 종래의 비아와 랜드 도는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전 페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결 가능하도록 하여, 극미세 피치의 입출력연결구조(I/O:Interconnection)를 구현하고, 인쇄회로기판 설계의 자유도를 극대화시킬 수 있는 효과가 있다.
또한, 다층 기판의 적층에 있어, 범프를 형성하고 절연층을 적층하는 방식을 내층 및 최외각층의 형성까지 적용하여, 상/하층간 신호 저항이 적은 고 신뢰성의 인쇄회로기판을 제조할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 도 1의 A부분에 대한 확대도이다.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 단면도이다.
도 4 내지 도 22는 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 도 3 내지 도 22를 참조하여, 본 발명의 실시 예에 따른 인쇄회로기판 및 그의 제조 방법을 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 3을 참조하면, 인쇄회로기판(100)은 제1 절연층(111), 상기 제 1 절연층(111) 내에 매립되어 있는 전자 소자 칩(107, 110), 상기 전자 소자 칩(107, 110)과 전기적으로 연결되어 있는 제 1 회로 패턴(116), 상기 제 1 회로 패턴(110) 위에 도금방식으로 형성되며, 상기 제 1 회로 패턴(110)과 전기적으로 연결되는 제 1 도금 연결부(117), 상기 제 1 회로 패턴(110)과 제 1 도금 연결부(117)를 매립하여 수용하는 제 2 절연층(118), 상기 제 2 절연층(118) 위에 형성되며, 상기 제 1 연결부(117)에 의해 상기 제 1 회로 패턴(110)과 전기적으로 연결되는 제 2 회로 패턴(122), 상기 제 2 회로 패턴(122) 위에 도금방식으로 형성되며, 상기 제 2 회로 패턴(122)과 전기적으로 연결되는 제 2 도금 연결부(124), 상기 제 2 회로 패턴(122)과 제 2 도금 연결부(124)를 매립하여 수용하는 제 3 절연층(125), 상기 제 3 절연층(125) 위에 형성되며, 상기 제 2 도금 연결부(124)에 의해 상기 제 2 회로 패턴(122)과 전기적으로 연결되는 제 3 회로 패턴(130) 및 상기 제 3 회로 패턴(130)을 덮으며 형성되어 상기 제 3 회로 패턴(130)의 표면을 보호하는 보호층(130)을 포함한다.
상기 제 1 절연층(111), 제 2 절연층(116) 및 제 3 절연층(125)은 열광화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함칭 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있다.
이때, 상기 제 1 절연층(111), 제 2 절연층(116) 및 제 3 절연층(125)은 모두 동일한 재질로 형성될 수 있으나, 상기 인쇄회로기판(100)에 전달되는 스트레스를 최소화하기 위해 서로 다른 탄성도를 가지며 형성될 수 있다.
또한, 상기 제 1 절연층(111), 제 2 절연층(116) 및 제 3 절연층(125)은 바람직하게 다수의 층으로 적층되는 구조로 형성될 수 있다.
예를 들어, 상기 제 1 절연층(111)은 상기 전자 소자 칩(107, 110)의 주변부를 둘러싸는 구조의 적어도 1 이상의 절연 적층군과, 상기 절연 적층군의 상부를 덮는 상부 절연 적층군을 포함할 수 있다.
상기 제 1 절연층(111)은 상부에 금속층(도시하지 않음)을 적층하여 가열 및 가열함으로써, 형성될 수 있다. 이 경우, 상기 절연 적층군과 상기 상부 절연 적층군은 반경화 상태(B-stage)로 적층하는 공정을 구현하여 형성될 수 있다.
또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다.
상기 제 1 절연층(111) 내에는 전자 소자 칩(107, 110)이 매립되어 있다.
상기 전자 소자 칩(107, 110)은 하부 면에 칩 연결 단자(106, 109)를 구비하고 있다.
보다 바람직하게, 상기 전자 소자 칩은 하부 면에 칩 연결 단자(109)를 구비한 능동 소자(108)와, 칩 단자(106)가 소자의 측면을 둘러싸는 구조로 형성되는 수동 소자(105)를 포함할 수 있다.
상기 전자 소자 칩(107, 110)의 하부면 및 측면에는 접착제(104)가 형성되어 있다. 상기 접착제(104)는 비 전도성 접착제일 수 있다.
이때, 상기 전자 소자 칩(107, 110)은 별도의 패드 없이 상기 접착제(104)에 의해 실장되기 때문에, 상기 전자 소자 칩(107, 110)은 제 1 회로 패턴(116)과 직접 접촉하게 된다. 보다 바람직하게, 상기 전자 소자 칩에 구비된 칩 연결 단자(106, 109)는 상기 제 1 회로 패턴(116)과 직접 접촉하여 전기적으로 연결된다.
제 1 절연층(111)의 상면 및 하면에는 제 2 절연층(118)이 형성되며, 상기 제 2 절연층(118) 내부에는 제1 회로 패턴(116)과 제 1 도금 연결부(117)가 매립되어 있다.
상기 제 1 회로 패턴(116)은 도금 씨드층(112)과, 구리 도금층(114)을 식각하여 형성될 수 있다.
상기 도금 씨드층(112)은 Ni, Cr, Au, Ag, Pb 중에서 선택되는 적어도 하나의 물질로 형성될 수 있으며, 상기 구리 도금층(114)은 구리를 포함하는 합금으로 형성될 수 있다.
상기 제 1 회로 패턴(116) 위에는 제 1 도금 연결부(117)가 형성되어 있다.
상기 제 1 도금 연결부(117)는 드라이 필름 레지스트를 이용하여 노광, 현상으로 패턴을 구현한 후, 전해 도금을 이용하여 패턴 내부에 금속 물질을 채워 넣는 방식으로 구현될 수 있다. 물론, 상기 제 1 도금 연결부(117)를 형성한 후, 상기 드라이필름 레지스트를 박리하기 전에 상기 제 1 도금 연결부(117)를 적정 높이로 구현하기 위해 화학적 또는 기계적 연마를 하여 형성될 수 있다.
즉, 일반적으로 층과 층 사이에는 회로 패턴의 연결 라인이 형성되며, 층과 층 사이에 비아 홀(via hole)을 형성하여 연결하게 된다. 상기 비아 홀을 형성하기 위해서는 기존의 기계적인 드릴 작업이 아닌 레이저를 이용하여 매우 미세한 지름을 구현할 수 있게 되었다.
다시 말해서, 기존의 층간 연결 방법은 레이저 드릴링 기술을 이용하여 인쇄회로기판의 각 층을 구성하는 절연 재료에 비아홀을 가공하여, 그 비아홀을 금속성 페이스트로 충진시키는 방식으로 구현된다. 그리고, 상기 충진 이후에 구리 금속 포일을 절연재료 표면에 핫 프레스 방식으로 라미네이션하고, 포토 레지스트를 이용한 패터닝 방식으로 회로를 형성하면 한 개의 층이 완성된다.
그러나, 이와 같이 비아홀을 이용한 층간 연결 방법은 레이저 드릴을 이용하여 한번에 하나의 비아홀만 형성할 수 있으므로 비아홀 형성의 작업시간이 상당히 오래 걸리며, 전도성 페이스트에 의한 비아홀의 전기적 전달 신호는 노이즈를 포함하고 있여 고 신뢰성을 요하는 제품군에서 적용하기에 적합하지 않다.
따라서, 본 발명에 따른 실시 예에서는 드라이 필름 레지스트를 이용하여 노광, 현상으로 패턴을 구현하고, 전해 도금을 통해 상기 구현한 패턴 내부에 금속 물질을 채워 넣는 방식으로 상기 비아홀과 같은 도금 연결부를 형성한다.
이때, 상기 제 1 도금 연결부(117)는 그 단면이 직사각형 형상 또는 정사각형 형성을 갖도록 형성될 수 있다.
또한, 상기 제 1 회로 패턴(116)과 제 1 도금 연결부(117)는 제 2 절연층(118)에 의해 매립된다. 상기 제 2 절연층(118)은 제 1 절연층(111)과 동일한 재질 및 제조 방법에 의해 형성될 수 있다.
또한, 상기 제 2 절연층(118) 위에는 제 2 회로 패턴(122)과 제 2 도금 연결부(124)가 형성되어 있으며, 상기 제 2 회로 패턴(122)과 제 2 도금 연결부(124)는 제 3 절연층(125)에 의해 매립된다.
상기 제 2 회로 패턴(122), 제 2 도금 연결부(124) 및 제 3 절연층(125)은 상기 제 1 회로 패턴(116), 제 1 도금 연결부(117) 및 제 2 절연층(118)과 동일한 방법에 의해 형성될 수 있다.
상기 제 3 절연층(125) 위에는 제 3 회로 패턴(130)이 형성되어 있다. 이때, 상기 제 3 회로 패턴(130)는 인쇄회로기판(100)의 최 외각에 위치한 회로 패턴일 수 있다.
이에 따라, 상기 제 3 회로 패턴(130)의 표면은 보호층(130)에 의해 보호될 수 있다.
상기 보호층(130)은 상기 제 3 회로 패턴(130)의 전면을 덮으며 형성될 수 있으며, 이와 달리 상기 제 3 회로 패턴(130)의 일부만을 덮어 상기 제 3 회로 패턴의 일부 상면을 노출하도록 형성될 수도 있다.
상기 보호층(129)은 SR(Solder Resist), 산화물, Au 중 하나 이상을 이용하여 하나 이상의 층으로 구성될 수 있다.
이와 같은 본 발명에 따른 실시 예에서는 접착제(104)를 이용하여 전자 소자 칩(107, 110)을 실장하기 때문에, 상기 전자 소자 칩(107, 110)에 구비된 칩 연결 단자와 제 1 회로 패턴(116)은 직접적으로 접촉하게 된다.
또한, 빌드 업 기판, 다층 기판 제조 시, 레이저 공정에 의한 비아홀 형성이 아닌 도금 방식으로 형성된 도금 연결부를 이용하여 층간 배선이 서로 전기적으로 연결되도록 한다.
도 4 내지 도 22는 본 발명의 실시 예에 따른 인쇄회로기판(100)의 제조 방법을 공정 순으로 나타낸 단면도이다.
우선 도 4를 참조하면, 분리형 캐리어(C)를 준비한다.
상기 분리형 캐리어(C)는 동박복합체 상에 양면 접합 필름을 매개로 하여 동박층이 접착된 구조를 가질 수 있다.
다시 말해서, 상기 분리형 캐리어(C)는 절연체(101), 양면 접합 필름(102) 및 동박층(Cu)(103)을 포함하여 구성된다.
이는, 추후에 박판 제품의 공정성을 용이하게 하기 위한 역할을 함과 동시에 추후 양면을 동시에 제품으로 제작할 수 있도록 하여 공정의 생산성을 향상시킬 수 있는 효과를 구현할 수 있다.
상기 양면접합 필름(102)은 상기 절연체(101)의 일면의 외각부 부분에 형성되고, 이후 라미네이션을 통해 동박층(103)을 형성할 수 있다. 또한, 추후 캐리어 분리 공정에서는 상기 양면 접합필름(102)을 제거하여 상기 캐리어를 분리할 수 있도록 한다. 이때, 상기 양면 접합 필름(102)이 형성된 부분 이외의 부분에서 상기 절연체(101)의 표면과 상기 동박층(103) 사이의 공간은 미세하게 이격되거나 서로 밀착되어도 접착되지 않는 구조로 형성됨이 바람직하다.
다음으로, 도 5를 참조하면 상기 캐리어(C)의 동박층(103) 위에 접착제(104)를 도포한다.
상기 접착제(104)는 비 전도성 접착제일 수 있다.
또한, 상기 접착제(104)는 전자 소자 칩(107, 110)의 실장 영역의 대응 위치에 도포된다. 예를 들어, 상기 접착제(104)는 상기 전자 소자 칩(107, 110)의 실장 영역의 대응 위치에 개구부가 형성된 마스크를 이용하여 상기 캐리어(C)의 동박층 위에 형성될 수 있다.
다음으로, 도 6을 참조하면 상기 도포된 접착제(104) 위에 전자 소자 칩(107, 110)을 실장한다.
상기 전자 소자 칩(107, 110)은 능동 소자 또는 수동 소자를 포함하는 개념이며, 도시된 도면에는 하부 면에 칩 연결 단자(109)를 구비한 능동 소자(108)와, 칩 단자(106)가 소자의 측면을 둘러싸는 구조로 형성되는 수동 소자(105)를 일례로 들어 설명하기로 한다.
다음으로, 도 7을 참조하면 상기 실장된 전자 소자 칩(107, 110)을 둘러싸도록 제 1 절연층(111)과 금속층(112)을 형성한다.
상기 제 1 절연층(111)은 바람직하게는 다수의 층으로 적층되는 구조로 형성될 수 있으며, 구체적으로는 상기 전자 소자 칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제 1 절연군과, 상기 제 1 절연군의 상부를 덮는 다른 제 2 절연군을 어라인하고, 상부에 금속층(112)을 적층하여 가열 및 가압함으로써 형성될 수 있다.
이 경우, 상기 제 1 절연군과 제2 절연군은 반경화 상태(B-stage)로 적층하는 공정으로 구현할 수 있다.
또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수 있다.
이때, 상기 제 1 절연층(111) 위에 형성된 금속층(112)은 열, 압력에 의한 프레스 공정시 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
다음으로, 도 8과 같이 상기 제 1 절연층(111) 아래에 존재하는 캐리어(C)를 제거한다.
상기 캐리어(C)는 상기 양면 접합 필름의 사용 구간을 절개하여 내부 비 접합 부분을 통해 상기 캐리어의 분리가 이루어질 수 있도록 할 수 있다.
다음으로, 도 9와 같이 상기 캐리어(C)가 분리되면, 상기 전자 소자 칩이 매립된 제 1 절연층(111)을 뒤집어(Flip) 상기 전자 소자 칩의 칩 연결 단자가 상부를 향하게 한다.
이는, 추후 상기 제 1 절연층(111) 내에 매립된 전자 소자 칩과 전기적으로 연결되는 회로 패턴 및 도금 연결부를 용이하게 형성시키기 위함이다.
상기 제 1 절연층(111)을 뒤집은 이후에, 상기 전자 소자 칩의 칩 연결 단자를 외부로 노출시키는 단계로 이어질 수 있다.
구체적으로, 이 공정은 상기 제 1 절연층(111)의 일면에 형성된 금속층(103)을 하프 에칭(Half Etching)하여 제거하는 공정으로 수행될 수 있다. 이때, 상기 제 1 절연층(111)의 상면 및 하면에 형성된 금속층(101, 103)을 모두 하프 에칭하여 제거할 수 있다.
이후에, 보다 효율적으로 상기 칩 단자를 노출하기 위하여 상기 하프 에칭 단계 이후에 하프 에칭면을 드라이 에칭할 수도 있을 것이다.
다음으로, 도 10에 도시된 바와 같이 상기 제 1 절연층(111)의 양면에 도금 씨드층(112)을 형성한다.
상기 도금 씨드층(112)은 Ni, Cr, Au, Ag, Pb 및 Pd 중 선택되는 2개 이상의 금속의 합금으로 형성될 수 있다.
일 예로, 상기 도금 씨드층(112)은 Ni, Cr의 합금을 증착하여 형성할 수 있으며, 이에 따라 추후 증착되는 구리 도금층(114)과 1차 적층된 에폭시 층과의 접착력을 향상시킬 수 있다. 상기 도금 씨드층(112)은 0.05~0.1㎛를 만족하는 두께로 형성될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 제 1 절연층(111)의 양면에 형성된 도금 씨드층(112) 위에 구리 도금층(114)을 형성한다.
이때, 상기 구리 도금층(114) 형성 단계 이전에 상기 제 1 절연층(111)에 비아홀(113)을 형성한다.
상기 비아홀(113)은 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 비아홀(113)은 레이저 가공 등의 공정을 통해 홀 가공 후, 금속 물질을 충진하는 공정으로 상기 비아홀 내부를 충진할 수 있다. 상기 금속 물질은 Cu, Ag, Sn, Au, Ni, Pd 중 선택되는 어느 하나의 물질을 충진할 수 있으며, 상기 금속물질의 충진 방법은 구체적으로는 무전해 도금, 전해 도금, 스크린 인쇄(Screen printing), 스퍼터링(sputtering), 증발법(ecaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 비아홀(113)이 형성되면, 상기 도금 씨드층(112)을 씨드층으로 구리를 포함하는 합금을 전해도금하여, 상기 도금 씨드층(112) 위에 구리 도금층(114)을 형성한다.
다음으로, 도 12 및 13에서와 같이 상기 구리 도금층(114) 위에 드라이 필름(115)을 올린다.
상기 드라이 필름(115)이 형성되면, 상기 도금 씨드층(112)과 구리 도금층(114)을 식각하여, 상기 제 1 절연층(111) 상에 제 1 회로 패턴(116)을 형성한다. 보다 바람직하게, 상기 제 1 회로 패턴(116)은 도금 씨드층(112)과 구리 도금층(114)을 포함한다.
상기 제 1 회로 패턴(116)이 형성되면, 상기 제 1 회로 패턴(116) 위에 제 1 도금 연결부(117)를 형성시키기 위해 드라이 필름을 적층한다.
이때, 상기 드라이 필름은 상기 제 1 도금 연결부(117) 형성 위치에 대응되게 개구부가 형성되어 있다.
다음으로, 도 14와 같이, 상기 제 1 회로 패턴(116) 위에 제 1 도금 연결부(117)를 형성한다.
보다 구체적으로, 상기 제 1 절연층(111) 위에 드라이 필름을 적층한다. 그리고, 상기 적층된 드라이 필름을 선택적으로 노광 및 현상하여 상기 제 1 절연층(111) 위에 형성된 제 1 회로 패턴(116)의 표면이 노출되도록 상기 드라이 필름을 패턴화한다. 이후, 상기 패턴화된 드라이 필름에 의해 노출된 제 1 회로 패턴(116) 위에 전도성 금속을 도금하여 상기 제 1 도금 연결부(117)를 형성한다. 이때, 상기 제 1 도금 연결부(117)는 층간 회로 패턴의 연결을 위한 비아(via)이다.
다시 말해서, 일반적으로, 상기 비아는 상기 제 1 회로 패턴(116) 위에 절연층을 적층한 후, 비아홀을 형성하고, 상기 형성된 비아홀 내부를 금속 페이스트로 충진하여 형성된다.
그러나, 본 발명에 따른 실시 예에서는 드라이 필름을 적층한 후, 도금방식으로 상기 비아에 대응되는 제 1 도금 연결부(117)를 형성한다. 이로 인해, 보통 상기 비아가 형성되기 이전에 상기 제 1 회로 패턴(116)을 매립하는 절연층이 적층되지만, 본 발명에 따른 실시 예에서는 비아가 우선적으로 형성되고, 상기 비아가 형성된 이후에 상기 제 1 회로 패턴(116)을 매립하는 절연층이 적층된다.
상기 제 1 도금 연결부(117)가 형성된 이후에 상기 드라이 필름을 박리하기 전에 적정 높이의 제 1 도금 연결부(117)를 구현하기 위해 화학적 또는 기계적 연마를 하는 공정이 추가될 수 있다.
상기 제 1 도금 연결부(117)가 형성되면, 상기 제 1 도금 연결부(117)와 상기 제 1 회로 패턴(116)을 매립하는 제 2 절연층(118)을 적층한다.
상기 제 2 절연층(118)은 프레그 시트와 구리 박막층을 적층한 후, 열과 압력을 통해 프레스 작업을 하여 압착하고, 이후 동박 박막층을 에칭하여 제거하는 방식으로 구현할 수 있다.
이때, 상기 동막 박막층은 열, 압력에 의한 프레스 공정시 레진의 흐름과 퍼짐성을 용이하게 하는 역할을 한다. 물론, 이 경우에도 동박 박막층을 제거한 후, 상기 제 1 도금 연결부(117)의 높이를 일정하게 하기 위해 기계적 또는 화학적 연마를 실시할 수 있다.
다음으로, 도 15에 도시된 바와 같이 상기 제 1 절연층(118) 상에 도금 씨드층(119)과 구리 도금층(120)을 형성한다.
상기 도금 씨드층(119)은 상기 설명한 바와 같이 Ni, Cr, Au, Ag, Pb 및 Pd 중 선택되는 2개 이상의 금속의 합금으로 형성될 수 있다.
다음으로, 도 16 및 17에 도시된 바와 같이 상기 구리 도금층(120)에 드라이 필름(121)을 적층한다.
상기 드라이 필름(121)이 형성되면, 상기 설명한 바와 마찬가지로 상기 도금 씨드층(119)과 구리 도금층(120)을 식각하여, 상기 제 2 절연층(118) 상에 제 2 회로 패턴(122)을 형성한다. 보다 바람직하게, 상기 제 2 회로 패턴(122)은 도금 씨드층(119)과 구리 도금층(120)을 포함한다.
상기 제 2 회로 패턴(122)이 형성되면, 상기 제 2 회로 패턴(122) 위에 제 2 연결부(124)를 형성시키기 위해 드라이 필름을 적층한다.
다음으로, 도 18과 같이 상기 제 2 회로 패턴(122) 위에 도금 방식으로 상기제 2 제 2 회로 패턴과 전기적으로 연결되는 제 2 도금 연결부(124)를 형성한다.
보다 구체적으로, 드라이 필름을 이용하여, 노광 현상으로 상기 제 2 회로 패턴(122)의 표면을 노출하는 패턴을 구현한 후, 전해 도금을 이용하여 상기 드라이 필름의 패턴 내부에 금속물질을 채워 넣는 방식으로 상기 제 2 도금 연결부(124)를 형성한다. 이때, 상기 제 2 도금 연결부(124)는 층간 회로 패턴의 연결을 위한 비아(via)이다.
상기 제 2 도금 연결부(124)가 형성된 이후에 상기 드라이 필름을 박리하기 전에 적정 높이의 제 2 도금 연결부(124)를 구현하기 위해 화학적 또는 기계적 연마를 하는 공정이 추가될 수 있다.
상기 제 2 도금 연결부(124)가 형성되면, 상기 제 2 도금 연결부(124)와 상기 제 2 회로 패턴(122)을 매립하는 제 3 절연층(125)을 적층한다.
상기 제 3 절연층(125)은 프레그 시트와 구리 박막층을 적층한 후, 열과 압력을 통해 프레스 작업을 하여 압착하고, 이후 동박 박막층을 에칭하여 제거하는 방식으로 구현할 수 있다.
이때, 상기 동막 박막층은 열, 압력에 의한 프레스 공정시 레진의 흐름과 퍼짐성을 용이하게 하는 역할을 한다. 물론, 이 경우에도 동박 박막층을 제거한 후, 상기 제 2 도금 연결부(124)의 높이를 일정하게 하기 위해 기계적 또는 화학적 연마를 실시할 수 있다.
다음으로, 도 19에 도시된 바와 같이 상기 제 3 절연층(125) 상에 도금 씨드층(126)과 구리 도금층(127)을 형성한다.
상기 도금 씨드층(126)은 상기 설명한 바와 같이 Ni, Cr, Au, Ag, Pb 및 Pd 중 선택되는 2개 이상의 금속의 합금으로 형성될 수 있다.
다음으로, 도 20 및 21에 도시된 바와 같이 상기 구리 도금층(127)에 드라이 필름(128)을 적층한다.
상기 드라이 필름(128)이 형성되면, 상기 설명한 바와 마찬가지로 상기 도금 씨드층(126)과 구리 도금층(127)을 식각하여, 상기 제 3 절연층(125) 상에 제 3 회로 패턴(128)을 형성한다. 보다 바람직하게, 상기 제 3 회로 패턴(128)은 도금 씨드층(126)과 구리 도금층(127)을 포함한다.
마지막으로, 도 22에 도시된 바와 같이 상기 제 3 회로 패턴(128) 상에 표면 회로를 보호하는 보호층(130)을 형성한다.
여기서, 상기 보호층(130)은 SR(Solder Resist), 산화물, Au 중 하나 이상을 이용하여 하나 이상의 층으로 구성될 수도 있다.
이상에서와 같이, 본 발명에 따른 실시 예에 의하면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조 방법과 구조를 구현하여, 종래의 비아와 랜드 도는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전 페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결 가능하도록 하여, 극미세 피치의 입출력연결구조(I/O:Interconnection)를 구현하고, 인쇄회로기판 설계의 자유도를 극대화시킬 수 있다.
또한, 다층 기판의 적층에 있어, 범프를 형성하고 절연층을 적층하는 방식을 내층 및 최외각층의 형성까지 적용하여, 상/하층간 신호 저항이 적은 고 신뢰성의 인쇄회로기판을 제조할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
전자소자 칩: 107, 110
절연층: 111, 118, 125
회로패턴: 116, 122, 129
연결부: 117, 124

Claims (18)

  1. 칩 연결 단자를 구비하는 전자 소자;
    상기 전자 소자를 매립하여 수용하는 제 1 절연층;
    상기 제 1 절연층 위에 형성되며, 상기 제 1 절연층에 매립된 전자 소자의 칩 연결 단자와 전기적으로 연결되는 제 1 회로 패턴;
    상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층;
    상기 제 2 절연층 위에 형성되며, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴; 그리고
    상기 제 1 회로 패턴과 제 2 회로 패턴을 전기적으로 연결하는 도금 연결부를 포함하고,
    상기 전자 소자는,
    상기 칩 연결 단자가 형성된 면에 도포되는 접착 페이스트에 의해 상기 제 1 절연층 내에 매립되며,
    상기 접착 페이스트 및 칩 연결 단자는,
    상기 제 1 절연층의 동일한 면을 통해 노출되는 인쇄회로기판.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1 회로 패턴은 상기 제 1 절연층의 일면을 통해 노출된 칩 연결 단자와 직접 접촉하는 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제 1 회로 패턴 또는 제 2 회로 패턴은 도금 씨드층 및 구리 도금층으로 형성되는 인쇄회로기판.
  5. 제 4항에 있어서,
    상기 도금 씨드층은 Ni, Cr, Au, Ag, Pb 중에서 선택되는 적어도 하나의 물질로 형성되는 인쇄회로기판.
  6. 제 1항에 있어서,
    상기 연결부는 단면이 직사각형 또는 정사각형으로 형성되는 인쇄회로기판.
  7. 제 1항에 있어서,
    상기 전자 소자는 수동 소자 또는 능동 소자를 포함하는 인쇄회로기판.
  8. 금속층이 형성된 캐리어를 준비하는 단계;
    상기 준비된 캐리어의 금속층 위에 접착 페이스트를 도포하는 단계;
    상기 접착 페이스트 위에 칩 연결 단자가 형성된 면이 상기 접착 페이스트와 접촉하도록 전자 소자를 실장하는 단계;
    상기 캐리어 위에 상기 실장된 전자 소자를 매립하는 제 1 절연층을 형성하는 단계;
    상기 캐리어 및 금속층을 제거하여, 상기 제 1 절연층 내에 매립된 전자 소자의 칩 연결 단자를 노출시키는 단계;
    상기 제 1 절연층 위에 상기 노출된 전자 소자의 칩 연결 단자와 직접 접촉하는 제 1 회로 패턴을 형성하는 단계;
    상기 제 1 회로 패턴 위에 제 1 도금 연결부를 형성하는 단계;
    상기 제 1 회로 패턴과 제 1 도금 연결부를 매립하는 제 2 절연층을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  9. 삭제
  10. 삭제
  11. 제 8항에 있어서,
    상기 제 1 회로 패턴을 형성하는 단계는
    상기 제 1 절연층 위에 도금 씨드층을 형성하는 단계와,
    상기 도금 씨드층 위에 구리 도금층을 형성하는 단계와,
    상기 도금 씨드층 및 구리 도금층을 식각하여 제 1 회로 패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 도금 씨드층을 형성하는 단계는
    Ni, Cr, Au, Ag, Pb 중에서 선택되는 적어도 하나의 물질로 상기 제 1 절연층 위에 도금 씨드층을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  13. 제 8항에 있어서,
    상기 제 1 연결부를 형성하는 단계는
    드라이 필름을 적층하는 단계와,
    상기 드라이 필름 중 제 1 연결부가 형성될 부위의 드라이 필름을 노광 및 현상 공정을 통해 제거하여 상기 제 1 회로 패턴의 표면을 노출하는 단계와,
    상기 노출된 제 1 회로 패턴 위에 상기 제 1 회로 패턴과 전기적으로 연결되는 제 1 도금 연결부를 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 제 1 도금 연결부를 도금 처리 후, 기계적 또는 화학적 연마를 수행하고 상기 드라이 필름을 박리하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  15. 제 8항에 있어서,
    상기 제 1 도금 연결부에 의해 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴을 형성하는 단계;
    상기 제 2 회로 패턴 위에 제 2 도금 연결부를 형성하는 단계; 그리고
    상기 제 2 회로 패턴과 제 2 도금 연결부를 매립하는 제 3 절연층을 형성하는 내층 형성 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 내층 형성 단계는 복수 회 반복되는 인쇄회로기판의 제조 방법.
  17. 제 8항에 있어서,
    상기 제 1 도금 연결부를 형성하는 단계는
    단면이 직사각형 또는 정사각형 형상을 갖는 제 1 도금 연결부를 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  18. 제 8항에 있어서,
    상기 전자 소자는 수동 소자 또는 능동 소자인 인쇄회로기판의 제조 방법.
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