KR101283747B1 - 인쇄회로기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 인쇄회로기판은 외부에 칩 연결 단자를 구비한 전자 소자; 상기 전자 소자를 매립하여 수용하는 제 1 절연층; 상기 제 1 절연층 위에 형성된 제 2 절연층; 상기 제 2 절연층 위에 형성되며, 상기 전자 소자에 구비된 칩 연결 단자와 연결된 제 1 회로 패턴; 및 상기 제 2 절연층에 전도성 페이스트로 형성되며, 상기 전자 소자에 구비된 칩 연결단자와 상기 제 1 회로 패턴을 전기적으로 연결하는 연결부를 포함한다.

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다.
최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)를 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.
도 1은 종래 기술에 따른 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 종래 기술에 따른 인쇄회로기판은 절연층(1)과 외각의 금속층(2, 2') 및 회로패턴(3)이 구현된 내층 회로기판상에 전자 소자 칩(5)을 접속하기 위해서는 도시된 것처럼, 솔더볼 패드(6)에 솔더볼(7)을 형성하고, 인쇄회로기판의 회로패턴(3)의 일부와 간접적으로 연결하는 구조를 구현하게 된다. 이후, 이를 뒤집어 절연층(8)을 적층하고, 외각회로패턴을 구현(10)하거나 비아홀(11)을 가공하여 도금처리하여 회로를 완성하게 된다.
그러나 내장되는 부품과 PCB를 연결하기 위해 사용하는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad) 등이 존재하는 경우 부품 전극의 피치(Pitch) 감소에는 한계가 발생하게 된다. 실제로 대부분 부품 전극의 피치는 200um Pitch이며 이를 극대화한 경우라도 130um까지 구현하는데 그치고 있다. 따라서 양산화를 위해서는 능동소자의 경우, 인쇄회로기판과 칩의 접합을 매개하는 RDL (Redistributed layer)을 가지는 WLP (Wafer Level package) 형태의 구조가 필요하게 되며, 수동소자의 경우 신뢰성 있는 접속을 위해서는 전극 사이즈를 200um이상으로 구현할 수밖에 없게 된다.
본 발명에 따른 실시 예에서는 새로운 구조의 인쇄회로기판 및 그의 제조 방법을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 인쇄회로기판은 외부에 칩 연결 단자를 구비한 전자 소자; 상기 전자 소자를 매립하여 수용하는 제 1 절연층; 상기 제 1 절연층 위에 형성된 제 2 절연층; 상기 제 2 절연층 위에 형성되며, 상기 전자 소자에 구비된 칩 연결 단자와 연결된 제 1 회로 패턴; 및 상기 제 2 절연층에 전도성 페이스트로 형성되며, 상기 전자 소자에 구비된 칩 연결단자와 상기 제 1 회로 패턴을 전기적으로 연결하는 연결부를 포함한다.
또한, 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법은 칩 연결 단자를 구비하는 전자 소자가 매립된 제 1 절연층을 제공하는 단계; 상기 제 1 절연층 위에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층의 제 1면 및 상기 제 1면과 대향되는 제 2 면을 관통하는 비아홀을 형성하는 단계; 상기 형성된 비아홀 내부에 금속 페이스트를 인쇄하여 연결부를 형성하는 단계; 및 상기 연결부에 의해 상기 전자 소자에 구비된 칩 연결 단자와 전기적으로 연결되는 회로패턴을 상기 제 2 절연층 위에 형성하는 단계를 포함한다.
본 발명에 따른 실시 예에 의하면, 극미세 피치의 입출력 연결구조(I/O:Interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있어 인쇄회로기판의 설계의 자유도를 극대화할 수 있으며, 신뢰성 높은 인쇄회로기판을 제공할 수 있다.
도 1은 종래 기술에 따른 인쇄회로기판을 나타낸 단면도이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 3 내지 17은 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 2 내지 17은 본 발명의 실시 예에 따른 인쇄회로기판 및 이의 제조 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판의 단면도이다.
도 2를 참조하면, 인쇄회로기판(100)은 제 1 절연층(170), 상기 제 1 절연층(170) 내에 매립되어 있는 전자 소자(150, 160), 상기 제 1 절연층(170)의 적어도 일면에 형성된 제 1 회로 패턴(200), 상기 제 1 절연층(170)의 적어도 일면에 형성되며, 상기 제 1 회로 패턴(200)을 매립하는 제 2 절연층(210), 상기 제 2 절연층(210) 위에 형성된 제 2 회로 패턴(250), 상기 전자 소자(150, 160)와 상기 제 2 회로 패턴(250)을 전기적으로 연결하는 연결부(230), 상기 제 2 절연층(210)에 형성된 제 2 회로 패턴(250)의 표면을 보호하는 보호층(260) 및 상기 보호층(260)에 의해 노출된 상기 제 2 회로 패턴(250) 위에 형성되는 표면층(270)을 포함한다.
상기 제 1 및 2 절연층(170, 210)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우에는 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있다.
이때, 상기 제 1 및 2 절연층(170, 210)은 모두 동일한 재질로 형성될 수 있으나, 상기 인쇄회로기판(100)에 전달되는 스트레스를 최소화하기 위하여 서로 다른 탄성도를 가질 수 있다.
또한, 상기 제 1 및 2 절연층(170, 210)은 바람직하게 다수의 층으로 적층되는 구조를 가질 수 있다.
예를 들어, 상기 제 1 절연층(170)은 상기 전자 소자(150, 160)의 주변을 둘러싸는 구조의 적어도 1 이상의 절연 적층군과, 상기 절연 적층군의 상부를 덮은 상부 절연 적층군과, 상기 절연 적층군 및 상부 절연 적층군을 덮은 외층 절연 적층군으로 형성될 수 있다.
또한, 일 예로 상기 제 1 절연층(170)은 유리 섬유를 포함하는 함침 기판이고, 상기 제 2 절연층(210)은 수지만으로 형성되어 있는 절연시트일 수 있다.
상기 제 1 절연층(170)은 중심 절연층으로서, 상기 제 2 절연층(210)보다 두꺼울 수 있으며, 상기 제 1 절연층(170)의 두께는 상기 전자 소자(150, 160)의 두께보다 크다.
상기 제 1 절연층(170) 내에는 전자 소자(150, 160)가 매립되어 있다.
상기 전자 소자(150, 160)는 하부 면에 칩 연결 단자(152, 162)를 구비하고 있다.
구체적으로는, 상기 전자 소자(150,160)는 칩 연결 단자(152)가 소자의 측면을 둘러싸는 구조로 형성되는 수동 소자(150)와, 하부 면에 칩 연결 단자(162)가 형성되어 있는 능동 소자(160)를 포함할 수 있다.
이때, 상기 전자 소자(150, 160)는 별도의 패드 없이 접착 페이스트(140)에 의해 상기 제 1 절연층(170) 내에 매립된다. 이에 따라, 상기 전자 소자(150, 160)는 연결부(230)에 의해 상기 제 2 회로 패턴(250)은 직접 접촉하는 구조를 가지며 형성된다. 바람직하게, 상기 전자 소자(150, 160)에 구비된 칩 연결 단자(152, 162)는 상기 연결부(230)와 직접 접촉하여 상기 제 2 회로 패턴(250)과 전기적으로 연결된다. 상기 비아 홀은 상기 제 2 절연층(210)의 제 1 면 및 상기 제 1면에 대향되는 제 2 면을 관통하며 형성될 수 있다.
상기 연결부(230)는 레이저 공정에 의해 형성된 비아 홀에 금속 페이스트를 도포하여 형성된다.
상기 금속 페이스트는 구리, 알루미늄, 은 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 금속성 물질을 포함한다.
상기 제 1 절연층(170)의 적어도 일면에는 제 1 회로 패턴(200)이 형성된다. 이때, 상기 제 1 회로 패턴(200)은 구리를 포함하는 합금으로 형성될 수 있으며 상기 전자 소자(150, 160)의 실장된 면에 형성된 제 1 회로 패턴(200)은 상기 전자 소자(150, 160)가 형성된 영역을 제외한 나머지 영역에 선택적으로 형성될 수 있다. 또한, 상기 제 1 회로 패턴(200)은 상기 제 1 절연층(170) 내부에 매립되어 형성될 수 있다.
이때, 상기 제 1 회로 패턴(200)이 제 1 절연층(170) 내부에 매립되어 형성되는 경우, 상기 제 1 회로 패턴(200)의 상부면 높이는 상기 전자 소자(150, 160)의 칩 연결 단자(152)의 상부면 높이와 동일하게 형성될 수 있다. 다시 말해서, 상기 제 1 회로 패턴(200)의 상부면은 상기 칩 연결 단자(152)의 상부면과 동일 선상에 위치할 수 있다.
상기 제 2 절연층(210) 위에는 보호층(260)이 형성된다.
상기 보호층(260)은 드라이 필름이나 일반적인 솔더 레지스트로 형성할 수 있다.
이때, 상기 보호층(260)은 상기 제 2 회로 패턴(250) 중 노출되어야 하는 적어도 하나의 제 2 회로 패턴(250)의 표면을 노출하는 개구부를 가지며 형성될 수 있다.
상기 보호층(260)의 개구부에 의해 노출된 제 2 회로 패턴(250) 위에는 표면층(270)이 형성된다.
상기 표면층(270)은 상기 제 2 회로 패턴(250) 중 어느 하나 이상의 표면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리를 진행하여 형성될 수 있다.
이상에서는 회로 패턴(200, 250)이 2개의 층으로 형성되는 것으로 설명하였지만, 이와 달리 복수의 층으로 형성되어 있을 수 있다.
이하에서는, 도 3 내지 17을 참조하여, 도 2의 인쇄회로기판(100)의 제조 방법을 설명한다.
도 3 내지 17은 본 발명의 일 실시 예에 따른 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
먼저, 도 3을 참조하면 시드층(120)이 형성된 캐리어 보드(110) 상에 소정의 내층 회로패턴(140)을 형성하는 공정이 수행될 수 있다. 이 경우, 내층 회로패턴(130)은 드라이 필름 레지스트를 도포 후 이를 패터닝하고, 여기에 도금 등의 공정을 통해 회로패턴을 구현하는 공정으로 수행될 수 있다.
이때, 상기 캐리어 보드(110) 위에 형성된 일부 시드층(120)은 표면을 노출하며 상기 노출된 위치는 전자 소자(150, 160)의 실장을 위한 접착 페이스트의 형성 위치에 대응될 수 있다.
다음으로, 도 4를 참조하면 상기 내층 회로 패턴(130)의 미형성 영역, 다시 말해서, 상기 노출된 시드층(120)의 표면에 접착 페이스트(140)를 도포한다. 상기 접착 페이스트(140)는 비전도성 접착제로 이루어질 수 있다.
즉, 상기 접착 페이스트(140)는 상기 형성된 내층 회로 패턴(130)을 마스크로 하여, 상기 내층 회로 패턴(130)을 통해 노출된 상기 시드층(120) 위에 형성될 수 있다.
다음으로, 도 5를 참조하면 상기 도포된 접착 페이스트(140) 위에 전자 소자(150,160)를 실장한다.
이때, 상기 전자 소자(150,160)는 능동소자 또는 수동 소자를 포함하는 개념이며, 도시된 도면에는 하부 면에 칩 연결 단자(162)를 구비한 능동 소자(161)와, 칩 연결 단자(152)가 소자의 측면을 둘러싸는 구조로 형성되는 수동 소자(151)를 이례로 들어 설명하기로 한다. 실장 공정은 기본적으로 시드층(120) 상에 형성된 비전도성 접착 페이스트(140) 위에 전자 소자(150, 160)를 접착하는 방식으로 구현된다.
다음으로, 도 6을 참조하면 상기 실장된 전자 소자(150, 160)를 둘러싸도록 제 1 절연층(170)을 형성한다. 상기 형성되는 제 1 절연층(170) 위에는 금속층(180)이 형성될 수 있다.
상기 제 1 절연층(170)은 바람직하게 다수의 층으로 적층되는 구조로 형성될 수 있다. 구체적으로, 상기 제 1 절연층(170)은 상기 전자 소자(150, 160)의 주변부를 둘러싸는 구조의 적어도 1 이상의 제 1 절연군과, 상기 제 1 절연군의 상부를 덮는 다른 제 2 절연군을 어라인하고, 상부에 외층 절연군 및 금속층(180)을 적층하여 가열 가압함으로써 형성될 수 있다.
이때, 상기 제 1 절연군과 제 2 절연군은 반경화 상태(B-stage)로 적층하는 공정으로 구현할 수 있다.
또한, 하나의 층으로 형성하는 것도 가능하지만, 상술한 바와 같이 각각 여러 개의 층으로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수 있다.
이때, 상기 제 1 절연층(170) 위에 형성된 금속층(180)은 열, 압력에 의한 프레스 공정 시, 레진(resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
다음으로, 도 7을 참조하면 캐리어 보드(110)를 제거한다.
상기 캐리어 보드는 별도로 형성된 양면 접합 필름의 사용 구간을 절개하여 내부 비 접합 부분을 통해 분리될 수 있다.
다음으로, 도 8을 참조하면, 상기 제 1 절연층(170) 내에 매립된 전자 소자(150,160)에 구비되어 있는 칩 연결 단자(152, 162)를 외부로 노출시킨다.
구체적으로, 상기 노출 공정은 상기 제 1 절연층(170)의 일면에 형성된 시드층(120)을 하프 에칭(Half etching)하여 제거하는 공정으로 수행될 수 있다. 이때, 상기 제 1 절연층(170)의 제 1면에 형성된 시드층(120) 뿐만 아니라, 제 2면에 형성된 금속층(180)을 모드 하프 에칭하여 제거할 수 있다.
이후에, 상기 칩 연결 단자(152, 162)를 노출시키기 위하여 상기 하프 에칭 단계 이후에 하프 에칭면을 드라이 에칭할 수도 있을 것이다.
이때, 상기 하프 에칭 공정을 보다 효율적으로 실시하기 위하여, 상기 캐리어 보드(110)가 제거된 제 1 절연층(170)을 뒤집어(Flip) 상기 전자 소자(150, 160)에 구비되어 있는 칩 연결 단자(152, 162)가 상부를 향하게 한 후 하프 에칭을 진행할 수 있다.
다음으로, 도 9 및 10을 참조하면 상기 제 1 절연층(170) 위에 드라이 필름(190)을 형성하고, 상기 형성된 드라이 필름(190)을 이용하여 상기 제 1 절연층(170)의 내부에 매립된 내층 회로 패턴(130) 및 상기 제 1 절연층(170) 아래에 형성된 금속층(180)을 에칭하여 제 1 회로 패턴(200)을 형성한다.
상기 에칭에 의해 제 1 회로 패턴(200)이 형성되면, 상기 드라이 필름(190)을 제거한다.
다음으로, 도 11을 참조하면 상기 제 1 절연층(170)의 적어도 일면에 제 2 절연층(210)을 형성한다.
상기 제 2 절연층(210)은 프레그 시트와 구리 박막층을 적층한 후, 열과 압력을 통해 프레스 작업을 하여 압착하고, 이후 상기 구리 박막층을 에칭하여 제거하는 방법으로 형성될 수 있다.
상기 구리 박막층은 열, 압력에 의한 프레스 공정 시, 레진의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
다음으로, 도 12를 참조하면 상기 형성된 제 2 절연층(210)의 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 관통하는 비아홀(230)을 형성한다.
상기 비아홀(230)은 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통 시키기 위해 형성된다. 상기 비아홀(230)은 레이저 등의 공정을 통해 형성될 수 있다.
다음으로, 도 13을 참조하면 상기 형성된 비아홀(230) 내부에 금속 페이스트를 도포하여 연결부(230)를 형성한다.
상기 금속 페이스트는 Cu, Ag, Sn, Au, Ni, Pd, Al 중에서 선택되는 어느 하나의 금속 물질을 포함할 수 있으며, 상기 금속 페이스트를 스크린 인쇄(Screen printing), 스퍼터링(sputtering), 증발법(ecaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 상기 연결부(230)를 형성할 수 있다.
다음으로, 도 14를 참조하면 상기 연결부(230)가 형성된 제 2 절연층(210)에 도금층(240)을 형성한다.
상기 도금층(240)은 도금 시드층을 포함할 수 있다. 상기 도금 시드층은 Ni, Cr, Au, Ag, Pb 및 Pd 중 선택되는 2개 이상의 금속의 합금으로 형성될 수 있다.
일 예로, 상기 도금 시드층은 Ni, Cr의 합금을 증착하여 형성할 수 있으며, 이에 따라 추후 증착되는 도금층(240)과 1차 적층된 에폭시 층과의 접착력을 향상시킬 수 있다. 상기 도금 시드층은 0.05~0.1㎛를 만족하는 두께로 형성될 수 있다.
상기 도금 시드층이 형성되면, 상기 도금 씨드층 위에 구리 도금층을 형성한다. 이에 따라, 실질적으로 상기 도금층(240)은 도금 시드층과 구리 도금층을 포함할 수 있다.
다음으로, 도 15를 참조하면 상기 도금층(240)이 형성되면, 상기 도금층(240)을 이용하여 제 2 회로 패턴(250)을 형성한다.
상기 제 2 회로 패턴(250)은 상기 도금층(240) 위에 드라이 필름을 형성하고, 상기 드라이 필름을 이용하여 상기 도금층(240)을 선택적으로 에칭하여 형성될 수 있다.
다음으로, 도 16을 참조하면 상기 제 2 회로 패턴(250)이 형성된 제 2 절연층(210) 위에 보호층(260)을 형성한다.
상기 보호층(260)은 SR(Solder Resist) 산화물, Au 중 하나 이상을 이용하여 하나 이상의 층으로 구성될 수 있다.
이때, 상기 보호층(260)은 상기 제 2 절연층(210)의 전 영역에 걸쳐 형성될 수도 있지만, 노출되어야 하는 제 2 회로 패턴(250)의 상면을 노출하며 형성될 수 있다.
다음으로, 도 17을 참조하면 상기 보호층(260)에 의해 노출된 제 2 회로 패턴(260)의 상면에 표면층(270)을 형성한다.
상기 표면층(270)은 상기 제 2 회로 패턴(250)의 상면 중 상기 보호층(260)에 의해 노출된 제 2 회로 패턴(250)의 상면에 표면 처리를 수행함으로써 형성될 수 있다.
상기 표면층(270)은 상기 제 2 회로 패턴(250) 중 어느 하나 이상의 표면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금 처리를 진행하여 수행될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 인쇄회로기판
170, 210: 절연층
200, 250: 회로 패턴
230: 연결부
260: 보호층
270: 표면층

Claims (17)

  1. 외부에 칩 연결 단자를 구비한 전자 소자;
    상기 전자 소자를 매립하며, 제 1면을 통해 상기 전자 소자의 칩 연결 단자를 노출하는 제 1 절연층;
    상기 제 1 절연층 내에 매립되며, 상기 제 1 절연층의 제 1면을 통해 노출되는 제 1 회로 패턴;
    상기 제 1 절연층의 제 1면과 접촉하며, 상기 노출된 칩 연결 단자 및 제 1 회로 패턴을 덮는 제 2 절연층;
    상기 제 2 절연층 중 상기 제 1 절연층의 제 1면과 접촉하는 면의 반대 면에 형성되는 제 2 회로 패턴; 및
    상기 제 2 절연층 내에 형성되며, 상기 제 2 회로 패턴과 상기 제 1 절연층 내에 매립된 제 1 회로 패턴을 전기적으로 연결하는 연결부를 포함하고,
    상기 제 1 회로 패턴의 노출면은 상기 칩 연결 단자의 노출면 및 상기 제 1 절연층의 제 1면과 동일한 평면상에 놓이는 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 연결부는, 구리, 알루미늄 및 은 중 적어도 하나의 금속성 물질을 포함하는 금속 페이스트로 형성되는 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 전자 소자는 접착 페이스트에 의해 상기 제 1 절연층 내에 부착되며,
    상기 연결부는 상기 칩 연결 단자의 상부 면을 덮는 구조로 상기 칩 연결단자와 직접 접촉하는 인쇄회로기판.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하는 인쇄회로기판.
  7. 캐리어 보드 위에 내층 회로 패턴을 형성하는 단계;
    상기 형성된 내층 회로 패턴을 마스크로 하여 도포된 접착 페이스트 위에 칩 연결 단자가 구비된 전자 소자를 부착하는 단계;
    상기 캐리어 보드 위에 상기 내층 회로 패턴 및 전자 소자를 매립하는 제 1 절연층을 형성하는 단계;
    상기 캐리어 보드를 분리하여, 상기 제 1 절연층의 제 1면을 통해 상기 내층 회로 패턴 및 전자 소자의 칩 연결 단자를 외부로 노출시키는 단계;
    상기 노출된 내층 회로 패턴을 식각하여, 상기 제 1 절연층 내에 매립된 제 1 회로 패턴을 형성하는 단계;
    상기 제 1 절연층 위에 상기 노출된 내층 회로 패턴 및 칩 연결 단자를 덮는 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 내에 상기 칩 연결 단자를 노출하는 비아홀을 형성하고, 상기 형성된 비아홀 내부에 금속 페이스트를 인쇄하는 단계; 및
    상기 제 2 절연층 내에 형성된 금속 페이스트 위에 상기 칩 연결 단자와 전기적으로 연결되는 제 2 회로패턴을 형성하는 단계를 포함하며,
    상기 제 1 회로 패턴 및 칩 연결 단자의 노출 면은 상기 제 1 절연층의 제 1면과 동일한 평면상에 놓이는 인쇄회로기판의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 7항에 있어서,
    상기 인쇄된 금속 페이스트에 의해 형성되는 연결부는 상기 노출된 칩 연결 단자와 직접적으로 연결되는 인쇄회로기판의 제조 방법.
  12. 제 7항에 있어서,
    상기 금속 페이스트를 인쇄하는 단계는
    구리, 알루미늄 및 은 중 적어도 하나의 금속성 물질을 도포하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  13. 제 7항에 있어서,
    상기 캐리어 보드가 제거되면, 상기 제 1 절연층을 뒤집어 상기 노출된 제 1 회로 패턴 및 칩 연결 단자가 상부를 향하도록 하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  14. 삭제
  15. 제 7항에 있어서,
    상기 제 2 절연층을 형성하는 단계는
    상기 전자 소자의 주변부를 둘러싸는 구조의 적어도 1 이상의 제 1 절연 적층군과, 상기 제 1 절연 적층군의 상부를 덮는 제 2 절연 적층군을 어라인하는 단계와,
    상기 어라인된 제 1 및 2 절연 적층군 위에 외각 절연층을 적층하는 단계와,
    상기 제 1 및 2 절연 적층군과 외각 절연층을 가열 가압하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  16. 제 7항에 있어서,
    상기 제 2 절연층의 상면에 상기 제 2 회로 패턴의 상면을 노출하는 보호층을 형성하는 단계가 더 포함되는 인쇄회로기판의 제조 방법.
  17. 제 7항에 있어서,
    상기 전자 소자는 능동 소자 및 수동 소자 중 적어도 하나를 포함하는 인쇄회로기판의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080019282A (ko) * 2005-06-16 2008-03-03 임베라 일렉트로닉스 오와이 회로 보드 구조체 제조 방법 및 회로 보드 구조체
KR20080029908A (ko) * 2006-09-29 2008-04-03 티디케이가부시기가이샤 반도체 내장 기판 및 그 제조 방법
KR20090010963A (ko) * 2007-06-19 2009-01-30 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 기판의 제조 방법 및 부품 내장 기판
KR20110039882A (ko) * 2009-10-12 2011-04-20 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080019282A (ko) * 2005-06-16 2008-03-03 임베라 일렉트로닉스 오와이 회로 보드 구조체 제조 방법 및 회로 보드 구조체
KR20080029908A (ko) * 2006-09-29 2008-04-03 티디케이가부시기가이샤 반도체 내장 기판 및 그 제조 방법
KR20090010963A (ko) * 2007-06-19 2009-01-30 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 기판의 제조 방법 및 부품 내장 기판
KR20110039882A (ko) * 2009-10-12 2011-04-20 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법

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