KR20110039882A - 전자부품 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전자부품 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로서, 절연재의 일면에 구비된 절연층, 접속단자가 형성된 활성면이 상기 절연재에 대향하도록 상기 절연층에 매립된 전자부품, 상기 접속단자가 노출되도록 상기 절연재에 형성된 트렌치 및 상기 트렌치에 충전되어 매립된 접속패턴을 포함하는 구성이며, 매립된 접속패턴을 임프린트 공정을 통해 미세하게 형성하여 전자부품의 접속단자와 접속시킴으로써 별도의 재배선이 불필요하여 제조비용을 절약할 수 있는 효과가 있다.
내장, 전자부품, 매립, 접속단자, 접속패턴

Description

전자부품 내장형 인쇄회로기판 및 그 제조방법{A PRINTED CIRCUIT BOARD COMPRISING EMBEDED ELECTRONIC COMPONENT WITHIN AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 전자부품 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
반도체 패키지에서 프로파일 감소와 다양한 기능을 요구하는 경향의 시장에 있어 인쇄회로기판 구현에 있어 다양한 기술이 요구된다.
예를 들어, FCBGA(Flip Chip Ball Grid Array) 패키지의 제조에 있어서, IC 부품의 전기적 도전성 단자 또는 랜드는 리플로우 가능한 솔더 범프 또는 볼을 사용하여 기판의 표면 상에 다이 본드 영역의 대응 랜드에 직접 솔더링된다. 이때, 전자부품 또는 부품들은 기판 트레이스를 포함하는 전기적 도전성 경로의 계층을 통해 전자 시스템의 다른 소자에 기능적으로 접속되고, 기판 트레이스는 일반적으로 시스템의 IC 등의 전자부품 사이에서 전송되는 신호를 운반한다. FCBGA의 경우 기판 상단의 IC와 하단의 커패시터(Capacitor)가 각각 표면 실장될 수 있는데, 이 경우 기판의 두께 만큼 IC와 커패시터를 연결하는 회로의 경로(Path), 즉 연결 회로의 길이가 늘어나, 인피던스 값이 증가하여 전기적 성능에 좋지 않은 영향을 미친다. 또한, 하단 면의 일정 면적을 칩실장을 위해 사용할 수밖에 없기 때문에, 예를 들어, 하단의 모든 면에 볼 어레이를 원하는 사용자의 경우에는 요구를 만족시킬 수 없는 등, 설계자유도가 제한된다.
이에 대한 해결 방안으로서 부품을 기판 안에 삽입하여 회로의 경로를 줄이는 부품 내장 기술이 대두되고 있다. 내장형 PCB는 기존의 기판상에 패키지 형태로 실장되던 액티브/패시브(Active/passive) 전자부품을 유기기판 내에 내장함으로써, 여분 표면적 확보에 따른 다중 기능(Multi-functioning), 신호전달 라인(line)의 최소화에 따른 고주파 저손실/고효율 기술 대응 및 소형화의 기대를 만족시킬 수 있는, 일종의 차세대 3차원 패키지 기술을 형성할 수 있으며 새로운 형태의 고기능 패키징 트랜드를 이끌어 낼 수 있다.
도 1a 내지 도 1e는 종래의 전자부품 내장 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이며, 이를 참조하여 종래기술의 문제점을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 전자부품(1)이 배치될 수 있는 공동(2)이 형성된 절연재(3)와 절연재(3)의 일면에 부착된 테이프(4)를 포함한 기판 본체(10)를 준비하는 단계이다.
다음, 도 1b에 도시된 바와 같이, 전자부품(1)을 절연재(3)의 공동(2) 내에 배치하는 단계이다. 이때, 전자부품(1)은 진공흡착방식의 헤더(미도시됨)를 이용하 여 공동(2) 내에 배치되고, 테이프(4)에 의해 지지된다.
다음, 도 1c에 도시된 바와 같이, 공동(2)을 포함한 기판 본체(10)에 절연층(5)을 적층하는 단계이다. 절연층(5)을 전자부품(1)이 배치된 공동(2) 내에 적층함으로써 전자부품(1)은 절연층(5)에 매립된다.
다음, 도 1d에 도시된 바와 같이, 테이프(4)를 제거하는 단계이다. 본래 테이프(4)는 전자부품(1)이 절연층(5)에 의해 기판 본체(10)에 고정되기 전까지 전자부품(1)을 지지하는 수단이므로 절연층(5)이 적층된 후에 제거되는 것이다.
다음, 도 1e에 도시된 바와 같이, 테이프(4)가 부착되었던 절연재(3)의 일면에도 절연층(5)을 적층하여 전자부품(1)을 기판 본체(10)에 내장하고, 비아(6) 및 회로패턴(7)을 포함하는 회로층(8)을 형성하는 단계이다. 여기서, 비아(6)는 전자부품(1)의 접속단자(9)와 전기적으로 연결된다.
전술한 종래기술에 의하면 기판 본체(10)에 전자부품(1) 배치용 공동(2)을 가공하는 공정이 필요한데, 이 공정은 많은 시간과 비용이 소모되고 공동(2) 내부에 정밀하게 전자부품(1)을 배치하기 어려운 문제점이 있다. 또한, 전자부품(1)을 공동(2) 내부에 배치한 이후 공동(2)의 잔여 부분에 절연층(5)이 완전히 충전되지 않아 보이드(void)가 발생할 우려가 있다.
그리고, 접속단자(9)를 노출시키기 위해 레이저를 이용하여 절연층(5)에 비아홀을 가공하는 경우 많은 비용이 소모된다. 게다가, 비아홀 형성시 레이저에 의해 전자부품(1)이 관통되는 불량이 발생할 우려가 있다. 또한, 레이저로 비아홀을 가공하여 전자부품(1)의 접속단자(9)를 기판 본체(10)의 회로와 연결하므로 내장할 수 있는 전자부품(1)의 I/O 숫자와 피치(pitch)가 제한되는 문제점이 있다.
이외에도, 전자부품(1)의 접속단자(9)를 기판 본체(10)의 회로와 연결하기 위해서는 재배선이 필요하므로 설계자유도가 떨어지고 제조비용이 상승하는 문제점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 절연층에 전자부품 배치용 공동을 가공할 필요가 없어 제조공정을 간소화하고 제조비용을 절약할 수 있으며, 전자부품의 접속단자와 접속하는 매립된 접속패턴을 임프린트 공법을 이용하여 형성함으로써 별도의 재배선이 필요없는 전자부품 내장형 인쇄회로기판 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판은 절연재의 일면에 구비된 절연층, 접속단자가 형성된 활성면이 상기 절연재에 대향하도록 상기 절연층에 매립된 전자부품, 상기 접속단자가 노출되도록 상기 절연재에 형성된 트렌치 및 상기 트렌치에 충전되어 매립된 접속패턴을 포함하여 구성된다.
여기서, 상기 트렌치는 원통형 몰드를 회전하여 가공된 것을 특징으로 한다.
또한, 상기 절연재와 상기 전자부품의 사이에 형성된 접착층을 더 포함하는 것을 특징으로 한다.
또한, 상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제인 것을 특징으로 한다.
또한, 상기 절연재의 노출면 또는 상기 절연층의 노출면에 형성된 빌드업층을 더 포함하는 것을 특징으로 한다.
또한, 상기 전자부품의 활성면으로부터 상기 절연재의 노출면까지의 두께와 상기 활성면의 반대면으로부터 상기 절연층의 노출면까지의 두께는 동일한 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판의 제조방법은 (A) 절연재의 일면에 전자부품을 페이스 다운 방식으로 실장하는 단계, (B) 상기 전자부품을 매립하도록 상기 절연재의 일면에 절연층을 적층하는 단계, (C) 상기 전자부품의 접속단자가 노출되도록 상기 절연재에 트렌치를 가공하는 단계 및 (D) 상기 트렌치 내부에 도금공정을 통해서 상기 접속단자와 접속하는 접속패턴을 매립되게 형성하는 단계를 포함하여 구성된다.
여기서, 상기 (C) 단계에서, 상기 트렌치는 원통형 몰드를 회전하여 가공하는 것을 특징으로 한다.
또한, 상기 (A) 단계에서, 상기 전자부품을 상기 절연재의 일면에 형성한 접착층에 접착하여 실장하는 것을 특징으로 한다.
또한, 상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제인 것을 특징으로 한다.
또한, 상기 (D) 단계 이후에, 상기 절연재의 노출면 또는 상기 절연층의 노출면에 빌드업층을 형성하는 단계를 더 포함한 것을 특징으로 한다.
또한, 상기 (A) 단계 이전에, 상기 절연재의 일면이 노출되도록 상기 절연재를 캐리어에 적층하는 단계를 더 포함하고, 상기 (B) 단계 이후에, 캐리어를 제거 하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 전자부품의 활성면으로부터 상기 절연재의 노출면까지의 두께와 상기 활성면의 반대면으로부터 상기 절연층의 노출면까지의 두께가 동일하도록 상기 절연층을 상기 절연재에 적층하는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 매립된 접속패턴을 임프린트 공정을 통해 미세하게 형성하여 전자부품의 접속단자와 접속시킴으로써 별도의 재배선이 불필요하여 제조비용을 절약할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 절연층에 전자부품 배치용 공동을 가공할 필요가 없어 보이드가 생성될 우려가 없고, 제조공정을 단순화할 수 있고 제조비용을 절약할 수 있는 장점이 있다.
또한, 본 발명에 따르면, 임프린트 공정을 이용하므로 전자부품의 접속단자에 대응하도록 접속패턴을 미세하게 형성할 수 있고, 전자부품을 내장 후 빌드업층을 더 형성할 수 있어 I/O가 많은 제품의 대응이 가능한 효과가 있다.
또한, 본 발명에 따르면, 임프린트 공정 시 원통형 몰드를 사용하므로 종래의 평판형 몰드보다 스트립이 용이하여 트렌치의 품질이 좋고, 결국 트렌치에 충전된 접속패턴과 전자부품의 접속단자 사이의 접속 신뢰성이 뛰어난 장점이 있다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "노출면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
도 2 내지 도 3은 본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판의 단면도이다.
도 2 내지 도 3에 도시된 바와 같이, 본 실시예에 따른 전자부품 내장형 인쇄회로기판(1000)은 절연재(100)의 일면에 구비된 절연층(200), 접속단자(350)가 형성된 활성면이 절연재(100)에 대향하도록 절연층(200)에 매립된 전자부품(300), 접속단자(350)가 노출되도록 절연재(100)에 형성된 트렌치(150) 및 트렌치(150)에 충전되어 매립된 접속패턴(170)을 포함하는 구성이다(도 2 참조). 또한, 전자부품 내장형 인쇄회로기판(2000)은 절연재(100)의 노출면 또는 절연층(200)의 노출면에 형성된 빌드업층(600)을 더 포함할 수 있다(도 3 참조).
절연층(200)은 내부에 전자부품(300)을 매립시키는 수단으로써, 일면에는 절연재(100)가 구비된다. 이때, 절연층(200)과 절연재(100)는 패키지 공정에서 통상 사용되는 에폭시 계열의 수지를 이용하여 형성할 수 있다. 한편, 전자부품(300)을 매립시키는 과정에서 절연층(200)이 절연재(100)에 적층되는데(도 6 참조), 절연층(200)은 반경화상태로 절연재(100)에 적층할 수도 있지만, 전자부품(300)의 파손을 방지하기 위해서 액상코팅 방식을 절연층(200)을 적층하는 것 바람직하다. 그리고, 인쇄회로기판의 구조적 안정성을 위해서 전자부품(300)의 활성면으로부터 절연재(100)의 노출면까지의 두께(T)와 활성면의 반대면으로부터 절연층(200)의 노출면 까지의 두께(T)를 동일하도록 절연재(100)에 절연층(200)을 적층하는 것이 바람직하다. 여기서, 두께가 동일하다는 의미는 수학적으로 완전히 같다는 것을 의미하는 것이 아니라 제조공정에서 발생하는 가공오차 등에 의한 미미한 두께의 변화를 포함하는 의미로 사용된다. 또한, 본 실시예에 따른 절연층(200)에는 종래기술과 달리 전자부품(300)을 매립시키는 과정에서 절연층(200)에 전자부품(300) 배치용 공동을 형성하지 않으므로 제조공정을 단순화할 수 있고 제조비용을 절약할 수 있다.
전자부품(300)은 절연재(100)에 활성면이 대향하도록(페이스 다운 방식) 실장되고(도 5 참조), 그 후 절연층(200)이 적층되어(도 6 참조) 인쇄회로기판에 내장된다. 또한, 전자부품(300)이 실장될 때 전자부품(300)을 고정하기 위해서 절연재(100)과 전자부품(300) 사이에는 접착층(500)이 개재될 수 있다. 이때, 접착층(500)은 고상의 다이 어태치 필름 또는 액상의 접착제를 이용하는 것이 바람직하다. 여기서, 전자부품(300)은 인쇄회로기판과 전기적으로 연결되어 특정기능을 수행하는 부품으로 예를 들면 캐패시터 소자 또는 반도체 소자가 될 수 있다.
트렌치(150)는 전자부품(300)의 접속단자(350)가 노출되도록 절연재(100)에 형성되는데, 트렌치(150)는 당업계에서 공지된 공법이라면 특별히 한정하지 않고, 예를 들어 임프린트 공법(imprint process) 또는 레이저 공법(예를 들어, Nd-YAG(Neodymium-doped Yttrium Aluminum Garnet) 등을 통해서 가공할 수 있다. 다만, 임프린트 공법 중 평판형 몰드를 이용할 경우 절연재(100)에서 분리가 용이하 지 않다. 따라서, 분리가 용이한 원통형 몰드(400)를 회전시켜 트렌치(150)를 형성하는 것이 바람직하다.
또한, 임프린트 공법를 이용하면 다수의 트렌치(150)를 간단한 공정으로 형성할 수 있으므로 전자부품(300)이 2 개 이상 실장된 경우도 각각의 접속단자(350)에 대응하는 위치에 정확히 트렌치(150)를 형성할 수 있는 장점이 있다.
접속패턴(170)은 트렌치(150)에 충전되어 형성되고, 전자부품(300)의 접속단자(350)와 접속된다. 접속패턴(170)은 트렌치(150)에 무전해 도금공정과 전해 도금공정을 수행하여 형성할 수 있고, 바람직하게는, 전해 도금 후 절연재(100)의 상부에 돌출된 도금층을 제거하여 접속패턴(170)을 완전히 매립되게 한다. 매립된 접속패턴(170)을 이용하여 접속단자(350)와 접속하므로 별도의 재배선이 필요 없고, 접속 신뢰성이 높다.
또한, 절연재(100)의 노출면 또는 절연층(200)의 노출면에는 빌드업층(600)을 적층할 수 있다(도 3참조). 빌드업층(600)은 절연재(100)의 노출면 또는 절연층(200)의 노출면에 별도의 절연수지를 적층한 후 YAG 레이저 또는 CO2 레이저 드릴 등을 이용하여 비아홀을 형성하고, 이후 세미어디티브 공정(semi-additive process) 등을 수행하여 완성할 수 있다. 또한, 빌드업층(600)은 반드시 절연재(100)의 노출면과 절연층(200)의 노출면에 모두 형성되어야 하는 것은 아니고, 하나의 면에만 선택적으로 형성할 수 있다. 빌드업층(600)을 추가적으로 형성함으로써 I/O가 많은 제품에 대응할 수 있는 장점이 있다.
한편, 빌드업층(600)에는 최외각 회로층을 보호하기 위해서 솔더레지스트층(700)을 형성할 수 있다. 또한, 솔더레지스트층(700)에는 외부소자와 전기적 연결을 위해서 개구부를 형성할 수 있다.
도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이다. 이하, 전술한 내용과 중복되는 설명은 생략하고, 첨부된 도면을 참조하여 본 실시예를 설명하기로 한다.
우선, 도 4 내지 도 5에 도시된 바와 같이, 절연재(100)의 일면에 전자부품(300)을 페이스 다운 방식으로 실장하는 단계이다. 여기서, 진공흡착방식의 헤더(110)를 이용하여 전자부품(300)을 절연재(100)에 실장하는데(도 4 참조), 전자부품(300)을 절연재(100)에 안정적으로 실장할 수 있도록 절연재(100)의 일면에 접착층(500)을 도포하고, 그 위에 전자부품(300)을 접착시킨다(도 5 참조). 이때, 접착층(500)은 고상의 다이 어태치 필름 또는 액상의 접착제를 이용하는 것이 바람직하다. 한편, 본 단계 이전에 제조공정 중 절연재(100)가 휘는 것을 방지하기 위해서 전자부품(300)을 실장할 절연재(100)의 일면이 노출되도록 절연재(100)를 캐리어(130)에 적층하는 것이 바람직하다.
다음, 도 6에 도시된 바와 같이, 전자부품(300)을 매립하도록 절연재(100)의 일면에 절연층(200)을 적층하는 단계이다. 절연층(200)을 절연재(100)에 적층함으로써 전자부품(300)은 인쇄회로기판에 내장된다. 한편, 인쇄회로기판의 구조적 안정성을 확보하기 위해서 전자부품(300)의 활성면으로부터 절연재(100)의 노출면(최종적으로 캐리어(130)가 제거된 상태에서의 노출면)까지의 두께(T)와 활성면의 반대면으로부터 절연층(200)의 노출면까지의 두께(T)는 동일하도록 절연재(100)에 절연층(200)을 적층하는 것이 바람직하다. 여기서, 두께가 동일하다는 의미는 전술한 바와 같이 수학적으로 완전히 같다는 것을 의미하는 것이 아니라 제조공정에서 발생하는 가공오차 등에 의한 미미한 두께의 변화를 포함하는 의미로 사용된다.
다음, 도 7에 도시된 바와 같이, 캐리어(130)를 제거하는 단계이다. 전술한 단계에서 절연층(200)을 적층하여 휨을 방지할 수 있는 지지력을 확보하였으므로 캐리어(130)가 불필요하고, 다음 단계에서 절연재(100)에 트렌치(150)를 가공해야 하므로 본 단계에서 캐리어(130)를 제거해야한다. 다만, 본 단계는 전술한 단계에서 캐리어(130)를 채용한 경우에만 수행되는 선택적 단계이다.
다음, 도 8a 내지 도 8b에 도시된 바와 같이, 전자부품(300)의 접속단자(350)가 노출되도록 절연재(100)에 트렌치(150)를 가공하는 단계이다. 이때, 트렌치(150) 가공은 임프린트 공법(imprint process) 또는 레이저 공법(예를 들어, Nd-YAG(Neodymium-doped Yttrium Aluminum Garnet) 등을 통해서 가공할 수 있다. 다만, 임프린트 공법 중 평판형 몰드를 이용할 경우 절연재(100)에서 분리가 용이하지 않다. 따라서, 분리가 용이한 원통형 몰드(400)를 이용하여 트렌치(150)를 형성하는 것이 바람직하다. 원통형 몰드(400)를 회전시켜 다수의 접속단자(350)가 노출되도록 트렌치(150)를 가공한다(도 8a 내지 도 8b 참조).
다음, 도 9 내지 10에 도시된 바와 같이, 트렌치(150) 내부에 도금공정을 통해서 접속단자(350)와 접속하는 접속패턴(170)을 매립되게 형성하는 단계이다. 트렌치(150)는 무전해 도금층(155)을 형성후(도 9 참조) 전해 도금공정을 통해서 매립된 접속패턴(170)을 형성한다(도 10 참조). 바람직하게는, 전해 도금층이 형성되지 않은 무전해 도금층(155)을 에칭으로 제거하고, 절연재(100)의 상부로 돌출된 전해 도금층을 제거하여 접속패턴(170)을 완전히 매립시킨다. 매립된 접속패턴(170)을 이용하여 접속단자(350)와 접속하므로 별도의 재배선이 필요 없고, 접속 신뢰성이 높다. 한편, 접속패턴(170)을 형성할 때의 도금공정을 이용하여 절연층(200)의 노출면에 회로층(156) 동시에 형성하여 제조공정을 단순화할 수 있다.
다음, 도 11에 도시된 바와 같이, 절연재(100)의 노출면 또는 절연층(200)의 노출면에 빌드업층(600)을 형성하는 단계이다. 빌드업층(600)은 절연재(100)의 노출면 또는 절연층(200)의 노출면에 별도의 절연수지를 적층한 후 YAG 레이저 또는 CO2 레이저 드릴 등을 이용하여 비아홀을 형성하고, 이후 세미어디티브 공정(semi- additive process) 등을 수행하여 완성할 수 있다. 또한, 빌드업층(600)은 반드시 절연재(100)의 노출면과 절연층(200)의 노출면에 모두 형성되어야 하는 것은 아니고, 하나의 면에만 선택적으로 형성할 수 있다. 빌드업층(600)을 추가적으로 형성함으로써 I/O가 많은 제품에 대응할 수 있는 장점이 있다.
한편, 빌드업층(600)에는 최외각 회로층을 보호하기 위해서 솔더레지스트층(700)을 형성할 수 있다. 또한, 솔더레지스트층(700)에는 외부소자와 전기적 연결을 위해서 개구부를 형성할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 전자부품 내장형 인쇄회로기판 및 그 제조방법는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1a 내지 도 1e는 종래의 전자부품 내장 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면;
도 2 내지 도 3은 본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판의 단면도; 및
도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 전자부품 내장형 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 절연재 110: 헤더
130: 캐리어 150: 트렌치
155: 무전해 도금층 156: 회로층
170: 접속패턴 200: 절연층
300: 전자부품 350: 접속단자
400: 원통형 몰드 500: 접착층
600: 빌드업층 700: 솔더레지스트층
1000, 2000: 전자부품 내장형 인쇄회로기판

Claims (13)

  1. 절연재의 일면에 구비된 절연층;
    접속단자가 형성된 활성면이 상기 절연재에 대향하도록 상기 절연층에 매립된 전자부품;
    상기 접속단자가 노출되도록 상기 절연재에 형성된 트렌치; 및
    상기 트렌치에 충전되어 매립된 접속패턴;
    을 포함하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 트렌치는 원통형 몰드를 회전하여 가공된 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 절연재와 상기 전자부품의 사이에 형성된 접착층을 더 포함하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  4. 청구항 3에 있어서,
    상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제인 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 절연재의 노출면 또는 상기 절연층의 노출면에 형성된 빌드업층을 더 포함하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  6. 청구항 1에 있어서,
    상기 전자부품의 활성면으로부터 상기 절연재의 노출면까지의 두께와 상기 활성면의 반대면으로부터 상기 절연층의 노출면까지의 두께는 동일한 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
  7. (A) 절연재의 일면에 전자부품을 페이스 다운 방식으로 실장하는 단계;
    (B) 상기 전자부품을 매립하도록 상기 절연재의 일면에 절연층을 적층하는 단계;
    (C) 상기 전자부품의 접속단자가 노출되도록 상기 절연재에 트렌치를 가공하 는 단계; 및
    (D) 상기 트렌치 내부에 도금공정을 통해서 상기 접속단자와 접속하는 접속패턴을 매립되게 형성하는 단계;
    를 포함하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 (C) 단계에서,
    상기 트렌치는 원통형 몰드를 회전하여 가공하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  9. 청구항 7에 있어서,
    상기 (A) 단계에서,
    상기 전자부품을 상기 절연재의 일면에 형성한 접착층에 접착하여 실장하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  10. 청구항 9에 있어서,
    상기 접착층은 고상의 다이 어태치 필름 또는 액상의 접착제인 것을 특징으 로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  11. 청구항 7에 있어서,
    상기 (D) 단계 이후에,
    상기 절연재의 노출면 또는 상기 절연층의 노출면에 빌드업층을 형성하는 단계를 더 포함한 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  12. 청구항 7에 있어서,
    상기 (A) 단계 이전에,
    상기 절연재의 일면이 노출되도록 상기 절연재를 캐리어에 적층하는 단계를 더 포함하고,
    상기 (B) 단계 이후에,
    캐리어를 제거하는 단계를 더 포함하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
  13. 청구항 7에 있어서,
    상기 (B) 단계에서,
    상기 전자부품의 활성면으로부터 상기 절연재의 노출면까지의 두께와 상기 활성면의 반대면으로부터 상기 절연층의 노출면까지의 두께가 동일하도록 상기 절연층을 상기 절연재에 적층하는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013101849A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Embedded through-silicon-via
KR101283747B1 (ko) * 2011-05-30 2013-07-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438915B1 (ko) * 2012-11-02 2014-09-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9613933B2 (en) 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2822338B1 (fr) * 2001-03-14 2003-06-27 Sagem Procede pour connecter electriquement des plots de contact d'un composant microelectronique directement a des pistes de circuits imprimes, et plaque a circuits imprimes ainsi constituee
JP2004296562A (ja) 2003-03-26 2004-10-21 Sharp Corp 電子部品内蔵基板及びその製造方法
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
KR100688866B1 (ko) * 2005-04-07 2007-03-02 삼성전기주식회사 임프린트 장치, 시스템 및 방법
EP2280813B1 (en) * 2008-04-18 2017-06-07 Massachusetts Institute Of Technology Imprint patterning of irregular surface

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101283747B1 (ko) * 2011-05-30 2013-07-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
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