JP2004296562A - 電子部品内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】電子回路の信頼性を確保した上で、回路実装を高密度化し、しかも低コストで実現できる電子部品内蔵基板回路基板及びその製造方法を提供する。
【解決手段】絶縁樹脂部材(コア基板)1の電子部品実装面に粘着材2を介して電子部品3,4を仮止めし、封止用絶縁樹脂5によって封止する。コア基板1の非電子部品実装面から電子部品3の電極3a,3b方向に貫通孔6a,6bをレーザ加工により加工する。コア基板1の非電子部品実装面に銅メッキを施して回路パターン8を形成し、電子部品3の電極3a,3bと回路パターン8を貫通孔6a,6bを介して電気接続する。回路パターン8面の配線は、エッチング処理によって形成され、電子部品間及び回路間の配線が形成される。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、各種電子機器に適用される電子部品内蔵基板及びその製造方法に関し、さらに詳しくは、回路基板に電子部品を内蔵した多層構造の電子部品内蔵基板及びその製造方法に関する。
【0002】
【従来の技術】
近年、携帯電話機、デジタルビデオカメラ、デジタルカメラ、携帯情報端末、モバイルコンピュータ等の小型携帯機器に関して回路実装技術の高密度化が重要なテーマになっている。このような状況において、基板表面に電子部品をリフロー半田付けする表面実装技術、ICチップを直接基板上に実装するフリップチップ実装技術、ICパッケージの中に数個のICチップを積み重ねパッケージ化するスタックCSP(Chip Size Package)技術等の技術を使用し高密度化が図られているが、近年において、基板の中に電子部品を内蔵する技術についても盛んに開発が進められている。
【0003】
本発明は、この電子部品内蔵基板に関する技術であって、関連した公知技術として、特許文献1に開示された「電子部品内蔵型多層回路板およびその製法」、及び特許文献2に開示された「電子部品内蔵型多層配線板」等があるが、これらの技術においては半田付け、ワイヤボンディング、TAB(Tape Automated Bonding)方式等の方法で、予め基板配線とICチップとを接続することが提案されている。
【0004】
【特許文献1】
特開平9−46046号公報
【特許文献2】
特開2002−84070号公報
【0005】
【発明が解決しようとする課題】
従来技術において、基板表面に電子部品をリフロー半田付けする表面実装技術、ICチップを直接基板上に実装するフリップチップ実装技術、ICパッケージの中に数個のICチップを積み重ねパッケージ化するスタックCSP技術等は基板表面に電子部品を平面的に並べて配置するので、部品搭載面積をさらに小さくし、高密度実装するには限界がある。
【0006】
従来の電子部品内蔵基板において、電子部品と基板配線との電気的接続に半田付け、ワイヤボンディング等を使用した場合、部品実装に必要とする面積以外に基板配線と接続するための配線パッドや半田付けスペースが必要となる。また、接続個所が部品直下であるため、接続スペースが平面的に現れないフリップチップ実装においては、導電材、金バンプ、ACF(Anisotropic Conductive Film)等の接続及びチップ固定用の材料が必要になり、コスト高になる。
【0007】
また、フリップチップ実装は、導電材、金バンプ、ACF等で接続する場合、部品搭載マウンタ以外に加熱加圧工程、導電ペースト印刷工程、ACF貼り付け工程、金バンプ形成工程等の工程と設備が必要になる。
【0008】
特許文献1、特許文献2に開示された技術は、上述したように半田付け、ワイヤボンディング、TAB方式による電子部品との接続を行う方法であり、電子部品と回路(配線)パターンとを接続する電極パッドが必要であった。このため、電子部品実装面に回路パターンを設ける必要があった。また、電子部品を実装するための空隙(スペース)を設けなければならないので、実装上でのムダな空間となっていた。
【0009】
本発明は、以上のような従来技術の課題を解決するためのものであり、電子回路の信頼性を確保した上で、従来技術に比較し基板への回路実装を高密度とし、しかも安価に実現できる電子部品内蔵基板、及びその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
以上の課題を解決するために、本発明の第1の技術手段は、絶縁樹脂部材の一方の面に粘着性を持たせ電子部品を実装する工程と、前記絶縁樹脂部材の電子部品実装面を前記電子部品とともに封止用絶縁樹脂で封止する工程と、前記絶縁樹脂部材の他方の面から前記電子部品の電極方向に電気接続用の貫通孔を設ける工程と、前記絶縁樹脂部材の他方の面に回路パターンを形成する工程とからなることを特徴とする。
【0011】
本発明の第2の技術手段は、第1の技術手段の電子部品内蔵基板の製造方法において、前記回路パターンを形成する工程は、封止された前記電子部品の電極と前記回路パターンとを前記貫通孔を介して電気接続する工程を含むことを特徴とする。
【0012】
本発明の第3の技術手段は、絶縁樹脂部材の一方の面に粘着性を持たせ電子部品を実装する工程と、前記絶縁樹脂部材の電子部品実装面を前記電子部品とともに封止用絶縁樹脂で封止する工程と、前記絶縁樹脂部材の他方の面から前記電子部品の電極方向に電気接続用の第1の貫通孔を設ける工程と、前記絶縁樹脂部材の他方の面から前記封止用絶縁樹脂の表面に電気接続用の第2の貫通孔を設ける工程と、前記絶縁樹脂部材の他方の面に第1の回路パターンを形成する工程と、前記封止用絶縁樹脂の表面に第2の回路パターンを形成する工程とからなることを特徴とする。
【0013】
本発明の第4の技術手段は、第3の技術手段の電子部品内蔵基板の製造方法において、前記第1の回路パターンを形成する工程は、前記電子部品の電極と前記第1の回路パターンとを前記第1の貫通孔を介して電気接続する工程を含み、前記第2の回路パターンを形成する工程は、前記第1の回路パターンと前記第2の回路パターンとを前記第2の貫通孔を介して電気接続する工程を含むことを特徴とする。
【0014】
本発明の第5の技術手段は、第1〜4の技術手段の電子部品内蔵基板の製造方法において、前記回路パターン上に複数の回路基板を積層し多層化することを特徴とする。
【0015】
本発明の第6の技術手段は、第5の技術手段の電子部品内蔵基板の製造方法において、前記複数の回路基板は、電子部品内蔵基板を含むことを特徴とする。
【0016】
本発明の第7の技術手段は、第1または3の技術手段の電子部品内蔵基板の製造方法において、前記電気接続用の貫通孔を設ける工程、前記電気接続用の第1の貫通孔を設ける工程または前記電気接続用の第2の貫通孔を設ける工程において、前記貫通孔はレーザ加工により形成されることを特徴とする。
【0017】
本発明の第8の技術手段は、第1〜7の技術手段の電子部品内蔵基板の製造方法において、前記絶縁樹脂部材及び前記封止用絶縁樹脂は、少なくとも一方が透明または半透明の絶縁樹脂基材からなることを特徴とする。
【0018】
本発明の第9の技術手段は、第1〜8の技術手段の電子部品内蔵基板の製造方法において、前記回路パターンを形成する工程は、金属メッキを行う工程を含み、半田処理を伴なう工程を含まないことを特徴とする。
【0019】
本発明の第10の技術手段は、第1〜9の技術手段の電子部品内蔵基板の製造方法において、前記電子部品は電極パッドを有していないことを特徴とする。
【0020】
本発明の第11の技術手段は、第1〜10の技術手段の電子部品内蔵基板の製造方法によって製造された電子部品内蔵基板であることを特徴とする。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図1〜図4に示す実施例に基づいて説明する。
(実施例1)
図1は、本発明の実施例1による電子部品内蔵基板及びその製造方法を工程順に示す断面図で、図1(A)は電子部品内蔵基板の製造方法における電子部品実装工程を示し、図1(B)は電子部品実装面を電子部品とともに絶縁樹脂で封止する工程を示し、図1(C)は貫通孔を形成する工程を示し、図1(D)は回路パターンを形成する工程を示す。
【0022】
図1(A)の電子部品実装工程において、電子部品実装用絶縁樹脂部材(以下、コア基板という)1を用意するが、コア基板1としてはポリイミド系、エポキシ系、アクリル系樹脂材料、石英、ガラス等の材料が例示されるが、透明材料や半透明材料を用いて、透明あるいは半透明基板とすればさらに望ましい。
【0023】
コア基板1の電子部品実装面は、電子部品3,4を仮固定するために、粘着性のある粘着材2を塗布あるいは貼り付け加工される。粘着材2は、電気的に絶縁性を有し、さらに高熱を加えた際に、蒸発あるいは気体となる材料が望ましい。例えば、常温もしくは加熱により粘着性を示す粘着性絶縁物質を使用する場合、使用する高分子としては、粘着性を有するアニオン性、またはカチオン性の合成高分子樹脂を例示することができる。具体的には、アニオン性合成高分子樹脂として、アクリル樹脂、ポリエステル樹脂、マレイン化油樹脂、ポリブタエン樹脂、エポキシ樹脂等を単独で、あるいはこれらの樹脂の任意の組み合わせによる混合物として使用できる。また、前記高分子樹脂に粘着性を付与するためにロジン系、テルペン系、石油樹脂系等の粘着付与樹脂を必要に応じて添加することも可能である。
【0024】
次に、コア基板1に電子部品3,4が、予めCAD設計により決められた位置にマウントされる。ここで、電子部品3の電極は3a,3b、電子部品4の電極は4a、4bとして以降の工程を説明する。
図1(B)の工程は、コア基板1の電子部品3,4が実装された面を電子部品3,4とともに封止用絶縁樹脂5によって封止する。封止用絶縁樹脂5は、印刷(プリント)基板のプリプレス材を真空加熱プレスあるいは液体状の絶縁樹脂を加熱あるいは紫外線等により硬化させ形成する。
【0025】
図1(C)の工程は、コア基板1の電子部品3,4が実装されていない面(非電子部品実装面)から実装された電子部品3,4の電極3a,3b,4a、4b方向に貫通孔6a,6b,7a、7bを加工する。電極3a,3b,4a、4bの位置は電子部品3,4を実装する際に、予め決められた位置に配置されて、形状、電極位置等の情報が入力されている加工機にて加工する。本実施例ではレーザ加工により貫通孔6a,6b,7a,7bを作成する。レーザ加工によりコア基板1に貫通孔6a,6b,7a,7bが穿設され、電子部品の電極3a,3b,4a,4b付近ではかなりの高温となるので、粘着材2を気化することになる。コア基板1または封止用絶縁樹脂5は透明あるいは半透明であれば、目視により電子部品3,4の電極位置を確認して貫通孔6a,6b,7a,7bの加工を行うことができる。以上の点は、設計当初予期していない回路パターンや電極位置に貫通孔を設けなければならないといった事態に対して素早い対応を可能とする。
【0026】
図1(D)の工程は、コア基板1の非電子部品実装面に回路パターン8を形成する工程である。回路パターン8の形成方法として、電子部品3,4が実装されていない面に銅メッキ等の金属メッキを施すことにより、回路パターンを形成するとともに半田処理を伴なう行程を経ずに貫通孔6a,6b,7a,7bと電子部品3,4の電極3a,3b,4a,4bと回路パターン8を電気接続することができる。電子部品3,4の電極3a,3b,4a,4bと回路パターン8とが貫通孔6a,6b,7a,7bの内面に形成された銅メッキ等による金属皮膜を介して電気接続されるので、鉛を使用しない環境に対しクリーンな製造方法とすることができる。回路パターン8面の配線は、エッチング処理によって形成され、電子部品(電気部品も同様)間及び回路間の配線が形成される。
【0027】
(実施例2)
図2は、本発明の実施例2による電子部品内蔵基板及びその製造方法を工程順に示す断面図で、図2(A)は実施例1の図1(C)から引き続く図で、電子部品内蔵基板の封止用絶縁樹脂の表面を回路パターンとするための貫通孔作成工程を示し、図2(B)は回路パターン作成工程を示す。
図2(A)の工程では、実施例1における図1(C)の工程で作成された製品に対し、電子部品3,4を封止している封止用絶縁樹脂5及びコア基板1を貫通する第2の貫通孔9を設ける。実施例2の電子部品内蔵基板及びその製造方法においては、実施例1の電子部品内蔵基板の貫通孔6a,6b,7a,7bは第2の貫通孔9に対し、第1の貫通孔となっている。
【0028】
図2(B)の工程は、コア基板1の非電子部品実装面と封止用絶縁樹脂5の表面にそれぞれ回路パターン10,11を形成する工程である。回路パターン10,11の形成は、前記したと同様に銅メッキ処理をする方法が最も効率的に形成できるが、他の従来方法の組み合わせでもよい。図2(B)の工程により、電子部品3,4を内蔵し、両面に回路パターン10,11を有する両面基板が形成される。
回路パターン10,11を形成した後は、エッチング処理により電子部品間及び回路間の配線パターンを作成する。両面の配線パターンに電子部品の電極パッドを設けて、基板両面に電子部品を実装することも可能である。
【0029】
(実施例3)
図3は、本発明の実施例3による電子部品内蔵基板及びその製造方法を工程順に示す断面図で、図3(A)は実施例2で作成された電子部品内蔵基板を多層化するための貫通孔作成工程を示し、図3(B)は電子部品内蔵基板を多層化するための回路パターン作成工程を示す。
図3(A)の工程は、実施例2で説明した図2(B)の工程に引き続いて、両面基板の片面に絶縁樹脂12を、他方の面に絶縁樹脂13を塗布あるいは印刷等により形成する。仕上がった基板を多層化するため、予めCAD設計により多層基板となっている所定のレイアの層間接続データを読み出し、層間接続位置に図3(A)上では絶縁樹脂12の3個所に貫通孔14を設け、また絶縁樹脂13の4個所に貫通孔15を設ける。
【0030】
図3(A)の工程で形成した絶縁樹脂12、13の夫々の面に回路パターン16,17を前記した方法で形成する。図3(B)の工程により電子部品を内蔵した多層基板が完成する。
回路パターン16,17が形成された後は、エッチング処理により電子部品間及び回路間の配線パターンを形成する。両面の配線パターンに電子部品の電極パッドを設けて、電子部品内臓基板の両面に電子部品を実装することも可能である。
【0031】
(実施例4)
図4は、実施例4の電子部品内蔵型基板を示す断面図である。
実施例4の電子部品内蔵型基板は、実施例2における図2(A)で作成された製品と実施例3における図3(B)で作成された製品を組み合わせて複合形成した多層電子部品内蔵型多層基板である。この基板の製造工程は、図3(B)の工程で形成した電子部品内蔵の多層基板Sに、図2(A)の工程で形成した基板を上下反転した基板Fを積み重ねた後、図2(A)の工程におけるコア基板1の露出面に対し、図2(B)の工程における回路パターン10を形成し、エッチング処理により配線パターンを形成して仕上げている。
【0032】
以上の電子部品内蔵基板及びその製造方法において、基板表面の配線パターンにはレジスト処理を施してもよい。また、以上で説明した実施例は、本発明の電子部品内蔵基板及びその製造方法に関する基本形であり、各工程の順序を規定しているものではないので、必要に応じてその順序を変更し、さらに周知の行程を付加あるいは削除して変更することができる。
【0033】
【発明の効果】
以上の説明から明らかなように、本発明によれば、実施例1〜4に示したような工程で電子部品内蔵基板が製造できるので、電子部品を内蔵した層には不要な空隙を設けることなく電子部品を実装でき、また電子部品の電極パッドも不要とすることができ、高密度に電子部品を内蔵することが可能である。
【0034】
また、本発明によれば、金バンプ、ACF等の高価な材料を使用することなく、しかも最小限の工程で電子部品内蔵基板を作成することができる。
【0035】
また、本発明によれば、基板に内蔵された電子部品と回路パターンの配線を最短に抑えることができるので、高周波特性のよい電子部品内蔵基板を提供することができる。
【0036】
さらに、電子部品の電極と基板表面の回路パターンとを例えば銅メッキによって形成した金属皮膜を介して電気接続することによって、鉛を使用する工程をなくすことができ、環境破壊の要因が少ない電子部品内蔵基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施例1による電子部品内蔵基板及びその製造方法を工程順に示す断面図である。
【図2】本発明の実施例2による電子部品内蔵基板及びその製造方法を工程順に示す断面図である。
【図3】本発明の実施例3による電子部品内蔵基板及びその製造方法を工程順に示す断面図である。
【図4】本発明の実施例4による電子部品内蔵型基板を示す断面図である。
【符号の説明】
1…絶縁樹脂部材(コア基板)、2…粘着材、3,4…電子部品、3a,3b,4a,4b…電極、5…封止用絶縁樹脂、6a,6b,7a,7b…(第1の)貫通孔、8…回路パターン、9…第2の貫通孔、10,11…回路パターン、12,13…絶縁樹脂、14,15…貫通孔、16,17…回路パターン。

Claims (11)

  1. 絶縁樹脂部材の一方の面に粘着性を持たせ電子部品を実装する工程と、
    前記絶縁樹脂部材の電子部品実装面を前記電子部品とともに封止用絶縁樹脂で封止する工程と、
    前記絶縁樹脂部材の他方の面から前記電子部品の電極方向に電気接続用の貫通孔を設ける工程と、
    前記絶縁樹脂部材の他方の面に回路パターンを形成する工程と、
    からなることを特徴とする電子部品内蔵基板の製造方法。
  2. 前記回路パターンを形成する工程は、封止された前記電子部品の電極と前記回路パターンとを前記貫通孔を介して電気接続する工程を含むことを特徴とする請求項1記載の電子部品内蔵基板の製造方法。
  3. 絶縁樹脂部材の一方の面に粘着性を持たせ電子部品を実装する工程と、
    前記絶縁樹脂部材の電子部品実装面を前記電子部品とともに封止用絶縁樹脂で封止する工程と、
    前記絶縁樹脂部材の他方の面から前記電子部品の電極方向に電気接続用の第1の貫通孔を設ける工程と、
    前記絶縁樹脂部材の他方の面から前記封止用絶縁樹脂の表面に電気接続用の第2の貫通孔を設ける工程と、
    前記絶縁樹脂部材の他方の面に第1の回路パターンを形成する工程と、
    前記封止用絶縁樹脂の表面に第2の回路パターンを形成する工程と、
    からなることを特徴とする電子部品内蔵基板の製造方法。
  4. 前記第1の回路パターンを形成する工程は、前記電子部品の電極と前記第1の回路パターンとを前記第1の貫通孔を介して電気接続する工程を含み、
    前記第2の回路パターンを形成する工程は、前記第1の回路パターンと前記第2の回路パターンとを前記第2の貫通孔を介して電気接続する工程を含むことを特徴とする請求項3記載の電子部品内蔵基板の製造方法。
  5. 前記回路パターン上に複数の回路基板を積層し多層化することを特徴とする請求項1乃至4いずれかに記載の電子部品内蔵基板の製造方法。
  6. 前記複数の回路基板は、電子部品内蔵基板を含むことを特徴とする請求項5記載の電子部品内蔵基板の製造方法。
  7. 前記電気接続用の貫通孔を設ける工程、前記電気接続用の第1の貫通孔を設ける工程または前記電気接続用の第2の貫通孔を設ける工程において、前記貫通孔はレーザ加工により形成されることを特徴とする請求項1または3記載の電子部品内蔵基板の製造方法。
  8. 前記絶縁樹脂部材及び前記封止用絶縁樹脂は、少なくとも一方が透明または半透明の絶縁樹脂基材からなることを特徴とする請求項1乃至請求項7いずれかに記載の電子部品内蔵基板の製造方法。
  9. 前記回路パターンを形成する工程は、金属メッキを行う工程を含み、半田処理を伴なう工程を含まないことを特徴とする請求項1乃至8いずれかに記載の電子部品内蔵基板の製造方法。
  10. 前記電子部品は電極パッドを有していないことを特徴とする請求項1乃至9いずれかに記載の電子部品内蔵基板の製造方法。
  11. 請求項1乃至10いずれかに記載の電子部品内蔵基板の製造方法によって製造されたことを特徴とする電子部品内蔵基板。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156438A (ja) * 2004-11-25 2006-06-15 Matsushita Electric Works Ltd 電子部品搭載装置の製造方法及び電子部品搭載装置
KR100648971B1 (ko) * 2005-10-05 2006-11-27 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법
JP2007019268A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、この配線基板を内蔵した電子機器、およびこの配線基板の製造方法
JP2007019267A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、およびこの配線基板を備えた電子機器
KR100697980B1 (ko) * 2005-09-12 2007-03-23 삼성전기주식회사 전자부품을 내장하는 인쇄회로기판의 제조방법
KR100722624B1 (ko) * 2005-09-12 2007-05-28 삼성전기주식회사 칩 내장형 인쇄회로기판의 제조방법
WO2010067508A1 (ja) * 2008-12-12 2010-06-17 株式会社村田製作所 多層基板およびその製造方法
JP2010153767A (ja) * 2008-12-24 2010-07-08 Ibiden Co Ltd 配線板及びその製造方法
KR20110085969A (ko) 2008-10-21 2011-07-27 아지노모토 가부시키가이샤 열경화성 수지 조성물
KR101084910B1 (ko) 2009-10-12 2011-11-17 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2012507154A (ja) * 2008-10-30 2012-03-22 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 電子構成部品をプリント回路基板に組み込むための方法
KR101483411B1 (ko) 2009-05-20 2015-01-15 엘지이노텍 주식회사 부품 내장 인쇄회로 기판 및 그 제조 방법
US9192058B2 (en) 2014-01-08 2015-11-17 Fujitsu Limited Method for manufacturing component built-in substrate

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156438A (ja) * 2004-11-25 2006-06-15 Matsushita Electric Works Ltd 電子部品搭載装置の製造方法及び電子部品搭載装置
JP2007019268A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、この配線基板を内蔵した電子機器、およびこの配線基板の製造方法
JP2007019267A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、およびこの配線基板を備えた電子機器
KR100697980B1 (ko) * 2005-09-12 2007-03-23 삼성전기주식회사 전자부품을 내장하는 인쇄회로기판의 제조방법
KR100722624B1 (ko) * 2005-09-12 2007-05-28 삼성전기주식회사 칩 내장형 인쇄회로기판의 제조방법
KR100648971B1 (ko) * 2005-10-05 2006-11-27 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법
KR20110085969A (ko) 2008-10-21 2011-07-27 아지노모토 가부시키가이샤 열경화성 수지 조성물
JP2012507154A (ja) * 2008-10-30 2012-03-22 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 電子構成部品をプリント回路基板に組み込むための方法
US8914974B2 (en) 2008-10-30 2014-12-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for integrating an electronic component into a printed circuit board
WO2010067508A1 (ja) * 2008-12-12 2010-06-17 株式会社村田製作所 多層基板およびその製造方法
US8222539B2 (en) 2008-12-24 2012-07-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2010153767A (ja) * 2008-12-24 2010-07-08 Ibiden Co Ltd 配線板及びその製造方法
KR101483411B1 (ko) 2009-05-20 2015-01-15 엘지이노텍 주식회사 부품 내장 인쇄회로 기판 및 그 제조 방법
KR101084910B1 (ko) 2009-10-12 2011-11-17 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
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