JP4976840B2 - プリント配線板、プリント配線板の製造方法および電子機器 - Google Patents

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Description

本発明は、電子部品を内蔵したプリント配線板、プリント配線板の製造方法および電子機器に関する。
ポータブルコンピュータ、携帯端末等の小型電子機器に於いては、回路設計の自由度が高い高密度配線を可能にした基板並びに信頼性を考慮した基板への部品実装技術が必要とされる。
高密度配線を実現するプリント配線板として、回路部品の一部を埋め込んだ積層構造のプリント配線板が存在する。
従来、この種プリント配線板の回路設計においては、内装部品と外装部品との端子相互の回路接続を、各端子毎に固有の配線パターン、スルーホール等を介して行っていた。
特開２００６−５９８５２号公報
上記したように従来では、部品を内蔵した高密度配線板において、内装部品と外装部品との端子相互の回路接続に、各端子毎に固有の配線パターン、スルーホール等を必要とすることから、これらの配線が高密度回路設計の妨げになるとともに、配線の自由度を狭くする一要因となり、配線密度の制約をより厳しいものにしてしまうという問題があった。
本発明は上記実情に鑑みなされたもので、内蔵部品を有するプリント配線板に於いて、より回路の簡素化が図れるとともに、配線パターンの引き回しによる電圧降下、信号漏れ等に配慮した自由度の高い高密度回路配線を可能にした、プリント配線板、プリント配線板の製造方法および電子機器を提供することを目的とする。
本発明は、部品実装面を有する第１の基材と、前記部品実装面に実装された、貫通電極を有する内蔵部品と、前記内蔵部品の貫通電極に連通する穴部が設けられ、前記第１の基材に前記内蔵部品を覆う絶縁層を介して積層された第２の基材と、前記第２の基材に実装されて前記穴部を介し前記貫通電極に回路接続された外装部品と、前記内蔵部品の対向する両側面に露出された前記貫通電極に接合された放熱材とを具備したことを特徴とする。
また、本発明は、電子部品を内蔵するプリント配線板の製造方法であって、前記第１の基材に、貫通電極を有する内蔵部品を実装する第１の工程と、前記第１の基材に、前記内蔵部品および前記内蔵部品を覆う絶縁材を介して第２の基材を積層する第２の工程と、前記第２の基材に、前記内蔵部品の貫通電極に連通する穴部を穿設する第３の工程と、前記穴部を介し前記貫通電極に外装部品の電極を接合する第４の工程と、前記内蔵部品の対向する両側面に貫通電極の露出面を形成し、該貫通電極の露出面に放熱材を接合して放熱機構を構成する第５の工程とを具備したことを特徴とする。
また、本発明は、電子機器本体と、この電子機器本体に設けられた回路板とを具備した電子機器であって、前記回路板は、内蔵部品の部品実装面を有する第１の基材と、前記部品実装面に実装された、貫通電極を有する半導体チップと、前記貫通電極に連通する穴部が設けられ、前記第１の基材に前記半導体チップおよび前記半導体チップを覆う絶縁層を介して積層された第２の基材と、前記第２の基材に実装されて前記穴部を介し前記貫通電極に回路接続された電子部品と、前記半導体チップの対向する両側面に露出された貫通電極に接合された放熱材とを具備したプリント配線板により構成されていることを特徴とする。
本発明によれば、内蔵部品を有するプリント配線板に於いて、より回路の高密度化が図れるとともに、配線パターンの引き回しによる電圧降下、信号漏れ等に配慮した自由度の高い回路配線を可能にしたプリント配線板が提供できる。
以下図面を参照して本発明の実施形態を説明する。なお、以下に示す各実施形態のプリント配線板は各種層数の多層プリント配線板に適用可能であるが、ここでは説明を容易にするため両面に導電層を形成した２枚の基材を絶縁層を介し積層して４層配線を可能にしたプリント配線板を例に示している。
本発明の第１実施形態に係るプリント配線板の要部の構成を図４に示す。
図４に示すように、本発明の第１実施形態に係るプリント配線板１０は、部品実装面を有する第１の基材１１と、この第１の基材１１の部品実装面に実装された、貫通電極２１ａ，２１ｂを有する内蔵部品２０と、上記第１の基材１１に、上記内蔵部品２０を覆う絶縁層１３を介して積層された第２の基材１２と、この第２の基材１２に設けられ、上記内蔵部品２０の貫通電極２１ａに連通する穴部に形成されて上記内蔵部品２０の貫通電極２１ａに接合されたビアホール１６と、上記第２の基材１２に実装されて上記ビアホール１６を介し上記内蔵部品２０の貫通電極２１ａに直接回路接続された外装部品（表面実装部品）３０とを有して構成される。
内蔵部品２０は、一端が一方面に露出し、他端が他方面に露出した複数の貫通電極２１ａ，２１ｂを有する。この貫通電極２１ａ，２１ｂの各一端が第１の基材１１の内層側に設けられたパッド１１ｂ１，１１ｂ２に接合され、貫通電極２１ａの他端が第２の基材１２に設けられたビアホール１６に接合されている。
プリント配線板１０の第１の基材１１および第２の基材１２には、それぞれ表層および内層に、パターン設計に従うパッド、ランド等を含む配線パターンが形成されている。
ここでは、第１の基材１１の内層側に、上記内蔵部品２０の一方面に露出した貫通電極２１ａ，２１ｂに接合するパッド１１ｂ１，１１ｂ２が形成されている。
このパッド１１ｂ１，１１ｂ２に、内蔵部品２０の一方面に露出した貫通電極２１ａ，２１ｂがそれぞれはんだ（ｓ）により接合されて、内蔵部品２０が第１の基材１１のパッド１１ｂ１，１１ｂ２上に固定実装されている。このパッド１１ｂ１，１１ｂ２のうち、貫通電極２１ａに接合するパッド１１ｂ１は、他の配線パターンに回路接続されない、所謂オープンパッドである。なお、ここでは、第１の基材１１に上記パッド１１ｂ１をオープンパッドとして設けているが、実際の構成では、上記内蔵部品２０が第１の基材１１に設けられた複数のパッドに、はんだ接合して第１の基材１１の内層側に固定実装される構成であり、上記貫通電極２１ａに接合するパッド１１ｂ１を必ずしも必要としない。
さらにプリント配線板１０には、第１の基材１１および第２の基材１２を貫通するスルーホール１５が設けられている。第１の基材１１の表層側には、パターン設計に従う配線パターン１１ａ、および内層側のパッド１１ｂ２に接合するビアホール１７が設けられている。第２の基材１２の表層側および内層側にはそれぞれパターン設計に従う配線パターン１２ａ，１２ｂ１が設けられ、表層側には内層側の配線パターン１２ｂ１に接合するビアホール１８が設けられている。
このような内蔵部品２０の貫通電極２１ａ，２１ｂによる、内蔵部品２０の電極接合構造により、内蔵部品２０となるＩＣ（例えばメモリチップ）と、外装部品（表面実装部品）となるＩＣ（例えばＣＰＵチップ）との相互接続において、電極相互の接続をスルーホールを含む配線パターンの引き回しを必要とせず、ＣＰＵチップ−メモリチップのダイレクト回路接続を可能にしている。
この本発明の第１実施形態に係るプリント配線板１０の製造工程を図１乃至図４を参照して説明する。
図１に示す工程（工程１）では、第１の基材１１と第２の基材１２との間に内蔵部品２０を内装したプリント配線板１０を製造する。この工程１では、例えばリフロー処理により、第１の基材１１の部品実装面に設けられたパッド１１ｂ１，１１ｂ２に、内蔵部品２０の貫通電極２１ａ，２１ｂをはんだ（ｓ）により接合して、内蔵部品２０を第１の基材１１の内装側に固定実装し、さらに、この第１の基材１１に、内蔵部品２０を覆う絶縁層１３を介して第２の基材１２を積層することによって、第１の基材１１と第２の基材１２との間に内蔵部品２０を内装したプリント配線板１０を製造する。なお、第１の基材１１の部品実装面に設けられたパッド１１ｂ１は、上述したようにオープンパッドである。また、内蔵部品２０の第１の基材１１への接合手段は、はんだボール等によるはんだ接合手段に限らず、例えばＡｇバンプ、Ａｕバンプ、ＡＣＰ（anisotropic conductive paste）／ＡＣＦ（anisotropic conductive film）、ＮＣＰ（non-conductive paste）／ＮＣＦ（non-conductive film）等によるいずれの接合手段であってもよい。
図２に示す工程（工程２）では、第２の基材１２に、内蔵部品２０の貫通電極２１ａに連通する穴部ｈ２を穿設する。この工程２では、例えばレーザ加工（若しくはドリル加工）により、第２の基材１２の表層側から、内蔵する内蔵部品２０の貫通電極２１ａに向けて、内蔵部品２０の一方面に露出した貫通電極２１ａに連通する穴部ｈ２を穿設する。この穴部ｈ２の穿設は、他のスルーホール、ビアホール等の各穴部ｈ１，ｈ３，ｈ４の穿設工程において同時に穿設される。
図３に示す工程（工程３）では、上記各穴部ｈ１〜ｈ４に導体めっき（銅めっき）を施し、プリント配線板１０に、上記各穴部にスルーホール１５、およびビアホール１６，１７，１８を形成する。この工程３では、第２の基材１２に穿設した穴部ｈ２に、内蔵部品２０の一方面に露出した貫通電極２１ａに接合するビアホール１６が設けられる。さらに、第１の基材１１および第２の基材１２を貫通するスルーホール１５が設けられるとともに、第１の基材１１の表層側に、同基材１１の内層側に設けたパッド１１ｂ２に接合するビアホール１７が設けられ、第２の基材１２の表層側に、同基材１２の内層側に設けた配線パターン１２ｂ１に接合するビアホール１８が設けられる。上記ビアホール１７は、内蔵部品２０の貫通電極２１ｂをはんだ接合したパッド１１ｂ２に接合されている。さらに、この工程３では、各配線パターンに対して必要箇所にソルダーレジスタ加工が施される。
図４に示す工程（工程４）では、例えばリフロー処理により、上記ビアホール１６に外装部品３０の電極３１をはんだ接合して、外装部品３０を第２の基材１２上に実装する。これにより、外装部品３０の電極３１と内蔵部品２０の貫通電極２１ａとが直接、回路接続される。なお、上記外装部品（表面実装部品）３０は、例えばＢＧＡ（ball grid array）、ＬＧＡ（Land grid array）、ＱＦＰ（quad flat package）等、いずれのチップ構成であってもよい。
次に、図５および図６を参照して本発明の第２実施形態を説明する。この第２実施形態は、上記第１実施形態による内蔵部品２０の電極接合構造を用いて、内蔵部品２０に設けられた複数の貫通電極を、二分し（例えば配列順に交互に二分し）、二分した一方の貫通電極を第１の基材１１の内層側に設けたパッドに接合し、二分した他方の貫通電極を第２の基材１２に設けたビアホールに接合することによって、上記各パッドの配置を狭ピッチ配置から解放し、かつその電極接合面を拡げて、例えば多端子構造の内蔵半導体部品の実装を容易にしている。なお、図５および図６において、それぞれ（ａ）は、内蔵部品２０に設けられた貫通電極２１，２１，…と、第１の基材１１の内層側に設けられたパッドＰａ，Ｐｂ，…との配置関係を示す平面図、（ｂ）は同貫通電極２１，２１，…と、同パッドＰａ，Ｐｂ，…との一配列分の配置関係を示す側断面図である。
図５（ａ），（ｂ）は、内蔵部品２０に設けられた貫通電極２１，２１，…に対応して、第１の基材１１の内層側に、上記各貫通電極２１，２１，…に接合するパッドＰａ，Ｐｂ，…を設けた場合の上記各パッドＰａ，Ｐｂ，…と貫通電極２１，２１，…との配置関係を示している。この配置構成では、内蔵部品２０の一方面に露出した各貫通電極２１，２１，…がそれぞれ第１の基材１１の内層側に設けたパッドＰａ，Ｐｂ，…に、例えばはんだ（ｓ）により接合されることから、上記パッドＰａ，Ｐｂ，…のピッチは貫通電極２１，２１，…のピッチにより規制される。
これに対して、図６（ａ），（ｂ）に示すように、内蔵部品２０に設けられた貫通電極２１，２１，…を、例えば配列順に交互に二分し、二分した一方の貫通電極を第１の基材１１の内層側に設けたパッドに接合し、二分した他方の貫通電極を第２の基材１２にビアホールを介して設けたパッドに接合している。この図６に示す例では、上記図５（ａ）および（ｂ）に示すパッドＰａ，Ｐｂ，…，Ｐｅのうち、パッドＰａ，Ｐｃｂ，Ｐｅを、それぞれ接合面積を拡げて、第１の基材１１の内層側に設け、残るパッドＰｂ，Ｐｄを、それぞれ接合面積を拡げて、第２の基材１２にビアホールを介して設けている。この際、パッドＰａ，Ｐｃｂ，Ｐｅは、内蔵部品２０の一方面に露出した貫通電極２１，２１，…に接合され、パッドＰｂ，Ｐｄは内蔵部品２０の他方面に露出した貫通電極２１，２１に接合される。
このように、貫通電極２１，２１の両露出端（両接合面）を有効に活用し、貫通電極２１，２１に接合する接合面を選択的に振り分けて電極接合用パッドを分散配置することで、パッドの配置を、内蔵部品２０の貫通電極の配列ピッチにより規制された狭ピッチ配置から解放し、パッドのピッチ、および各パッドの接合面積をともに拡げることができる。これにより、特に多端子構造のＩＣを内蔵部品２０とした場合に、当該内蔵部品の実装を容易化し、かつ接合面積が拡がることから内蔵部品の接合強度を高めることができる。
次に、図７乃至図１２を参照して本発明の第３実施形態を説明する。この第３実施形態は、図１２に示すように、内蔵部品２０に放熱機構を設けた例を示している。ここでは、貫通電極を内層のアルミコア材等により構成される放熱材に接合することによって、放熱効果の高い内蔵部品２０の冷却手段を実現している。
この第３実施形態によるプリント配線板の製造工程を図７乃至図１２に示している。
図７に示す工程（工程１）では、例えばリフロー処理により、第１の基材１１の部品実装面に設けたパッド１１ｂ１，１１ｂ２に、内蔵部品５０の貫通電極５１ａ，５１ｂをはんだ（ｓ）により接合して、内蔵部品５０を第１の基材１１の内装側に固定実装する。この実施形態では、実装対象となる内蔵部品５０の対向する両側面に貫通電極の露出面５２ａ，５２ｂが形成されている。この貫通電極の露出面５２ａ，５２ｂは、例えばダイシング加工において形成可能である。内蔵部品（ＩＣ）５０の製造時において、ダイシングラインを貫通電極上にあわせ、ダイシング加工することにより、内蔵部品５０の対向する両側面に、貫通電極を露出させた、貫通電極の露出面５２ａ，５２ｂを形成することができる。
図８に示す工程（工程２）では、内蔵部品５０の対向する両側面に設けられた貫通電極の露出面５２ａ，５２ｂに、例えばアルミコア材を用いた放熱材４１，４２を接合し、放熱材４１，４２を第１の基材１１の内層面にマウントする。
図９に示す工程（工程３）では、第１の基材１１に、内蔵部品５０を覆う絶縁層１３を介して第２の基材１２を積層する。
図１０に示す工程（工程４）では、第２の基材１２に、内蔵部品５０の貫通電極５１ａに連通する穴部ｈ２を穿設する。この工程４では、例えばレーザ加工（若しくはドリル加工）により、第２の基材１２の表層側から、内蔵する内蔵部品５０の貫通電極５１ａに向けて、内蔵部品５０の一方面に露出した貫通電極５１ａに連通する穴部ｈ２を穿設する。この穴部ｈ２の穿設は、他のスルーホール、ビアホール等の各穴部ｈ１，ｈ３，ｈ４の穿設工程において同時に穿設される。
図１１示す工程（工程５）では、上記各穴部ｈ１〜ｈ４に導体めっき（銅めっき）を施し、プリント配線板１０に、上記各穴部にスルーホール１５、およびビアホール１６，１７，１８を形成する。この工程５では、第２の基材１２に穿設した穴部ｈ２に、内蔵部品５０の一方面に露出した貫通電極５１ａに接合するビアホール１６が設けられる。さらに、第１の基材１１および第２の基材１２を貫通するスルーホール１５が設けられるとともに、第１の基材１１の表層側に、同基材１１の内層側に設けたパッド１１ｂ２に接合するビアホール１７が設けられ、第２の基材１２の表層側に、同基材１２の内層側に設けた配線パターン１２ｂ１に接合するビアホール１８が設けられる。上記ビアホール１７は、内蔵部品５０の貫通電極５１ｂをはんだ接合したパッド１１ｂ２に接合されている。さらに、この工程３では、各配線パターンに対して必要箇所にソルダーレジスタ加工が施される。
図１２に示す工程（工程６）では、例えばリフロー処理により、上記ビアホール１６に外装部品３０の電極３１をはんだ接合して、外装部品３０を第２の基材１２上に実装する。これにより、外装部品３０の電極３１と内蔵部品５０の貫通電極５１ａとが直接、回路接続される。
このようにして、上記図１乃至図４に示した第１実施形態に係るプリント配線板１０において、内蔵部品２０に、放熱機構を設けることができる。
次に、図１３を参照して、本発明の第４実施形態を説明する。この第４実施形態は、貫通電極を有する複数の内蔵部品を、この内蔵部品の貫通電極を用い、スタックして、プリント配線板に内蔵した構成例を示している。この第４実施形態では、第１の内蔵部品２０Ａの一方面に露出する貫通電極２５を第１の基材１１の内層側に設けたパッドにはんだ接合して、第１の内蔵部品２０Ａを第１の基材１１に固定実装し、第１の内蔵部品２０Ａの他方面に露出する貫通電極２５に、第２の内蔵部品２０Ｂの一方面に露出する貫通電極２６をはんだ接合して、第１の内蔵部品２０Ａに第２の内蔵部品２０Ｂをスタックし、第２の内蔵部品２０Ｂの他方面に露出する貫通電極２６を第２の基材１２に設けたビアホール１６に接合している。なお、第１の内蔵部品２０Ａと第２の内蔵部品２０Ｂは、予めスタック加工しておいてもよい。
このように、プリント配線板の内層に、貫通電極を用いてスタックした複数の内蔵部品を設けることで、プリント配線板の機能回路をより高密度化することができる。
次に図１４を参照して本発明の第５実施形態を説明する。この第５実施形態は、上記第１実施形態により製造されたプリント配線板を用いて電子機器を構成している。図１４は上記第１実施形態に係るプリント配線板をポータブルコンピュータ等の小型電子機器に適用した例を示している。
図１４に於いて、ポータブルコンピュータ１の本体２には、表示部筐体３がヒンジ機構を介して回動自在に設けられている。本体２には、ポインティングデバイス４、キーボード５等の操作部が設けられている。表示部筐体３には例えばＬＣＤ等の表示デバイス６が設けられている。
また本体２には、上記ポインティングデバイス４、キーボード５等の操作部および表示デバイス６を制御する制御回路を組み込んだ回路板（マザーボード）８が設けられている。この回路板８は、上記図１に示した第１実施形態のプリント配線板を用いて実現される。
この回路板８に用いたプリント配線板は、内蔵部品の部品実装面を有する第１の基材１１と、上記部品実装面に実装された、貫通電極２１ａ，２１ｂを有する半導体チップ２０と、上記第１の基材１１に上記半導体チップ２０および上記半導体チップ２０を覆う絶縁層１３を介して積層された第２の基材１２と、上記第２の基材１２に設けられ、上記貫通電極２１ａに連通する穴部に設けられたビアホール１６と、上記第２の基材１２に実装されて上記ビアホール１６を介し上記貫通電極２１ａに直接回路接続された電子部品３０とを具備して構成される。
このプリント配線板を用いて回路板８を構成することにより、内蔵部品２０を構成するメモリチップと、外装部品（表面実装部品）３０を構成するＣＰＵチップとの相互接続を、スルーホールを含む配線パターンの引き回しを必要とせず、ダイレクト回路接続した、高密度回路を実装することができる。
本発明の第１実施形態に係るプリント配線板の製造工程を示す断面図。 上記第１実施形態に係るプリント配線板の製造工程を示す断面図。 上記第１実施形態に係るプリント配線板の製造工程を示す断面図。 上記第１実施形態に係るプリント配線板の最終製造工程を示す断面図。 本発明の第２実施形態に係るプリント配線板の電極接合例を説明するための電極配置を示す図。 本発明の第２実施形態に係るプリント配線板の電極接合例を説明するための電極配置を示す図。 本発明の第３実施形態に係るプリント配線板の製造工程を示す断面図。 上記第３実施形態に係るプリント配線板の製造工程を示す断面図。 上記第３実施形態に係るプリント配線板の製造工程を示す断面図。 上記第３実施形態に係るプリント配線板の製造工程を示す断面図。 上記第３実施形態に係るプリント配線板の製造工程を示す断面図。 上記第３実施形態に係るプリント配線板の製造工程を示す断面図。 本発明の第４実施形態に係るプリント配線板の要部の構成を示す断面図。 本発明の実施形態に係る電子機器の構成を示す斜視図。
符号の説明
１…ポータブルコンピュータ、２…本体、３…表示部筐体、４…ポインティングデバイス、５…キーボード、６…表示デバイス、８…回路板（マザーボード）、プリント配線板１０…、１１…第１の基材、１１ｂ１，１１ｂ２…パッド、１２…第２の基材、１３…絶縁層（樹脂材料）、１５…スルーホール、１６，１７，１８…ビアホール、２０，２０Ａ，２０Ｂ，５０…内蔵部品、２１，２１ａ，２１ｂ，２５，２６，５１ａ，５１ｂ…貫通電極、３０…外装部品（表面実装部品）、３１…電極、４１，４２…放熱材、ｓ…はんだ（はんだバンプ）。

Claims (10)

  1. 部品実装面を有する第１の基材と、
    前記部品実装面に実装された、貫通電極を有する内蔵部品と、
    前記内蔵部品の貫通電極に連通する穴部が設けられ、前記第１の基材に前記内蔵部品を覆う絶縁層を介して積層された第２の基材と、
    前記第２の基材に実装されて前記穴部を介し前記貫通電極に回路接続された外装部品と、
    前記内蔵部品の対向する両側面に露出された前記貫通電極に接合された放熱材と
    を具備したことを特徴とするプリント配線板。
  2. 前記内蔵部品は、複数の貫通電極を設けた半導体チップ部品であり、前記穴部が前記半導体チップ部品に設けられた特定の貫通電極に対して穿設されていることを特徴とする請求項１に記載のプリント配線板。
  3. 前記穴部に、前記貫通電極に接合したビアを設けたことを特徴とする請求項２に記載のプリント配線板。
  4. 前記ビアが前記貫通電極を介して前記第１の基材に設けられたパッドに直接回路接続されることを特徴とする請求項３に記載のプリント配線板。
  5. 前記パッドは、前記第１の基材に設けられた配線パターンに回路接続されないオープンパッドである請求項４に記載のプリント配線板。
  6. 前記貫通電極を複数の第１の貫通電極と複数の第２の貫通電極とに分け、前記第１の基材に、前記第１の貫通電極に接合した複数のパッドを有し、前記第２の基材に、前記第２の貫通電極に接合した複数のビアを有することを特徴とする請求項２に記載のプリント配線板。
  7. 前記貫通電極は所定の間隔を存して配列され、配列順に交互に第１の貫通電極と複数の第２の貫通電極とに分けられていることを特徴とする請求項６に記載のプリント配線板。
  8. 前記内蔵部品は、貫通電極相互を接合してスタックされた複数の半導体チップにより構成される請求項１に記載のプリント配線板。
  9. 電子部品を内蔵するプリント配線板の製造方法であって、
    前記第１の基材に、貫通電極を有する内蔵部品を実装する第１の工程と、
    前記第１の基材に、前記内蔵部品および前記内蔵部品を覆う絶縁材を介して第２の基材を積層する第２の工程と、
    前記第２の基材に、前記内蔵部品の貫通電極に連通する穴部を穿設する第３の工程と、
    前記穴部を介し前記貫通電極に外装部品の電極を接合する第４の工程と、
    前記内蔵部品の対向する両側面に貫通電極の露出面を形成し、該貫通電極の露出面に放熱材を接合して放熱機構を構成する第５の工程と
    を具備したことを特徴とするプリント配線板の製造方法。
  10. 電子機器本体と、この電子機器本体に設けられた回路板とを具備し、
    前記回路板は、
    内蔵部品の部品実装面を有する第１の基材と、
    前記部品実装面に実装された、貫通電極を有する半導体チップと、
    前記貫通電極に連通する穴部が設けられ、前記第１の基材に前記半導体チップおよび前記半導体チップを覆う絶縁層を介して積層された第２の基材と、
    前記第２の基材に実装されて前記穴部を介し前記貫通電極に回路接続された電子部品と、
    前記半導体チップの対向する両側面に露出された貫通電極に接合された放熱材と
    を具備したプリント配線板により構成されていることを特徴とする電子機器。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5423874B2 (ja) 2010-03-18 2014-02-19 日本電気株式会社 半導体素子内蔵基板およびその製造方法
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
JP2013038230A (ja) * 2011-08-08 2013-02-21 Fujikura Ltd 部品内蔵基板およびその製造方法
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9653370B2 (en) * 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
US9793218B2 (en) * 2013-05-14 2017-10-17 Meiko Electronics Co., Ltd. Method for manufacturing device embedded substrate, and device embedded substrate
CN107079582A (zh) * 2017-01-22 2017-08-18 乐健科技（珠海）有限公司 电路基板及其制造方法、电路板及其制造方法
EP3481161A1 (en) * 2017-11-02 2019-05-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with transistor components arranged side by side

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1234567A (en) * 1915-09-14 1917-07-24 Edward J Quigley Soft collar.
JPH04130789A (ja) 1990-09-21 1992-05-01 Seiko Epson Corp 電子部品の取付構造
JP4064570B2 (ja) * 1999-05-18 2008-03-19 日本特殊陶業株式会社 電子部品を搭載した配線基板及び電子部品を搭載した配線基板の製造方法
KR101084525B1 (ko) * 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US7176055B2 (en) 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP3739699B2 (ja) * 2001-12-20 2006-01-25 松下電器産業株式会社 電子部品実装済み部品の製造方法及び製造装置
JP2005109307A (ja) 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 回路部品内蔵基板およびその製造方法
JP4339739B2 (ja) * 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
JP4285362B2 (ja) * 2004-08-17 2009-06-24 パナソニック株式会社 電子部品の実装構造および電子部品の製造方法
JP4283753B2 (ja) * 2004-10-26 2009-06-24 パナソニックエレクトロニックデバイス山梨株式会社 電気部品内蔵多層プリント配線板及びその製造方法
JP2006270082A (ja) * 2005-02-25 2006-10-05 Kyocera Corp 配線基板及びそれを用いた電子装置
JP5089880B2 (ja) * 2005-11-30 2012-12-05 日本特殊陶業株式会社 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法

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