JP5581830B2 - 部品内蔵基板の製造方法及び部品内蔵基板 - Google Patents

部品内蔵基板の製造方法及び部品内蔵基板 Download PDF

Info

Publication number
JP5581830B2
JP5581830B2 JP2010133482A JP2010133482A JP5581830B2 JP 5581830 B2 JP5581830 B2 JP 5581830B2 JP 2010133482 A JP2010133482 A JP 2010133482A JP 2010133482 A JP2010133482 A JP 2010133482A JP 5581830 B2 JP5581830 B2 JP 5581830B2
Authority
JP
Japan
Prior art keywords
wiring
electronic component
component
post
plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010133482A
Other languages
English (en)
Other versions
JP2011258847A (ja
Inventor
元昭 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010133482A priority Critical patent/JP5581830B2/ja
Publication of JP2011258847A publication Critical patent/JP2011258847A/ja
Application granted granted Critical
Publication of JP5581830B2 publication Critical patent/JP5581830B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、電子部品を内蔵する部品内蔵基板及びその製造方法に関する。
電子デバイス分野においては、半導体チップや、半導体チップを含む電子部品を、バンプ等を介して回路基板に接続する形態のほか、複数の半導体チップ同士を、バンプ等を介して互いに接続する形態等が知られている。また、接続する部品同士の位置合わせのために、部品に貫通孔やマークを設け、それを利用して接続時の位置合わせを行う技術等も知られている。
ところで、半導体のベアチップに代表される電子部品のパッケージ技術のひとつとして、ＣＳＰ（Chip-Size Package）がある。近年では、従来のインターポーザを用いた形態のほか、ＷＬＰ（Wafer Level Package）技術を利用した部品内蔵基板等も知られている。尚、ＷＬＰは、ＷＬ−ＣＳＰ（Wafer Level CSP）、Ｗ−ＣＳＰ（Wafer CSP）と呼ばれることもある。
部品内蔵基板には、内蔵される電子部品の端子に通じる外部接続用端子を、電子部品配置エリアに対応するパッケージ表面に再配置する形態、つまりファンイン（Fan-in）型で再配置する形態がある。このほか、部品内蔵基板には、内蔵される電子部品の多端子化に伴い、電子部品配置エリアに対応するパッケージ表面よりも外側のパッケージ表面に外部接続用端子を再配置する形態、つまりファンアウト（Fan-out）型で再配置する形態も提案されている。
特開平８−１２５３９６号公報 特許第３９２０３９９号公報 特開２００９−３８３３５号公報
ファンアウト型の部品内蔵基板は、例えば、内蔵される電子部品の周囲が樹脂組成物等で被覆された、ウエハのような板状体の上に、再配線、外部接続用端子等を含む配線層を形成し、その後、個片化することで得ることができる。
しかし、その際、板状体の一方の面側のみに配線層を形成すると、その板状体に反りが発生し、得られる部品内蔵基板に不具合が生じる場合があった。一方、板状体の両面側に、互いに電気的に接続されるように、配線層を形成することも可能であるが、その場合、板状体の形態（用いられている材料の種類等）によっては、両配線層間の位置合わせを精度良く行えず、それらの電気的な接続が行えない場合があった。
本発明の一観点によれば、ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、を含む部品内蔵基板の製造方法が提供される。
また、本発明の一観点によれば、ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、を含む部品内蔵基板の製造方法が提供される。
開示の方法によれば、部品内蔵基板の両面側に配線層を形成し、部品内蔵基板の反りの発生を抑えることが可能になる。更に、部品内蔵基板の両面側に形成する配線層同士を、精度良く電気的に接続させることが可能になる。
部品内蔵基板の一例を示す図である。 電子部品の構成例を示す図（その１）である。 電子部品の構成例を示す図（その２）である。 部品内蔵基板の形成方法の一例を示す図（その１）である。 部品内蔵基板の形成方法の一例を示す図（その２）である。 配線層形成工程の説明図（その１）である。 配線層形成工程の説明図（その２）である。 部品内蔵基板の形成方法の別例を示す図（その１）である。 部品内蔵基板の形成方法の別例を示す図（その２）である。 部品内蔵基板を用いた電子装置の一例を示す図である。 電子装置の別例を示す図である。 部品内蔵基板の第１変形例を示す図である。 部品内蔵基板の第２変形例を示す図である。 第２変形例に係る部品内蔵基板の形成工程の一例を示す図である。
まず、形成する部品内蔵基板の構成例について説明する。
図１は部品内蔵基板の一例を示す図である。
図１に例示する部品内蔵基板１００は、電子部品１０を含んでいる。ここでは一例として、電子部品１０として、半導体素子（チップ）を用いた場合を示している。また、ここでは一例として、電子部品１０内に、その両主面（表裏面）を貫通するように形成されたポスト（ビア）１１を埋設している場合を示している。電子部品１０の表面には、電極パッド等の複数の端子１２が配設されている。
尚、ここでポストとは、電子部品に埋設される、貫通又は未貫通の穴を、金属を含む導電材料で充填したもの（ビア）を指し、結果として金属の柱、即ち、ポストを形成することになるので、ポストと表現する。
電子部品１０の側面は、被覆部材２０で被覆されており、電子部品１０と被覆部材２０は、板状に形成された板状体１０１になっている。被覆部材２０には、例えば、樹脂とフィラーを含む、モールド樹脂等の樹脂組成物を用いることができる。
電子部品１０と被覆部材２０を含む板状体１０１の両主面（表裏面）にはそれぞれ、第１，第２多層配線３０，４０が形成されている。第１多層配線３０は、電子部品１０の端子１２に電気的に接続された配線３１、異なる層の配線３１間等を電気的に接続するビア３２、並びに配線３１及びビア３２の周りに設けられた絶縁層３３を含んでいる。第２多層配線４０も同様に、配線４１、ビア４２、及び絶縁層４３を含んでいる。第１，第２多層配線３０，４０は、例えば、電子部品１０の外側の被覆部材２０を貫通するように形成されたビア５０を用いて配線３１，４１間を接続することにより、電気的に接続されている。
第１多層配線３０上には、その最上層の配線３１の一部３１ａを残して、ソルダレジスト等の絶縁材料を用いた保護層６０が形成されている。配線３１の一部３１ａには、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造等を有する表面電極（表面処理層）７０が形成されている。第２多層配線４０上にも同様に、その最上層の配線４１の一部４１ａを残して、ソルダレジスト等の保護層８０が形成され、配線４１の一部４１ａには、ＮｉとＡｕの積層構造等で表面電極９０が形成されている。
部品内蔵基板１００は、電子部品１０の配置エリアに対応するパッケージ表面よりも外側に延びる再配線を含み、電子部品１０の外側に設けたビア５０で第１，第２多層配線３０，４０が電気的に接続された、ファンアウト型の構造を有している。
部品内蔵基板１００は、例えば、複数の部品内蔵基板１００が連続してウエハのような板状の状態に一体形成されているものを、各部品内蔵基板１００間の位置で切断して個片化することによって、得ることができる。その場合、図１に示した部品内蔵基板１００の側面１００ａが、個片化時の切断面となる。
続いて、上記のような構成を有する部品内蔵基板１００の形成方法の一例について説明する。
部品内蔵基板１００の形成にあたり、ここでは、電子部品１０として、予めその表裏面を貫通するポスト１１が形成され、更に、表面に予め複数の端子１２が形成されているものを用いる。電子部品１０としてチップを用いる場合、チップは、例えば、端子１２を有する複数のチップをウエハ上にダイシングラインを介して形成した後、それをダイシングラインの位置で切断して個々のチップに個片化することによって、得ることができる。ポスト１１は、例えば、レーザ照射、エッチング、イオンミリング等の技術を利用した孔開け加工と、当該孔への所定材料の埋め込みを、ダイシング前又はダイシング後に行うことで、形成することができる。
ポストを有する電子部品（チップ）の構成例を図２及び図３に示す。尚、図２及び図３において、（Ａ）は表面側から見た電子部品（チップ）の模式図、（Ｂ）は裏面側から見た電子部品（チップ）の模式図である。
図２（Ａ）及び図３（Ａ）に示すように、電子部品（チップ）１０の表面には、その端部に複数の端子１２（電極パッド）が形成されている。電子部品１０には、例えば、図２に示すように、その４箇所の角部に、或いは、図３に示すように、その４箇所の角部のうち、対角位置にある２箇所の角部に、電子部品１０の表裏面を貫通するようにポスト１１が形成される。
尚、ポスト１１は、後述のように、部品内蔵基板１００の配線層形成過程で、位置合わせマークとして利用される。ポスト１１が、そのような位置合わせマークとして利用可能であれば、その配置は、この図２及び図３に示したような例に限定されるものではない。例えば、ポスト１１を、４箇所の角部のうちの３箇所に形成したり、隣り合う２箇所の角部に形成したりすることも可能である。また、電子部品１０の形態によっては、角部に限らず、任意の箇所に、ポスト１１を形成することも可能である。但し、形成する配線層について一定の位置合わせ精度を確保するためには、ポスト１１は、１つの電子部品１０内に複数設けることが好ましい。
位置合わせマークとして利用されるポスト１１は、その端面が電子部品１０の裏面から露出しているときに、その裏面内でポスト１１の端面を他の部分と識別可能な材料、例えば視覚的に或いは光学的に識別可能な材料を用いて、形成される。電子部品１０としてチップを用いる場合であれば、ポスト１１には、例えば、金属を含む導電材料を用いることができる。
このようなポスト１１を有する、例えば複数の電子部品１０を用いて、部品内蔵基板１００を形成していく。
図４及び図５は部品内蔵基板の形成方法の一例を示す図である。尚、図４（Ａ）は被覆部材形成工程の要部断面模式図、図４（Ｂ）は第１多層配線形成工程の要部断面模式図、図４（Ｃ）は被覆部材研削工程の要部断面模式図である。また、図５（Ａ）はビア形成工程の要部断面模式図、図５（Ｂ）は第２多層配線形成工程の要部断面模式図、図５（Ｃ）は保護層及び表面電極の形成工程の要部断面模式図である。
部品内蔵基板１００の形成においては、まず、ポスト１１及び端子１２を有する複数の電子部品１０を準備する。
そして、図４（Ａ）に示すように、それら複数の電子部品１０の、表面（端子１２配設面）を除く、裏面及び側面を被覆するように、樹脂組成物等の被覆部材２０を形成する。これにより、複数の電子部品１０とそれらの裏面及び側面を被覆する被覆部材２０を板状に形成した板状体１０１を得る。
尚、被覆部材２０の形成は、例えば、複数の電子部品１０を内部にセットした金型内に、流動性の樹脂組成物を導入し、その樹脂組成物の硬化後に金型を取り外す、モールド成型によって行うことができる。この場合、樹脂組成物には、例えば、樹脂と無機フィラーを含むモールド樹脂を用いることができる。無機フィラーには、例えば、酸化アルミニウム、酸化シリコン、水酸化アルミニウム、若しくは窒化アルミニウム、又はそれらのうちの２種以上を含む混合物を用いることができる。尚、被覆部材２０には、フィラーを含まない樹脂を用いることも可能である。
また、板状体１０１は、平面的には、複数の電子部品１０が縦横にそれぞれ複数並べられ、それらの裏面及び側面が被覆部材２０で被覆された構造とすることができる。
図４（Ａ）に示したような板状体１０１を形成した後は、図４（Ｂ）に示すように、その表面（電子部品１０の端子１２配設面側の主面）側に、端子１２に電気的に接続された配線３１及びビア３２を含む、第１多層配線３０を形成する。
ここで、第１多層配線３０に含まれる配線層の形成工程の一例について説明する。
図６及び図７は配線層形成工程の説明図である。尚、図６及び図７には、図４（Ｂ）のＸ部の拡大模式図を示している。図６（Ａ）は板状体の要部断面模式図、図６（Ｂ）は第１絶縁層形成工程の要部断面模式図、図６（Ｃ）はシード層形成工程の要部断面模式図、図６（Ｄ）はレジストパターニング工程の要部断面模式図である。また、図７（Ａ）は電気めっき工程の要部断面模式図、図７（Ｂ）はレジスト剥離工程の要部断面模式図、図７（Ｃ）はシード層エッチング工程の要部断面模式図、図７（Ｄ）は第２絶縁層形成工程の要部断面模式図である。
まず、図６（Ａ）に示すような被覆部材２０形成後の板状体１０１の表面に、図６（Ｂ）に示すように、端子１２の少なくとも一部が露出する開口部（ビアホール）２０１ａを有する第１絶縁層２０１（上記絶縁層３３の一部）を形成する。第１絶縁層２０１は、例えば、感光性エポキシ或いは感光性ポリイミド等の感光性樹脂を板状体１０１の上に塗布した後、開口部２０１ａが得られるように露光及び現像を行い、その後キュアを行い、更に必要に応じてプラズマ処理を行って、形成する。
次いで、図６（Ｃ）に示すように、第１絶縁層２０１上、及びその開口部２０１ａから露出する端子１２上に、シード層２０２を形成する。シード層２０２は、例えば、所定の金属層を、スパッタ法を用いて形成することにより、得ることができる。シード層２０２は、例えば、チタン（Ｔｉ）やクロム（Ｃｒ）等の金属層（密着層）と、銅（Ｃｕ）層との積層構造とすることができる。
次いで、図６（Ｄ）に示すように、上記配線３１を形成する領域に開口部２０３ａを有するレジスト２０３を形成する。ここでは、開口部２０３ａは、第１絶縁層２０１の開口部２０１ａと連通する。レジスト２０３は、フォトレジストの露光及び現像によってパターニングすることができる。
次いで、レジスト２０３から露出するシード層２０２を用い、配線金属、例えばＣｕの電気めっきを行い、上記ビア３２及び配線３１として機能する、図７（Ａ）に示すような導電部２０４を形成する。
次いで、図７（Ｂ）に示すように、レジスト２０３を剥離し、更に、図７（Ｃ）に示すように、剥離前のレジスト２０３で覆われていた部分のシード層２０２を除去する。シード層２０２の除去は、エッチングにより行うことができる。シード層２０２のエッチングには、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。尚、シード層２０２の除去後は、必要に応じ、導電部２０４に対し、密着性向上等の目的で表面処理を施すようにしてもよい。
以上の工程により、第１多層配線３０の、第１層目の配線層が形成される。第２層目の配線層を形成する際には、図７（Ｄ）に示すように、導電部２０４表面の、第２層目のビア３２を形成する領域に開口部（ビアホール）２０５ａを有する第２絶縁層２０５（上記絶縁層３３の一部）を形成する。以降は、図６（Ｃ），（Ｄ）及び図７（Ａ）〜（Ｃ）で述べたのと同様にして、第２層目のビア３２及び配線３１を含む、第２層目の配線層を形成すればよい。
この図６及び図７に示したような方法を用いることで、上記の図４（Ｂ）に示したような、配線３１、ビア３２及び絶縁層３３を含む、第１多層配線３０を得ることができる。尚、３層以上の配線層を含む第１多層配線３０も、このような２層の配線層を含む場合と同様にして形成することができ、それにより、所望の層数の第１多層配線３０を形成することができる。
このようにして板状体１０１の表面側に第１多層配線３０を形成した後は、その板状体１０１に対し、裏面（端子１２配設面側と反対側の主面）側から、研削を行う。この研削は、例えば、形成した第１多層配線３０側をテープ等で保護し、板状体１０１の被覆部材２０をバックグラインドと呼ばれる方法で研削することにより行う。このような研削を行うことにより、図４（Ｃ）に示すように、板状体１０１の裏面に、電子部品１０に設けたポスト１１の端面を露出させる。
次いで、図５（Ａ）に示すように、被覆部材２０を貫通し、更に第１多層配線３０内の配線３１に達するビア５０を形成する。
ビア５０を形成する際は、まず、板状体１０１の裏面内において、研削により端面を露出させたポスト１１の位置を基準にして、表面側の第１多層配線３０に含まれる、所定の配線３１に対応する位置を決定する。そして、その決定した位置に、被覆部材２０を貫通し、且つ、当該所定の配線３１に達するビアホール５１を形成する。このようにしてビアホール５１を形成した後は、形成したそのビアホール５１に導電材料等の所定の埋め込み材料を充填することにより、ビア５０を形成する。即ち、研削により端面を露出させたポスト１１を位置合わせマークとして用い、第１多層配線３０に通じるビア５０を形成する。
尚、ビアホール５１の形成は、例えば、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ等を用いたレーザ加工により行うことができる。
また、形成したビアホール５１への埋め込み材料の充填は、めっき層の充填、導電性ペーストの充填等により行うことができる。
ビアホール５１内にめっき層を充填する場合は、例えば、まず、ビアホール５１に、無電解めっき法又はスパッタ法によりシード層を形成し、その後、電気めっき法によりめっき層を形成して、ビアホール５１内にめっき層を充填する。その際は、例えば、ビアホール５１内面を含む、板状体１０１の裏面全体にシード層を形成し、ビアホール５１部分に開口部を有するレジストを形成したうえで、電気めっきを行い、ビアホール５１内に選択的に、めっき層を充填する。
また、ビアホール５１内に導電性ペーストを充填する場合は、例えば、金属粒子等の導電性粒子を含むペースト材料を、印刷法を用いてビアホール５１内に充填する。
尚、ビアホール５１への埋め込み材料の充填は、いずれの充填方法を用いる場合でも、得られるビア５０内にボイドが形成されないように行うことが好ましい。
図５（Ａ）に示したように、端面を露出させたポスト１１を位置合わせマークに用いてビア５０を形成することにより、ビア５０を精度良く第１多層配線３０の配線３１に接続させることが可能になる。
例えば、研削によってポスト１１の端面を露出させた板状体１０１の裏面では（図４（Ｃ））、電子部品１０及び被覆部材２０に用いられている材料の種類によっては、電子部品１０と被覆部材２０とが同色（例えば、いずれも黒色）になることがある。このような場合、図５（Ａ）に示したビアホール５１及びビア５０の形成段階において、板状体１０１の裏面の電子部品１０と被覆部材２０を、例えば視覚的又は光学的に識別することができないことが起こり得る。
更に、ビア５０の形成に先立ち、板状体１０１を形成する際には（図４（Ａ））、板状体１０１内での電子部品１０の位置が、当初の設定位置からずれてしまう場合がある。また、第１多層配線３０を形成する際（図４（Ｂ））等に、樹脂を含む被覆部材２０の膨張、収縮が起こり、板状体１０１内での電子部品１０の位置が、当初の設定位置からずれてしまう場合もあり得る。
このように電子部品１０が当初の設定位置からずれたとしても、第１多層配線３０については、板状体１０１表面の端子１２や形成済みの配線３１等を基準にして、電子部品１０のずれに応じた適切な位置に、配線３１及びビア３２を形成していくことができる。しかし、ビアホール５１及びビア５０の形成段階において、板状体１０１裏面の電子部品１０と被覆部材２０が識別不能で、しかも電子部品１０が当初の設定位置からずれてしまっていると、配線３１に接続されるようなビア５０を、精度良く形成できないことが起こり得る。即ち、板状体１０１内での電子部品１０の当初の設定位置に基づいてビア５０の形成位置を決め、そこにビア５０を形成したとしても、ビア５０が配線３１に接続されるような位置に形成されないことが起こり得る。
これに対し、上記のように電子部品１０内にポスト１１を埋設している場合には、第１多層配線３０の配線３１に接続されるビア５０を、精度良く形成することができる。即ち、ビアホール５１の形成時に、電子部品１０と被覆部材２０が識別不能で、電子部品１０が当初の設定位置からずれてしまっていたとしても、端面が露出するポスト１１の位置を基準にすることができる。ポスト１１の位置を基準にすることで、板状体１０１内における電子部品１０の位置を特定することができ、その電子部品１０に接続されるように形成した板状体１０１表面の配線３１の位置を特定することができる。ポスト１１の位置を基準にして、第１多層配線３０の配線３１に対応する位置に、精度良くビアホール５１の形成位置を決めることができ、その結果、配線３１に接続されるビア５０を、精度良く形成することができる。
上記のようにしてビア５０を形成した後は、図５（Ｂ）に示すように、板状体１０１の裏面側に、配線４１、ビア４２及び絶縁層４３を含む、第２多層配線４０を形成する。第２多層配線４０は、上記の図６及び図７に示した方法の例に従って、形成することができる。
例えば、まず、板状体１０１の裏面全体にシード層を形成した後、配線４１を形成する領域に開口部を有するレジストを形成し、電気めっきにより、第１層目の配線４１を形成する。或いは、ビア５０の形成時に板状体１０１の裏面全体に形成した上記シード層を、ビアホール５１の充填後も除去せずに残しておき、その上に、配線４１を形成する領域に開口部を有するレジストを形成し、電気めっきを行うようにしてもよい。この第１層目の配線４１は、先にポスト１１の位置を基準にして形成されたビア５０に接続されるように、形成される。即ち、ポスト１１の位置を基に、ビア５０が形成され、更にそのビア５０に接続される第１層目の配線４１が形成される。第１層目の配線４１の形成後は、用いたレジストを剥離し、剥離後に露出するシード層を除去する。
次いで、第２層目のビア４２を形成する領域に開口部を有する絶縁層（絶縁層４３の一部）を形成した後、シード層を形成し、更に第２層目の配線４１を形成する領域に開口部を有するレジストを形成する。そして、電気めっきにより、第２層目のビア４２及び配線４１を形成する。この第２層目のビア４２及び配線４１は、例えば、ポスト１１の位置を基準にして形成されたビア５０に接続されている、先に形成した第１層目の配線４１に接続されるように、形成される。第２層目のビア４２及び配線４１の形成後は、用いたレジストの剥離と、シード層の除去を行う。
これにより、上記の図５（Ｂ）に示したような第２多層配線４０を得る。３層以上の配線層を含む第２多層配線４０も、このような２層の配線層を含む場合と同様にして形成することができ、それにより、所望の層数の第２多層配線４０を形成することができる。
尚、第２多層配線４０に含まれる配線層の層数又は膜厚は、第１多層配線３０に含まれる配線層の層数又は膜厚と、同じ値、或いは同じ値に近付けることが、板状体１０１の反り低減の観点からは好ましい。板状体１０１に反りが発生すると、その厚み方向の寸法が増加し、得られる部品内蔵基板１００の薄型化が阻害される場合がある。また、反りが発生した板状体１０１を含む部品内蔵基板１００を、他の部品（チップ、回路基板等）と接続する場合に、接続不良が生じることがある。板状体１０１を挟んで形成される第１，第２多層配線３０，４０の、互いの配線層の層数又は膜厚を、同じ値、或いは同じ値に近付けるようにすることで、板状体１０１の反りの発生を抑え、反りに起因した上記のような不具合を効果的に抑制することが可能になる。
上記のようにして第２多層配線４０の形成まで行った後は、図５（Ｃ）に示すように、第１，第２多層配線３０，４０の各表面にそれぞれ、最上層の配線３１，４１の一部３１ａ，４１ａを残して、ソルダレジスト等の保護層６０，８０を形成する。そして、それらの配線３１，４１の一部３１ａ，４１ａにそれぞれ、例えばＮｉ及びＡｕを順に形成し、表面電極７０，９０を形成する。これにより、複数の部品内蔵基板１００が一体に形成された状態の、板状の構造体を得る。
保護層６０，８０及び表面電極７０，９０の形成後は、図５（Ｃ）に点線で示した位置で切断し、各電子部品１０とそれに電気的に接続された導電部（配線３１，４１、ビア３２，４２，５０、表面電極７０，９０）を含む、個々の部品内蔵基板１００に個片化する。これにより、図１に示したような構成を有する、個々の部品内蔵基板１００が形成される。
以上の説明では、図５（Ａ）に示したビア５０の形成工程に関し、研削によるポスト１１の露出後で、第２多層配線４０の形成前に、第１多層配線３０の配線３１に接続されるようにビア５０を形成する場合について述べた。このほか、ビア５０は、第２多層配線４０に形成する配線４１等の配置によっては、第２多層配線４０の形成途中の段階で、形成することも可能である。
この場合は、まず、露出するポスト１１の位置を基準にして、第２多層配線４０の第１層目の配線４１を形成する。次いで、所定の領域に開口部（第２層目の配線層のビアホール）を設けた絶縁層４３を形成する。そして、形成済みの配線４１の位置や、絶縁層４３に設けた開口部の位置を基準にして、ビア５０の形成位置を決定し、そこにレーザ加工で第１多層配線３０の配線３１まで達するビアホールを形成し、埋め込み材料の充填を行って、ビア５０を形成する。その後は、ビア５０の形成まで行ったその絶縁層４３に対し、第２層目のビア４２及び配線４１の形成を行っていくようにすればよい。このような方法を用いても、第１多層配線３０の配線３１に接続されるビア５０を精度良く形成することができる。
また、以上の説明では、図４及び図５に示したように、第１多層配線３０を形成した後に、第２多層配線４０を形成する場合について述べた。このほか、第１多層配線３０に含まれる配線層と、第２多層配線４０に含まれる配線層を、交互に形成していき、最終的に板状体１０１の表裏面にそれぞれ第１，第２多層配線３０，４０を完成させるようにすることもできる。
図８及び図９は部品内蔵基板の形成方法の別例を示す図である。尚、図８（Ａ）は第１多層配線の第１配線層形成工程の要部断面模式図、図８（Ｂ）は被覆部材研削工程の要部断面模式図、図８（Ｃ）はビア形成工程の要部断面模式図である。また、図９（Ａ）は第２多層配線の第１，第２配線層形成工程の要部断面模式図、図９（Ｂ）は第１多層配線の第２配線層形成工程の要部断面模式図である。
ここでは、まず、図８（Ａ）に示すように、複数の電子部品１０の裏面及び側面を被覆部材２０で被覆した板状体１０１の上に、配線３１、ビア３２及び絶縁層３３を含む、第１多層配線３０の第１層目の配線層３０ａを形成する。この第１層目の配線層３０ａは、上記の図６（Ａ）〜（Ｄ）及び図７（Ａ）〜（Ｃ）に示した方法で形成することができる。
次いで、図８（Ｂ）に示すように、板状体１０１に対し、その裏面側から研削を行い、電子部品１０のポスト１１の端面を露出させる。そして、露出させたポスト１１を位置合わせマークとして用い、図８（Ｃ）に示すように、被覆部材２０を貫通し、配線層３０ａ内の配線３１に達するビア５０を形成する。ビア５０は、図５（Ａ）について述べたのと同様にして、形成することができる。ビア５０の形成時にポスト１１を位置合わせマークに用いることで、配線３１に接続されるビア５０を精度良く形成することができる。
次いで、図９（Ａ）に示すように、配線４１及びビア４２を含む、第２多層配線４０の第１層目の配線層を形成し、続けて第２多層配線４０の第２層目の配線層を形成する。第２多層配線４０の第１層目及び第２層目の配線層は、ビア５０及びポスト１１の位置等を基に、図５（Ｂ）について述べたのと同様にして、形成することができる。
次いで、図９（Ｂ）に示すように、配線３１及びビア３２を含む、第１多層配線３０の第２層目の配線層を、先に形成した第１層目の配線層３０ａの上に、形成する。この第２層目の配線層は、上記の図７（Ｄ）、更に図６（Ｃ），（Ｄ）及び図７（Ａ）〜（Ｃ）に示した方法の例に従って、形成することができる。
以降は、上記の図５（Ｃ）で述べたのと同様に、保護層６０，８０及び表面電極７０，９０を形成し、個々の部品内蔵基板１００に個片化する。
このように、図８及び図９に示した別例の方法では、第１多層配線３０に含まれる配線層と、第２多層配線４０に含まれる配線層を、交互に形成していく。このようにすると、第１，第２多層配線３０，４０の形成過程で、板状体１０１の表裏面に形成される配線層の層数差又は膜厚差が小さくなるため、板状体１０１に発生する反りを効果的に抑制することが可能になる。板状体１０１に反りが発生してしまうと、配線層形成時の露光精度が低下して微細配線が形成できないことも起こり得る。しかし、この例のように、板状体１０１の表裏面の配線層を交互に形成していき、その反りの発生を抑制することで、露光精度を向上させることが可能になり、また、微細配線を形成することが可能になる。
尚、この図８及び図９の例では、第１，第２多層配線３０，４０をそれぞれ２層の配線層で構成する場合を例示したが、第１，第２多層配線３０，４０をそれぞれ３層以上の配線層で構成する場合も、上記同様にして形成することができる。
また、板状体１０１、及びそれを含む部品内蔵基板１００の反り低減の観点から、第１，第２多層配線３０，４０の、互いの配線層の層数又は膜厚は、同じ値、或いは同じ値に近付けることが好ましい。
また、ここでは、研削によるポスト１１の露出後で、第２多層配線４０の形成前に、ビア５０を形成するようにしたが（図８（Ｃ））、第２多層配線４０の配線４１等の配置によっては、第２多層配線４０の形成途中の段階でビア５０を形成することもできる。また、第１，第２多層配線３０，４０の配線３１，４１等の配置によっては、第２多層配線４０の形成後に（図９（Ａ））、第１多層配線３０の第１層目の配線層３０ａ側から、第２多層配線４０の所定の配線４１に接続されるビア５０を形成することも可能である。
以上説明したような部品内蔵基板１００の形成方法によれば、板状体１０１を挟んで第１，第２多層配線３０，４０を形成することで、板状体１０１の反りの発生を抑えることが可能になる。第１，第２多層配線３０，４０の配線層の層数、膜厚等を適切に調整することにより、板状体１０１の反りの発生を、より一層、抑えることが可能になる。板状体１０１の反りを抑えることにより、部品内蔵基板１００の薄型化を図ることが可能になる。更に、第１，第２多層配線３０，４０内に形成する配線の配置精度の向上、及び配線の微細化を図ることが可能になる。
また、以上説明したような部品内蔵基板１００の形成方法によれば、第１，第２多層配線３０，４０を形成する際、電子部品１０内に設けたポスト１１を位置合わせマークとして用いることで、第１，第２多層配線３０，４０を精度良く接続することが可能になる。
尚、以上の図４〜図９に示した方法では、電子部品１０の裏面及び側面を被覆部材２０で被覆した板状体１０１を形成した後、その表面側に第１多層配線３０又はその一部の配線層を形成し、それから裏面側の被覆部材２０を研削するようにした。このほか、板状体１０１を形成した後、まず、その裏面側の被覆部材２０を研削し、それから表面側に第１多層配線３０又はその一部の配線層を形成するようにしてもよい。この場合は、配線層を形成する際、研削により板状体１０１が薄くなる分、より反りが発生し易い構造となるが、電子部品１０の厚さ（研削後の板状体１０１の厚さ）によっては、板状体１０１の反りの発生を抑えて、配線層を形成することが可能である。また、板状体１０１を挟んで形成する配線層の層数や厚さを適切に調整することで、板状体１０１の反りの発生を抑えて、配線層を形成することが可能である。また、板状体１０１を形成した後、まず、その裏面側の被覆部材２０を研削できれば、両面の配線層を一層毎に同時に形成してもよい。
以上のようにして形成される部品内蔵基板１００には、チップ等の他の電子部品を実装することができ、また、部品内蔵基板１００は、マザーボード等の回路基板に実装することができる。
図１０は部品内蔵基板を用いた電子装置の一例を示す図である。また、比較のため、電子装置の別例を図１１に示す。
図１０に示す電子装置３００では、チップ（電子部品）１０を含む部品内蔵基板１００の上に、バンプ等（図示せず）を介して、別のチップ４００が実装されている。更に、その部品内蔵基板１００が、バンプ５００を介して、マザーボード６００の上に実装されている。
一方、図１１に示す電子装置３００ａでは、図１０と同じチップ４００をパッケージ基板７００に実装したデバイスが、バンプ５００を介して、マザーボード６００の上に実装されている。更に、この電子装置３００ａでは、上記部品内蔵基板１００に含まれるのと同じチップ１０をパッケージ基板８００に実装したデバイスが、バンプ５００を介して、同じマザーボード６００の上に実装されている。
このように、２つのチップ１０，４００をマザーボード６００の上に搭載する場合、図１０の電子装置３００のように部品内蔵基板１００を用いると、図１１の電子装置３００ａに比べ、チップ１０，４００の搭載に要する面積を小さく抑えることができる。そのため、電子装置３００の小型化を図ることが可能になる。或いは、チップ１０，４００の搭載に要する面積が小さく抑えられる分、マザーボード６００の上に、更に別の電子部品等を搭載することも可能になる。また、上記のように、部品内蔵基板１００は、その反りの発生を抑えて形成されるため、図１０に示した電子装置３００において、部品内蔵基板１００とチップ４００の間、及び部品内蔵基板１００とマザーボード６００の間の接続不良が効果的に抑制される。
以上、部品内蔵基板１００の一例に関して説明したが、以下に示すような部品内蔵基板を形成することも可能である。
図１２は部品内蔵基板の第１変形例を示す図である。
上記の例では、電子部品１０に設けたポスト１１を配線層形成時の位置合わせマークとして用いるようにしたが、この図１２に示す部品内蔵基板１００Ａでは、更にこのポスト１１によって第１，第２多層配線３０，４０間を電気的に接続する。
このような部品内蔵基板１００Ａについても、第１，第２多層配線３０，４０は、図４〜図９に示した方法の例に従って、形成することができる。また、その際は、上記同様、板状体１０１を形成した後、まず、その裏面側の被覆部材２０を研削し、それから表面側に第１多層配線３０又はその一部の配線層を形成するようにしてもよい。尚、この図１２に示すような部品内蔵基板１００Ａを形成する場合には、第１多層配線３０の形成時に、ポスト１１に電気的に接続された導電部（配線３１、ビア３２）が形成される。
また、図１２に示す部品内蔵基板１００Ａでは、ビア５０を形成し、そのビア５０によって第１，第２多層配線３０，４０を電気的に接続する場合を例示した。このほか、第１，第２多層配線３０，４０の配線構造によっては、このようなビア５０が不要になる場合がある。その場合には、ビア５０の形成工程を省略することが可能になる。
図１３は部品内蔵基板の第２変形例を示す図である。
上記の例では、表裏面を貫通するポスト１１を設けた電子部品１０を用いて部品内蔵基板１００を形成するようにした。これに対し、この図１３に示す部品内蔵基板１００Ｂは、表面にはポスト１１の端面が露出しておらず、裏面にのみポスト１１の端面が露出している電子部品１０Ｂを用いて、形成される。
このような部品内蔵基板１００Ｂの第１，第２多層配線３０，４０は、図４〜図９に示した方法の例に従って、形成することができる。また、その際は、上記同様、板状体１０１を形成した後、まず、その裏面側の被覆部材２０を研削し、それから表面側に第１多層配線３０又はその一部の配線層を形成するようにしてもよい。電子部品１０Ｂの裏面にポスト１１の端面が露出しているため、それを位置合わせマークとして第１，第２多層配線３０，４０を形成し、この図１３に示すような部品内蔵基板１００Ｂを得ることができる。
尚、このような部品内蔵基板１００Ｂは、初めから裏面にポスト１１の端面が露出している電子部品１０Ｂを用いて、形成することができる。また、次の図１４に示すように、初めはポスト１１が両端面共に露出していない電子部品１０Ｂａを用いて、形成することもできる。
図１４は第２変形例に係る部品内蔵基板の形成工程の一例を示す図である。
まず、図１４（Ａ）に示すように、初めはポスト１１が両端面共に露出していない電子部品１０Ｂａの、裏面及び側面を被覆部材２０で被覆する。その後、図１４（Ｂ）に示すように、被覆部材２０を研削し、更に、ポスト１１が露出するまで（図１４（Ａ）の点線の位置まで）、被覆部材２０と共に電子部品１０Ｂａを研削する。これにより、裏面にポスト１１の端面が露出する電子部品１０Ｂが形成される。ポスト１１端面を露出させた後の工程は、上記同様である。このような方法を用いて、図１３に示したような部品内蔵基板１００Ｂを形成することも可能である。
尚、図１４には第１多層配線３０を図示しないが、この図１４（Ａ），（Ｂ）に示す工程は、第１多層配線３０の形成後に行ってもよく、また、第１多層配線３０の形成前に行ってもよい。
この図１４に示したような方法を、表面にはポスト１１の端面が露出し、且つ、裏面にはポスト１１の端面が露出していないような電子部品１０について適用した場合には、最終的に、図１に示したような電子部品１０を含む部品内蔵基板１００が得られる。
尚、以上の説明では、電子部品としてチップを用いた場合を例にして述べたが、電子部品としては、チップのほか、様々な電子部品を適用することが可能である。例えば、電子部品１０には、ＭＥＭＳ（Micro Electro Mechanical Systems）素子、センサ素子、薄膜型の受動部品（抵抗、インダクタ、コンデンサ等）を適用することも可能である。
また、電子部品と被覆部材を含む板状体を形成する際、その中に含める複数の電子部品は、全て同じものとするほか、異なるものが含まれるような構成とすることも可能である。更に、板状体に少なくとも１つの電子部品が含まれる場合には、電子部品に埋設したポストを位置合わせマークとした上記のような手法を適用することが可能である。
以上、部品内蔵基板及びその形成方法について説明した。以下、上記の手法を用いた部品内蔵基板形成の具体的な実施例について述べる。
＜実施例１＞
縦６ｍｍ×横６ｍｍ、厚さ０．３ｍｍのシリコン（Ｓｉ）ベアチップ（電子部品）を１０個準備する。各ベアチップは、その表面に配設された端子、更に、表裏面を貫通する直径８０μｍの複数のポストを備える。このような１０個のベアチップを、端子面が露出するようにモールド樹脂（被覆部材）で埋め込み、直径１００ｍｍのモールドウエハ（板状体）を形成する。
次に、そのモールドウエハの表面（ベアチップの端子配設面）の側に、スピンコーティングで感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュアを順に行い、更に酸素プラズマ処理を行う。これにより、膜厚１０μｍで、ベアチップの端子を直径５０μｍ開口した絶縁層を形成する。続いて、スパッタ法により、膜厚０．２μｍのＣｒと、膜厚０．３μｍのＣｕを順に形成し、シード層を形成する。その後、配線を形成する領域に開口部を有するフォトレジストパターンを形成し、先に形成したシード層を用いて、Ｃｕの電気めっきを行う。電気めっき後、フォトレジストを剥離し、フォトレジストの下にあったシード層を、エッチング液を用いて除去する。これにより、モールドウエハの表面側に、第１層目の配線層を形成する。
更に、このような感光性エポキシワニスの塗布からシード層の除去までの工程を同様に繰り返し、先に形成した第１層目の配線層の上に、第２層目の配線層を形成する。このようにして、モールドウエハの表面側に、２層の配線層を含む、多層配線（第１多層配線）を形成する。
次に、そのモールドウエハの表面側に形成した多層配線を保護テープで保護し、裏面側のモールド樹脂を研削し、ベアチップのポストの端面を露出させる。この露出させたポストの端面を位置合わせマークとして、炭酸ガスレーザを用いて、モールド樹脂を貫通し、且つ、モールドウエハの表面側に形成した多層配線内の配線に接続する、直径１００μｍのビアホールを形成する。このビアホールを開口したモールドウエハの裏面に無電解Ｃｕめっきを施した後、ビアホール部分を開口したドライフィルムレジストパターンを形成し、無電解Ｃｕめっきをシード層にしてＣｕの電気めっきを行い、ビアホール内にＣｕのめっき層を充填する。ドライフィルムレジストの剥離後、ドライフィルムレジストの下にあったシード層を、エッチング液を用いて除去する。これにより、モールドウエハの表面側に形成した多層配線に接続されたビアを形成する。
このようにしてビアを形成した、モールドウエハの裏面側に、上記同様の感光性エポキシワニスの塗布からシード層の除去までの工程を２回繰り返し、ビアに電気的に接続された、２層の配線層を含む、多層配線（第２多層配線）を形成する。
その後、モールドウエハの表面側に設けた保護テープを剥離し、その表裏面の多層配線上に、一部の配線上を残して、ソルダレジスト（保護層）を形成し、残した配線上にＮｉとＡｕ（表面電極）を形成する。そして、ここまで形成した基板を、１つのベアチップとそれに電気的に接続されている導電部を含む個片に切断することで、部品内蔵基板を完成させる。
＜実施例２＞
縦５ｍｍ×横５ｍｍ、厚さ０．４ｍｍのＳｉのベアチップ（電子部品）を１５個準備する。各ベアチップは、その表面に配設された端子、更に、表裏面を貫通する直径１００μｍの複数のポストを備える。このような１５個のベアチップを、端子面が露出するようにモールド樹脂（被覆部材）で埋め込み、直径１００ｍｍのモールドウエハ（板状体）を形成する。
次に、そのモールドウエハの表面側に、スピンコーティングで感光性ポリイミドワニスを塗布し、プリベーク、露光、現像、キュアを順に行い、更に酸素プラズマ処理を行う。これにより、膜厚１０μｍで、ベアチップの端子を直径５０μｍ開口した絶縁層を形成する。続いて、スパッタ法により、膜厚０．２μｍのＴｉと、膜厚０．３μｍのＣｕを順に形成し、シード層を形成する。その後、配線を形成する領域に開口部を有するフォトレジストパターンを形成し、先に形成したシード層を用いて、Ｃｕの電気めっきを行う。電気めっき後、フォトレジストを剥離し、フォトレジストの下にあったシード層を、エッチング液を用いて除去する。これにより、モールドウエハの表面側に、第１層目の配線層を形成する。
次に、モールドウエハの表面側に形成した、この第１層目の配線層を保護テープで保護し、モールドウエハの裏面側のモールド樹脂を研削し、ベアチップのポストの端面を露出させる。この露出させたポストの端面を位置合わせマークとして、上記同様の感光性ポリイミドワニスの塗布からシード層の除去までの工程を２回繰り返し、モールドウエハの裏面側に、第１層目と第２層目の、２層の配線層を形成する。
次に、モールドウエハの表面側に設けた保護テープを剥離し、裏面側に形成した２層の配線層を保護テープで保護する。そして、感光性ポリイミドワニスの塗布からキュアまでの工程を実施し、モールドウエハの表面側に、ビアを形成する領域に開口部を有する、２層目の絶縁層を形成する。ここで、ＵＶ−ＹＡＧレーザと酸素プラズマ処理を用いて、絶縁層とモールド樹脂を貫通し、且つ、モールドウエハの裏面側に形成した配線に接続する、直径８０μｍのビアホールを形成する。次いで、ビアホールを開口したモールドウエハの表面に、スパッタ法により、膜厚０．２μｍのＴｉと、膜厚０．３μｍのＣｕを順に形成し、シード層を形成する。そして、ビアホール部分を開口したドライフィルムレジストパターンを形成し、シード層を用いて、ビアホール内にＣｕのめっき層を充填する。ドライフィルムレジストの剥離後、ビアホール充填に用いたシード層を用い、ビア及び配線を形成する領域に開口部を有するフォトレジストパターンを形成し、Ｃｕの電気めっきを行う。電気めっき後、フォトレジストを剥離し、フォトレジストの下にあったシード層を、エッチング液を用いて除去する。これにより、モールドウエハの表面側に、第２層目の配線層を形成する。更に、この第２層目の配線層の上に、感光性ポリイミドワニスの塗布からシード層の除去までの工程を実施して、第３層目の配線層を形成する。このようにして、モールドウエハの表面側に、３層の配線層を含む、多層配線（第１多層配線）を形成する。
次に、モールドウエハの裏面側に設けた保護テープを剥離し、モールドウエハの表面側に形成した３層の配線層を保護テープで保護する。そして、モールドウエハの裏面側に形成している２層の配線層の上に、感光性ポリイミドワニスの塗布からシード層の除去までの工程を実施して、第３層目の配線層を形成する。このようにして、モールドウエハの裏面側に、３層の配線層を含む、多層配線（第２多層配線）を形成する。
その後、モールドウエハの表面側に設けた保護テープを剥離し、その表裏面の多層配線上に、一部の配線上を残して、ソルダレジスト（保護層）を形成し、残した配線上にＮｉとＡｕ（表面電極）を形成する。そして、ここまで形成した基板を、１つのベアチップとそれに電気的に接続されている導電部を含む個片に切断することで、部品内蔵基板を完成させる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、
前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、
前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、
前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、
を含むことを特徴とする部品内蔵基板の製造方法。
（付記２） ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、
前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、
前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、
前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、
を含むことを特徴とする部品内蔵基板の製造方法。
（付記３） 前記ポストを露出させる工程後、前記電子部品の前記側面を被覆する前記被覆部材に、露出された前記ポストの位置に基づき、前記第１配線層に電気的に接続されたビアを形成する工程を含み、
前記第２配線層を形成する工程では、前記ビアに電気的に接続された前記第２配線層を形成することを特徴とする付記１又は２に記載の部品内蔵基板の製造方法。
（付記４） 前記ポストは、前記第１主面と前記第２主面との間を貫通して前記電子部品に埋設されることを特徴とする付記１乃至３のいずれかに記載の部品内蔵基板の製造方法。
（付記５） 前記ポストは、前記第１主面側の端面と前記第２主面側の端面のうち、前記第１主面側の端面が露出した状態で前記電子部品に埋設されることを特徴とする付記１乃至３のいずれかに記載の部品内蔵基板の製造方法。
（付記６） 前記ポストは、前記第１主面側の端面が非露出状態で前記電子部品に埋設され、
前記ポストを露出させる工程では、前記第１主面側の前記被覆部材及び前記電子部品を研削して、前記ポストを露出させることを特徴とする付記１乃至３のいずれかに記載の部品内蔵基板の製造方法。
（付記７） 前記第１配線層を形成する工程後、前記第２配線層を形成する工程前に、前記第１配線層上に、前記第１配線層に電気的に接続された第３配線層を形成する工程を含み、
前記第２配線層を形成する工程後、前記第２配線層上に、前記第２配線層に電気的に接続された第４配線層を形成する工程を含むことを特徴とする付記１乃至６のいずれかに記載の部品内蔵基板の製造方法。
（付記８） 前記第２配線層を形成する工程後、前記第２配線層上に、前記第２配線層に電気的に接続された第３配線層を形成する工程を含み、
前記第３配線層を形成する工程後、前記第１配線層上に、前記第１配線層に電気的に接続された第４配線層を形成する工程を含むことを特徴とする付記１乃至６のいずれかに記載の部品内蔵基板の製造方法。
（付記９） 第１主面に端面が露出するポストを有する電子部品と、前記電子部品の側面を被覆する被覆部材とを含む板状体と、
前記板状体の、前記電子部品の第２主面側に形成され、前記電子部品に電気的に接続された第１配線層と、
前記板状体の、前記ポストの露出面側に形成され、前記第１配線層に電気的に接続された第２配線層と、
を含むことを特徴とする部品内蔵基板。
（付記１０） 前記被覆部材に形成されたビアを含み、前記第１配線層と前記第２配線層とは、前記ビアを介して、電気的に接続されることを特徴とする付記９に記載の部品内蔵基板。
１０，１０Ｂ，１０Ｂａ 電子部品
１１ ポスト
１２ 端子
２０ 被覆部材
３０ 第１多層配線
３０ａ 配線層
４０ 第２多層配線
３１，４１ 配線
３１ａ，４１ａ 一部
３２，４２，５０ ビア
３３，４３ 絶縁層
５１ ビアホール
６０，８０ 保護層
７０，９０ 表面電極
１００，１００Ａ，１００Ｂ 部品内蔵基板
１００ａ 側面
１０１ 板状体
２０１ 第１絶縁層
２０１ａ，２０３ａ，２０５ａ 開口部
２０２ シード層
２０３ レジスト
２０４ 導電部
２０５ 第２絶縁層
３００，３００ａ 電子装置
４００ チップ
５００ バンプ
６００ マザーボード
７００，８００ パッケージ基板

Claims (5)

  1. ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、
    前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、
    前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、
    前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、
    を含むことを特徴とする部品内蔵基板の製造方法。
  2. ポストが埋設された電子部品と、前記電子部品の第１主面及び側面を被覆する被覆部材とを含む板状体を形成する工程と、
    前記板状体の、前記第１主面側の前記被覆部材を研削して、前記ポストを露出させる工程と、
    前記板状体の、前記電子部品の第２主面側に、前記電子部品に電気的に接続された第１配線層を形成する工程と、
    前記板状体の、前記ポストの露出面側に、前記ポストの位置に基づき、前記第１配線層に電気的に接続された第２配線層を形成する工程と、
    を含むことを特徴とする部品内蔵基板の製造方法。
  3. 前記ポストを露出させる工程後、前記電子部品の前記側面を被覆する前記被覆部材に、露出された前記ポストの位置に基づき、前記第１配線層に電気的に接続されたビアを形成する工程を含み、
    前記第２配線層を形成する工程では、前記ビアに電気的に接続された前記第２配線層を形成することを特徴とする請求項１又は２に記載の部品内蔵基板の製造方法。
  4. 前記ポストは、前記第１主面と前記第２主面との間を貫通して前記電子部品に埋設されることを特徴とする請求項１乃至３のいずれかに記載の部品内蔵基板の製造方法。
  5. 第１主面に端面が露出するポストを有する電子部品と、前記電子部品の側面を被覆する被覆部材とを含み、前記電子部品の前記第１主面と第２主面とが前記被覆部材から露出する板状体と、
    前記板状体の、前記第２主面側に形成され、前記電子部品に電気的に接続された第１配線層と、
    前記板状体の、前記ポストが露出する前記第１主面側に形成され、前記第１配線層に電気的に接続された第２配線層と、
    を含むことを特徴とする部品内蔵基板。
JP2010133482A 2010-06-11 2010-06-11 部品内蔵基板の製造方法及び部品内蔵基板 Expired - Fee Related JP5581830B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010133482A JP5581830B2 (ja) 2010-06-11 2010-06-11 部品内蔵基板の製造方法及び部品内蔵基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010133482A JP5581830B2 (ja) 2010-06-11 2010-06-11 部品内蔵基板の製造方法及び部品内蔵基板

Publications (2)

Publication Number Publication Date
JP2011258847A JP2011258847A (ja) 2011-12-22
JP5581830B2 true JP5581830B2 (ja) 2014-09-03

Family

ID=45474676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010133482A Expired - Fee Related JP5581830B2 (ja) 2010-06-11 2010-06-11 部品内蔵基板の製造方法及び部品内蔵基板

Country Status (1)

Country Link
JP (1) JP5581830B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187434A (ja) * 2012-03-09 2013-09-19 Fujitsu Ltd 半導体装置、半導体装置の製造方法、電子装置及び基板
JP6319013B2 (ja) 2014-09-24 2018-05-09 富士通株式会社 電子装置及び電子装置の製造方法
KR101982044B1 (ko) 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
JPWO2022024226A1 (ja) * 2020-07-28 2022-02-03

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214040A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体集積回路の製造方法
JPH04312995A (ja) * 1991-02-06 1992-11-04 Nec Toyama Ltd 銅張り積層板の製造方法
JPH05228800A (ja) * 1992-02-14 1993-09-07 Ono Sokki Co Ltd 板状体の方向性判別方法
JP4123693B2 (ja) * 2000-07-12 2008-07-23 株式会社デンソー 積層回路モジュールの製造方法
JP3893268B2 (ja) * 2001-11-02 2007-03-14 ローム株式会社 半導体装置の製造方法
JP2003174113A (ja) * 2001-12-07 2003-06-20 Sony Corp 半導体装置およびその製造方法ならびに電子回路装置
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
JP4800606B2 (ja) * 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
JP4413798B2 (ja) * 2005-02-25 2010-02-10 日本シイエムケイ株式会社 半導体装置の製造方法
JP5134194B2 (ja) * 2005-07-19 2013-01-30 ナミックス株式会社 部品内蔵デバイス及び製造方法
JP5114041B2 (ja) * 2006-01-13 2013-01-09 日本シイエムケイ株式会社 半導体素子内蔵プリント配線板及びその製造方法
JP2007214402A (ja) * 2006-02-10 2007-08-23 Cmk Corp 半導体素子及び半導体素子内蔵型プリント配線板
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
EP2066161A4 (en) * 2007-06-19 2010-11-17 Murata Manufacturing Co METHOD FOR MANUFACTURING INCORPORATED COMPONENT SUBSTRATE AND THIS SUBSTRATE
JP5471605B2 (ja) * 2009-03-04 2014-04-16 日本電気株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2011258847A (ja) 2011-12-22

Similar Documents

Publication Publication Date Title
KR101127516B1 (ko) 반도체 장치 및 그 제조 방법
US7416918B2 (en) Direct build-up layer on an encapsulated die package having a moisture barrier structure
JP3813402B2 (ja) 半導体装置の製造方法
JP5005603B2 (ja) 半導体装置及びその製造方法
US7122901B2 (en) Semiconductor device
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US9999141B2 (en) Printed circuit board and method for manufacturing the same
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
CN109788666B (zh) 线路基板及其制作方法
KR101055586B1 (ko) 금속범프를 갖는 인쇄회로기판의 제조방법
US20110221071A1 (en) Electronic device and manufacturing method of electronic device
JP6418757B2 (ja) 配線基板及びその製造方法と半導体装置
JP4206885B2 (ja) 半導体装置の製造方法
JP2010219477A (ja) 電子部品内蔵配線基板の製造方法
JP2010118589A (ja) 電子部品内蔵配線基板の製造方法
JP5581830B2 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
KR20110025250A (ko) 미세 피치의 구리 범프 제조 방법
US20190327830A1 (en) Printed wiring board and method for manufacturing the same
KR102531075B1 (ko) 배선 기판 및 그 제조 방법
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
KR101441466B1 (ko) 초박형 패키지기판 및 제조방법
JP2005311240A (ja) 半導体装置及びその製造方法
JP4133782B2 (ja) 電子部品実装構造及びその製造方法
JP2016009745A (ja) 電子部品、電子部品の製造方法及び電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140617

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140630

R150 Certificate of patent or registration of utility model

Ref document number: 5581830

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees