JP4056854B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4056854B2
JP4056854B2 JP2002320980A JP2002320980A JP4056854B2 JP 4056854 B2 JP4056854 B2 JP 4056854B2 JP 2002320980 A JP2002320980 A JP 2002320980A JP 2002320980 A JP2002320980 A JP 2002320980A JP 4056854 B2 JP4056854 B2 JP 4056854B2
Authority
JP
Japan
Prior art keywords
insulating film
wiring
electronic chip
film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002320980A
Other languages
English (en)
Other versions
JP2004158537A (ja
Inventor
昌宏 春原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2002320980A priority Critical patent/JP4056854B2/ja
Priority to KR1020030076636A priority patent/KR20040040352A/ko
Priority to US10/698,940 priority patent/US6958544B2/en
Priority to CNA2003101045976A priority patent/CN1499590A/zh
Priority to TW092130793A priority patent/TW200414495A/zh
Priority to DE60324376T priority patent/DE60324376D1/de
Priority to EP06124616A priority patent/EP1801866B1/en
Priority to DE60327721T priority patent/DE60327721D1/de
Priority to EP03256994A priority patent/EP1418617B1/en
Publication of JP2004158537A publication Critical patent/JP2004158537A/ja
Priority to US11/138,418 priority patent/US7507602B2/en
Application granted granted Critical
Publication of JP4056854B2 publication Critical patent/JP4056854B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、より詳しくは、半導体チップなどが３次元実装された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
さらなる高密度化の要求から、基板上に複数の半導体チップを３次元的に積層して実装したマルチチップパッケージ（半導体装置）が開発されている。その一例として、特許文献１〜３には、配線基板上に複数の半導体チップが積層された構造を有する半導体装置が記載されている。
【０００４】
近年、このようなマルチチップパッケージでは、その全体の厚みを薄くする要求があることから、個々の半導体チップをできるだけ薄型化して実装する必要がある。
【０００５】
薄型化された半導体チップを得る従来技術１としては、まず、所定の素子が形成された半導体ウェハの素子形成面に第１保護テープを接着して支持した状態で、半導体ウェハの背面をグラインダーにより研削して半導体ウェハの厚みを例えば１００μｍ以下に薄くする。その後、半導体ウェハの研削面を第２保護テープに接着させた後に、第１保護テープを半導体ウェハから剥離する。次いで、第２保護テープ上の半導体ウェハをダイシングすることにより、薄型化された個々の半導体チップを得る。
【０００６】
また、従来技術２としては、まず、半導体ウェハの素子形成面に剛性を有するガラス基板を接着し、半導体ウェハの裏面をグラインダーにより研削して半導体ウェハの厚みを薄くする。次いで、ガラス基板から半導体ウェハを剥離した後に、半導体ウェハをダイシングして薄型化された個々の半導体チップを得る。
【０００７】
さらに、従来技術３としては、まず、所定の素子が形成された２つの半導体ウェハの素子形成面同士をバンプなどを介して電気的に接続した後に、一方の半導体ウェハの裏面をグラインダーにより研削してその厚みを薄くする。その後、接着された２つの半導体ウェハをダイシングして個々の積層された半導体チップを得る。
【０００８】
【特許文献１】
特開２００１−１９６５２５号公報
【特許文献２】
特開２００１−１７７０４５号公報
【特許文献３】
特開２０００−３２３６４５号公報
【０００９】
【発明が解決しようとする課題】
上記した従来技術１では、保護テープが十分な剛性をもたないため、第１保護テープに接着された状態で薄型化された半導体ウェハを搬送する際に半導体ウェハが割れてしまったり、半導体ウェハ上のパシベーション膜などの残留応力によって半導体ウェハに反りが発生し、半導体ウェハを収納カセットに搬送できなくなったりすることがある。
【００１０】
また、上記した従来技術２では、支持体として剛性を有するガラス基板を用いるため従来技術１のようなウェハ搬送上の不具合は解消されるものの、ガラス基板に接着された状態で薄型化された半導体ウェハをガラス基板から割らずに剥離することは困難を極める。
【００１１】
さらに、上記した従来技術３では、どちらか一方の半導体ウェハが支持基板を兼ねるようにしているので半導体ウェハを支持基板から剥離する必要はないが、半導体ウェハ全体のチップが個片化されて実装されることになるため、積層された半導体チップに不良チップが混在する可能性があり、半導体装置の製造歩留りが低下する恐れがある。
【００１２】
なお、上記した特許文献１〜３には、基板上に半導体チップを３次元的に積層することが記載されているだけであって、例えば１５０μｍ程度以下に薄型化された半導体チップを積層することにより半導体装置全体の厚みを薄くすることに関しては何ら考慮されていない。
【００１３】
本発明は以上の問題点を鑑みて創作されたものであり、何ら不具合が発生することなく、配線基板上に厚みの薄い電子チップ（例えば１５０μｍ以下）を実装することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置の製造方法に係り、表面に配線パターンを備えた配線基板を用意する工程と、一方の面に所定素子と接続端子とを備えた電子チップの該接続端子を前記配線基板の配線パターンにフリップチップ接合する工程と、前記電子チップを被覆する膜厚、又は前記電子チップの少なくとも他方の面が露出する膜厚で前記配線基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜及び前記電子チップの他方の面を削ることにより、前記電子チップの厚みを薄くする工程と、前記電子チップに、該電子チップの他方の面の所定部から前記電子チップの一方の面の接続端子に到達する深さのビアホールを形成する工程と、前記電子チップ及び第１絶縁膜の上に第２絶縁膜を形成する工程と、前記第２絶縁膜の前記ビアホールに対応する部分を含む所定部をエッチングすることにより、前記ビアホールに連通する配線溝を形成する工程と、前記ビアホール及び配線溝内に導電膜を埋め込むことにより、前記接続端子に前記ビアホールを介して接続された導電膜パターンを形成する工程と有することを特徴とする。
【００１５】
本発明では、個片化された良品の電子チップを剛性の強い配線基板にフリップチップ接合し、電子チップを第１絶縁膜で被覆して支持した後に、第１絶縁膜と電子チップとを削ることにより電子チップの厚みを薄くする。あるいは、電子チップを第１絶縁膜で完全に被覆せずに、電子チップの他方の面（研削される背面）又は側面の一部が露出する程度の膜厚で第１絶縁膜を形成してもよい。電子チップの厚みを薄くする工程では、グラインダーにより研削してもよいし、あるいは、グラインダーにより研削した後に、ＣＭＰにより研磨してもよい。
【００１６】
このようにすることにより、従来技術１及び２のような仮の支持体に接着された半導体ウェハを研磨して薄型化する方法と違って、半導体ウェハが割れるといった不具合は発生しない。また、本発明では、良品の電子チップを選定して配線基板に実装することができるため、従来技術３のような２つの半導体ウェハを接合した後に一方の半導体ウェハを研磨して薄型化する方法と違って、不良の電子チップが配線基板に実装される恐れがない。
【００１７】
また、本発明では、個片化された電子チップが配線基板にフリップチップ実装された後に研削されて薄型化されるので、取り扱いが困難な薄型化された電子チップをハンドリングする必要がない。
【００１８】
さらには、電子チップはその側面が絶縁膜により支持された状態で研削されるようにしたので、研削工程において電子チップと配線基板との接合にダメージを与える恐れがなく、半導体装置の製造歩留りの低下が防止される。
【００１９】
上記した半導体装置の製造方法において、前記チップの厚みを薄くする工程では、前記電子チップの研磨面と前記絶縁膜の上面とが略同一の高さになるように平坦化されることが好ましい。
【００２０】
電子チップと第１絶縁膜とを同時に研削することにより、電子チップの研削面と第１絶縁膜の上面とを略同一面にして平坦化することが可能になる。このため、電子チップ上に他の電子チップをフリップ実装する際の接合の信頼性を向上させることができるばかりではなく、バンプを介さずに接合できるようになる。従って、複数の電子チップが積層された半導体装置の厚みをさらに薄くすることが可能となる。
【００２１】
このように何ら不具合が発生することなく、薄型化された電子チップ（例えば厚みが１５０μｍ以下）を配線基板に容易に実装することができるようになる。
【００２３】
本発明では、さらに、電子チップの他方の面（研削面）側には、電子チップに形成されたビアホールを介して一方の面の接続端子に接続される導電膜パターンが形成される。そして、電子チップの導電膜パターンに上側の電子チップの接続端子がフリップチップ実装され、続いて研削された後に、上記した工程が繰り返し行なわれて、複数の電子チップが積層されて実装される。このようにして、３次元的に積層された複数の電子チップはそれを貫通するビアホールを介して相互接続される。
【００２４】
このため、任意の大きさの複数の電子チップをお互いの大きさに制限されることなく配置して積層することができるようになる。これにより、実装できる電子チップの選択が広がって設計の自由度を向上させることができる。これに加えて、ワイヤで結線する場合などより配線長を短くすることができ、高周波用途の半導体装置では信号速度の高速化に対応できるようになる。
【００２５】
あるいは、電子チップにビアホールを形成せずに、電子チップ近傍の絶縁膜にビアホールを開口し、電子チップの一方の面の接続端子が絶縁膜のビアホールを介して他方の面の導電膜パターンと電気的に接続されるようにしてもよい。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２７】
（第１の実施の形態）
図１〜図４は本発明の第１実施形態に係る半導体装置の製造方法を順に示す断面図、図５は図３（ｃ）〜図３（ｄ）の工程の詳細を示す断面図である。
【００２８】
本発明の第１実施形態の半導体装置の製造方法は、図１（ａ）に示すように、まず、厚みが例えば４００μｍ程度のシリコン基板１０を用意する。その後、図１（ｂ）に示すように、フォトリソグラフィによりシリコン基板１０上にレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにしてシリコン基板１０をドライエッチングすることにより深さが３〜５μｍの配線溝１０ａを形成する。このとき、シリコン基板１０には複数の半導体チップがそれぞれ実装される領域が画定され、さらにアライメントマークを形成するための溝１０ｘが同時に形成される。この溝１０ｘは、複数の半導体チップ実装領域ごとにその近傍に形成されるようにしてもよいし、シリコン基板１０の周辺領域に形成されるようにしてもよい。
【００２９】
次いで、図１（ｃ）に示すように、配線溝１０ａの底面所定部が開口するようにしてフォトリソグラフィによりレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにしてシリコン基板１０をドライエッチングすることにより、一方の面から他方の面に貫通するスルーホール１０ｂを形成する。このようにして、シリコン基板１０に配線溝１０ａとそれに連通するスルーホール１０ｂとが形成される。
【００３０】
続いて、図１（ｄ）に示すように、配線溝１０ａ及びスルーホール１０ｂが形成されたシリコン基板１０上にＣＶＤ法によりシリコン酸化膜などの無機絶縁膜１２を形成する。これにより、配線溝１０ａ及びスルーホール１０ｂの内面とシリコン基板１０の上面が無機絶縁膜１２により被覆される。この無機絶縁膜１２は、配線溝１０ａ及びスルーホール１０ｂに後工程で埋め込まれる導電体とシリコン基板１０との間を絶縁するために形成される。
【００３１】
次いで、同じく図１（ｄ）に示すように、無機絶縁膜１２上にスパッタ法又はＣＶＤ法によりチタン窒化膜（TｉＮ膜）又はタンタル窒化膜（ＴａＮ膜）などのバリア膜１４を形成する。その後、バリア膜１４上にスパッタ法などにより銅からなるシード膜１６を形成する。続いて、バリア膜１４及びシード膜１６をめっき給電層とした電解めっきよりスルーホール１０ｂ及び配線溝１０ａを埋め込む膜厚でＣｕ膜１８を形成する。
【００３２】
次いで、図２（ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板１０の上面の無機絶縁膜１２が露出するまでＣｕ膜１８、シード膜１６及びバリア膜１４を研磨する。これにより、いわゆるダマシン法によってスルーホール１０ｂ及び配線溝１０ａにＣｕ膜１８、シード膜１６及びバリア膜１４が埋め込まれて、スルーホール１０ｂ内に充填された導電性プラグ１８ｂとそれに繋がる配線パターン１８ａとなる。このとき、前述したアライメントマーク用の溝１０ｘにもＣｕ膜１８、シード膜１６及びバリア膜１４が埋め込まれてアライメントマーク１９が同時に形成される。
【００３３】
このようにして、シリコン基板１０に所要の導電性プラグ１８ｂ及び配線パターン１８ａなどが形成されて配線基板１１が得られる。
【００３４】
なお、上記した形態では、ダマシン法を用いて導電性プラグ１８ｂとそれに接続された配線パターン１８ａとを形成したが、スルーホール内に導電性プラグが充填されたシリコン基板を用意し、いわゆるアディティブ法又はサブトラクティブ法により導電性プラグに接続されるＣｕ配線を形成して配線パターンとしてもよい。
【００３５】
次いで、図２（ｂ）に示すように、一方の面にトラジスタなどの所定素子（不図示）と接続パッド２１（接続端子）とそれに接続されたバンプ２３（接続端子）とを備えた半導体チップ２０（電子チップ）を用意する。この半導体チップ２０は、一般的な製造方法により半導体ウェハに所定の素子などが形成された後に、半導体ウェハがダイシングされてチップ化されたものであり、その厚みは例えば５００μｍ程度である。また、ここで用意される半導体チップ２０は所定の検査に合格した良品であって不良品となった半導体チップは除外される。なお、電子チップの一例として半導体チップ２０を例示したが、シリコンチップの一方の面にコンデンサ素子や抵抗を備えたものなどの各種電子チップを用いてもよい。
【００３６】
その後、図２（ｂ）に示すように、良品の半導体チップ２０のバンプ２３を配線基板１１の配線パターン１８ａにフリップチップ接合する。このとき、配線基板１１の複数の半導体チップ実装領域に複数の半導体チップ２０がそれぞれ素子不形成面（以下は背面という）が上面になった状態で実装される。フリップチップ接合の方法としては、例えば、半導体チップ２０のバンプ２３としてはんだバンプを用い、半導体チップ２０のバンプ２３と配線基板１１の配線パターン１８ａとをはんだ接合する。あるいは、半導体チップ２０のバンプ２３としてＡｕバンプを用い、半導体チップ２０のバンプ２３と配線基板１１の配線パターン１８ａと異方性導電材（ＡＣＦ）を介して接合してもよい。
【００３７】
次いで、図２（ｃ）に示すように、配線基板１１と半導体チップ２０との隙間にアンダーフィル樹脂２２を充填する。あるいは、半導体チップ２０を接合する前に予め配線基板１１の配線パターン１８ａを含む所定領域に絶縁樹脂（ＮＣＦ又はＮＣＰ）を塗布し、この樹脂を介在させた状態でフリップチップ接合を行なうようにしてもよい。
【００３８】
続いて、同じく図２（ｃ）に示すように、半導体チップ２０及び配線基板１１上に半導体チップ２０を被覆する第１絶縁膜２４を形成する。あるいは、後述する第２実施形態で説明するように、半導体チップ２０の背面が露出するようにして第１絶縁膜２４を形成してもよい。
【００３９】
本実施形態では、第１絶縁膜２４の一例として、エポキシ系樹脂、ポリフェニレンエーテル系樹脂、フェノール系樹脂及びフッ素系樹脂などの熱硬化性樹脂の群から選択される材料からなる樹脂フィルムを使用することができる。この樹脂フィルムは、まず、５０〜１０００Ｐａ程度の真空下、ステージ温度５０〜１６０℃の条件下で半導体チップ２０及び配線基板１１上にラミネートされる。その後、１００℃の雰囲気のオーブン中で１０分間程度熱処理されることにより硬化されて樹脂膜が形成される。第１絶縁膜２４としての樹脂膜は、後工程で研削されるため熱処理された後に剛性を有するものを使用することが好ましい。
【００４０】
なお、第１絶縁膜２４としての樹脂膜は、上記した樹脂フィルムをラミネートする方法の他に、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。また、第１絶縁膜２４として樹脂膜の他に、ＣＶＤ法により形成されたシリコン酸化膜又はシリコン窒化膜などを使用してもよい。
【００４１】
このようにして、半導体チップ２０は第１絶縁膜２４に被覆されて支持された状態となる。
【００４２】
次いで、図２（ｄ）に示すように、グラインダーにより、第１絶縁膜２４を研削して半導体チップ２０の背面を露出させ、続いて半導体チップ２０と第１絶縁膜２４とを同時に研削して半導体チップ２０の厚みを薄くする。研削に使用されるグラインダーは研削送り速度が多段階で切り換えできるものを使用することが好ましい。
【００４３】
この研削工程は、まず、２０〜３０μｍのダイヤモンド粒子をビトリファイド（ガラス系セラミック）又はレジンボンド（有機樹脂）で結合した研削ホイール（砥石）を用いて、半導体チップ２０の厚みを１００μｍ程度まで粗研削する。砥石スピンドル回転数は３０００〜５０００ｒｐｍ程度で、研削送り速度は半導体チップ２０の厚みが薄くなるにつれて低速度になるようにする（例えば、１ステップ目（５〜３μm/sec）、２ステップ目（２〜０．５μm/sec）、３ステップ目（１〜０．３μm/sec））。
【００４４】
その後、１〜１０μｍダイヤモンド粒子をビトリファイド又はレジンボンド（有機樹脂）で結合した研削ホイール（砥石）を用いて、半導体チップ２０の厚みを２５μｍ程度まで仕上げ研削する。砥石スピンドル回転数は３０００〜５０００ｒｐｍ程度で、研削送り速度は半導体チップ２０の厚みが薄くなるにつれて低速度になるようにする（例えば、１ステップ目（１〜０．５μm/sec）、２ステップ目（０．５〜０．２μm/sec）、３ステップ目（０．２〜０．０５μm/sec））。
【００４５】
なお、グラインダーによる半導体チップ２０と樹脂膜との研削では、砥石に研削屑が目詰まりして半導体チップ２０に焼けつき不良が発生することがあるので、上記したように砥石の結合材としてはガラス系セラミック又は樹脂のような硬くて脆い材料を選定することが望ましい。
【００４６】
このような結合材を使用した砥石を用いることにより、結合材にワーク（被研削体）が接触し難くなることから、砥石のダイヤモンドが目詰まりを起こす前に研削屑が脱離して新鮮なダイヤモンドが露出する効果（ダイヤモンドの自生効果）が生じるようになるため、砥石の目詰まりが防止される。また、砥石の結合材の気泡率が比較的高い構造とすることが好ましい。これにより、研削屑が砥石のエアポケットに逃げることが期待できるため砥石の目詰まりが防止される。
【００４７】
次いで、半導体チップ２０及び第１絶縁膜２４の研削面に発生した研削ダメージを除去する場合や完全な平坦化を行なう場合には、半導体チップ２０及び第１絶縁膜２４をさらに１〜５μｍ程度ＣＭＰ法により研磨する。なお、上記したグランダーによる研削により半導体チップ２０と第１絶縁膜２４との研削面は概ね同一面になって平坦化されるので、この研磨工程を省略しても何ら差し支えない。
【００４８】
この研磨工程では研削面の研削ダメージ除去及び完全な平坦化を行なうため、半導体チップ２０と第１絶縁膜（樹脂膜）２４との研磨レートが同等になるようなＣＭＰの条件を採用することが好ましい。
【００４９】
すなわち、例えば、ポリウレタン系の研磨布と、コロイダルシリカ、酸化セリウム、炭化珪素、窒化珪素、酸化鉄又はアルミナをアンモニア又はＫＯＨ等のアルカリ水溶水に分散させたスラリーとを用いたＣＭＰ法により行なわれる。そして、研磨パッド及び配線基板１１はそれぞれ２００〜５００ｒｐｍの回転数で回転し、配線基板１１の面積のうち１／２〜２／３程度の面が研磨パッドに接触した状態で研磨が行なわれる。また、スラリー液は、研磨パッド内に配置された内部ノズルと研磨パッドの外部に配置された外部ノズルからそれぞれ研磨面に供給されるようになっている。このような構成とすることにより、研磨効率を向上させることができると共に、研磨の面内均一性を向上させることができる。
【００５０】
このようにして、グラインダーで研削された半導体チップ２０と第１絶縁膜２４との研削面をさらにＣＭＰ法で研磨することにより、研削面の研削ダメージが除去されると共に、半導体チップ２０と第１絶縁膜２４との研磨面の平坦性をさらに向上させることができる。
【００５１】
以上の研削工程及び研磨工程により、半導体チップ２０はその厚みが例えば２０μｍ程度に薄型化される。半導体チップ２０の最終的な厚みは適宜調整されることはもちろんである。
【００５２】
本実施形態では、個片化された半導体チップ２０を剛性の強い配線基板１１にフェイスダウンでフリップチップ接合して実装し、半導体チップ２０を第１絶縁膜２４で被覆して支持した後に、第１絶縁膜２４と半導体チップ２０とを研削して半導体チップ２０を薄型化している。
【００５３】
このように本実施形態では、支持体を兼ねる配線基板１１上に個片化された半導体チップ２０を実装し、それを第１絶縁膜２４で支持した後に、半導体チップ２０を研削して薄型化するため、従来技術１及び２のような仮の支持体に接着された半導体ウェハを研削して薄型化する方法と違って、半導体ウェハが割れるといった不具合は発生しない。
【００５４】
また、本実施形態では、半導体チップの良否を検査した後に良品チップのみを配線基板に実装するようにしているため、従来技術３のような２つの半導体ウェハを接合した後に一方の半導体ウェハを研削して薄型する方法と違って、不良チップが配線基板１１上に実装される恐れがない。
【００５５】
なお、本実施形態と違って半導体チップ２０がアンダーフィル樹脂２２のみで接着された状態で半導体チップ２０を研削する場合、研削時のダメーシにより半導体チップ２０と配線基板１１との間に接合不良が発生する恐れがある。しかしながら、本実施形態では、半導体チップ２０が研削されるときにその側面が第１絶縁膜２４に支持された状態で研削されるため、研削工程で半導体チップ２０と配線基板１１との接合にダメージを与える恐れがなく、半導体装置の製造歩留りの低下が防止される。
【００５６】
また、半導体チップ２０と第１絶縁膜２４との研削面とを略同一面にして平坦化することが可能になるため、後で説明するように、半導体チップ２０上に他の半導体チップをフリップチップ接合して積層する際に都合がよい。
【００５７】
次に、図２（ｄ）に示す半導体チップ２０の背面側に素子形成面側の接続パッド２１に接続される配線パターンを形成する方法を説明する。まず、薄型化された半導体チップ２０の背面の周縁部における接続パッド２１に対応する所定部分に開口部を有するレジスト膜（不図示）をフォトリソグラフィによりパターニングする。
【００５８】
このとき、第１絶縁膜２４として透明膜を使用する場合には、光学系の位置合わせ手段により前述したアライメントマーク１９を認識することにより位置合わせを行なうことができる。これによりレジスト膜の開口部は所望の位置に精度よく位置合わせされた状態で形成される。
【００５９】
なお、複数の半導体チップ実装領域ごとに形成されたアライメントマーク１９を認識してアライメントを行なうダイバイダイアライメント方式を用いてもよいし、配線基板１１の周辺領域に形成されたアライメントマーク１９から設計上の露光位置を推定してアライメントを行なうグローバルアライメント方式を用いてもよい。
【００６０】
その後、図３（ａ）に示すように、上記したレジスト膜をマスクにして半導体チップ２０をドライエッチングする。このとき、半導体チップ２０のエッチングはその素子形成面に形成された接続パッド２１でストップし、これにより半導体チップ２０の背面から素子形成面側の接続パッド２１まで到達する深さのビアホール２０ａが形成される。なお、ドライエッチングの代わりに、レーザを用いて半導体チップ２０にビアホール２０ａを形成してもよい。
【００６１】
第１絶縁膜２４として不透明膜を使用する場合には、Ｘ線又はＩＲ（赤外線）を半導体チップ２０に照射して透過させることにより、その素子形成面側の所定パターンを認識して位置合わせを行なうことができる。
【００６２】
また、薄型化された半導体チップ２０の厚みが１０μｍ程度以下とする場合には、可視光線を半導体チップ２０に照射して透過させることにより、素子形成面側の所定パターンを認識して位置合わせを行なうことができる。この場合、Ｘ線又はＩＲ（赤外線）を使用しないので、高価な製造装置を使用する必要がなくなり、製造装置のコストダウンを図ることができる。
【００６３】
その後、図３（ｂ）に示すように、半導体チップ２０及び第１絶縁膜２４上に第２絶縁膜２５を形成する。第２絶縁膜としては、前述した第１絶縁膜２４で例示した樹脂フィルムと同様なものを使用することができる。この場合、半導体チップ２０に形成されたビアホール２０ａは空洞として残る。これにより、第１絶縁膜２４と第２絶縁膜２５とにより構成される層間絶縁膜２６が形成される。
【００６４】
次いで、図３（ｃ）に示すように、半導体チップ２０のビアホール２０ａ部を含む所定領域を開口するようにしてフォトリソグラフィによりレジスト膜（不図示）を第２絶縁膜２５上にパターンングした後、このレジスト膜をマスクにして第２絶縁膜２５をエッチングする。これによりビアホール２０ａが再度露出すると共に、それに連通する配線溝２５ａが形成される。
【００６５】
なお、第２絶縁膜としては、絶縁フィルムを接着する代わりに、半導体チップ２０及び第１絶縁膜２４上に樹脂を塗布し、熱処理を行なって硬化させることにより樹脂膜を形成するようにしてもよい。この場合は、ビアホール２０ａ内に樹脂膜が充填されるため、配線溝２５ａを形成する工程でビアホール２０ａに充填された樹脂膜を除去するようにする。
【００６６】
次に、図５（ａ）〜（ｅ）を参照しながら、図３（ｃ）のビアホール２０ａ及び配線溝２５ａにＣｕ膜などを埋め込んで配線パターンを形成する方法を説明する。図５（ａ）は図３（ｃ）のＡ部を拡大した部分拡大図である。まず、図５（ｂ）に示すように、図５（ａ）のビアホール２０ａ及び配線溝２５ａの内面及び第２絶縁膜２５の上にシリコン酸化膜などの無機絶縁膜２８をＣＶＤ法により形成する。この無機絶縁膜２８はビアホール２０ａ及び配線溝２５ａに埋め込まれる導電体と半導体チップ２０との間を絶縁するために形成される。
【００６７】
続いて、図５（ｃ）に示すように、ビアホール２０ａの底部の無機絶縁膜２８をレーザなどにより選択的に除去することにより、ビアホール２０ａの底部に接続パッド２１を露出させる。
【００６８】
続いて、図５（ｄ）に示すように、図５（ｃ）の構造体の上にＴｉＮ膜又はＴａＮ膜などからなるバリア膜３０を形成した後、Ｃｕ膜からなるシード膜３２を形成する。その後、シード膜３２及びバリア膜３０をめっき給電層とした電解めっきにより、シード膜３２上にビアホール２０ａ及び配線溝２５ａを埋め込む膜厚のＣｕ膜３４を形成する。
【００６９】
次いで、ＣＭＰ法によりＣｕ膜３４、シード膜３２及びバリア膜３０を無機絶縁膜２８の上面が露出するまで研磨する。これにより、バリア膜３０、シード膜３２及びＣｕ膜３４がビアホール２０ａ及び配線溝２５ａに埋め込まれて、導電性プラグ３４ｂとそれに繋がった配線パターン３４ａ（導電膜パターン）とが形成される。
【００７０】
なお、ビアホール２０ａ及び配線溝２５ａ内に導電性ペーストを塗布して埋め込んだ後に、ＣＭＰ法で導電性ペーストを研磨することにより導電性プラグ３４ｂと配線パターン３４ａとを形成するようにしてもよい。
【００７１】
このようにして、図３（ｄ）に示すように、半導体チップ２０の素子形成面の接続パッド２１と背面側の配線パターン３４ａとがビアホール２０ａ内に充填された導電性プラグ３４ｂを介して電気的に接続される。
【００７２】
次いで、半導体チップ２０をフリップチップ接合する工程（図２（ｂ））から半導体チップ２０の背面側に配線パターン３４ａを形成する工程（図３（ｄ））までの一連の工程をｎ回（ｎは１以上の整数）繰り返し、続いて最上の半導体チップ２０をフリップチップ実装し、第１絶縁膜２４を形成した後にこれらを研磨する。これにより配線基板１１上に薄型化された複数の半導体チップ２０が３次元的に積層されて実装される。図４（ａ）では、４つの半導体チップ２０が積層されて実装された形態を例示している。
【００７３】
次いで、図４（ｂ）に示すように、最上の半導体チップ２０及び第１絶縁膜２４上にシリコン窒化膜又はポリイミド膜などからなるパシベーション膜３６を形成する。前述した第１絶縁膜２４及び第２絶縁膜２５からなる層間絶縁膜２６は、例えば樹脂膜からなるため比較的膜の残留応力が大きい状態で形成される。しかも樹脂膜からなる層間絶縁膜２６が積層されて形成されるため、それらの膜の残留応力によって図４（ａ）の構造体に反りが発生する場合が想定される。
【００７４】
しかしながら、本実施形態では、パシベーション膜３６を形成することにより、図４（ａ）の構造体に反りが発生する場合に反りを矯正できるようにしている。たとえば、層間絶縁膜２６の残留応力が引張り応力（Tensile stress）である場合、パシベーション膜３６は層間絶縁膜２６の引張り応力を打ち消す圧縮応力（Compressive Stress）になるように成膜される。
【００７５】
続いて、同じく図４（ｂ）に示すように、配線基板１１の半導体チップ２０が実装されていない面に露出する導電性プラグ１８ｂにはんだボールを搭載するなどしてバンプ３８を形成する。なお、バンプ３８を形成する前に配線基板１１の半導体チップ２０が実装されていない面を研磨して配線基板１１の厚みを例えば５０〜１００μｍ程度に薄くするようにしてもよい。
【００７６】
これにより、複数の半導体チップ２０が積層されて実装された構造体（スタックドＣＳＰ）が配線基板１１の複数の領域に連なって配置される。続いて、図４（ｃ）に示すように、図４（ｂ）の複数の構造体を個々に分割することによりスタックドＣＳＰ構造を有する本実施形態の半導体装置１が完成する。なお、図４（ａ）の複数の構造体を分割した後にバンプ３８を形成してもよい。また、２つ以上のスタックドＣＳＰ構造を含むように分割してもよい。
【００７７】
本実施形態の半導体装置１では、配線基板１１上に半導体チップ２０がフリップ実装され, この半導体チップ２０は第１絶縁膜２４で保持された状態でその背面が研削されて薄型化されている。半導体チップ２０の背面側には配線パターン３４ａが形成されていて、この配線パターン３４ａは半導体チップ２０を貫通するビアホール２０ａを介して素子形成面の接続パッド２１に電気的に接続されている。このような構成の複数の半導体チップ２０が層間絶縁膜２６の中に埋設された状態で３次元的に積層されて相互接続されて実装されている。
【００７８】
ここで、本実施形態とは違って、例えば、親チップ及び子チップがフェイスアップで配線基板上に積層されて実装され、かつこれらのチップの接続パッドがワイヤボンディング法により配線基板に接続された実装構造を想定してみる。この場合、子チップは親チップのワイヤボンディング領域を確保した状態で実装されるため、子チップの大きさが制限されてしまうことになる。
【００７９】
しかしながら、本実施形態の半導体装置１では、複数の半導体チップ２０は半導体チップ２０に形成されたビアホール２０ａを介して相互接合されて配線基板１１に電気的に接続されている。このため、任意の大きさの複数の半導体チップ２０をお互いの大きさに制限されることなく配置して積層することができるようになる。従って、実装できる半導体チップの選択が広がって設計の自由度を向上させることができる。
【００８０】
また、半導体チップ２０の背面に薄膜の無機絶縁膜２８を介して配線パターン３４ａが形成されるようにしたので、複数の半導体チップ２０が実装された半導体装置１の厚みを薄くすることができる。
【００８１】
さらに、半導体チップ２０を貫通するビアホール２０ａを介して上下の半導体チップ２０を垂直方向の配線で相互接続を行なうようにしたので、ワイヤで結線する場合や横方向の配線引き回しを伴って配線する場合より配線長を短くすることができる。これにより、高周波用途の半導体装置では信号速度の高速化に対応できるようになる。
【００８２】
また、半導体チップ２０として、例えばＣＰＵとメモリとを接近させて実装することで配線を短くすることができるので、半導体装置１の性能を向上させるという観点からも都合がよい。
【００８３】
さらに、個片化された半導体チップ２０は、配線基板１１にフリップチップ実装された後に第１絶縁膜２４で保持された状態で研磨されて薄型化されるので、取り扱いが困難な薄型化された半導体チップ２０をハンドリングする必要がない。このようにすることにより、何ら不具合が発生することなく半導体チップ２０の厚みを１０μｍ程度に薄型化することができるようになる。
【００８４】
また、半導体チップ２０が研削されるときに第１絶縁膜２４も同時に研削されるようにしたため、薄型化された後の半導体チップ２０と第１絶縁膜２４との研削面を略同一の高さになるように平坦化することができる。
【００８５】
本実施形態では半導体チップ２０のバンプ２３が接合されて実装された形態を例示しているが、上記したように実装面が平坦化されているため、上側の半導体チップ２０の接続パッド２１を下側の半導体チップ２０の背面側の配線パターン３４ａにバンプ２３を介することなく直接接合して実装することも可能となる。しかも、配線基板１１の配線パターン１８ａはダマシン法で形成されることから配線基板１１の実装面も平坦化されているので、配線基板１１に接合される最下の半導体チップ２０においても同様にバンプ２３を省略することが可能になる。
【００８６】
このように、実装される複数の半導体チップ２０のバンプ２３を省略することが可能になるため、半導体装置１の厚みをさらに薄くすることができるようになる。
【００８７】
なお、第１実施形態では、積層された複数の半導体チップ２０がそれらに形成されたビアホール２０ａを介して相互に接続された形態を例示したが、後述する第２実施形態のように半導体チップ近傍の第１絶縁膜２４に形成されたビアホールを介して複数の半導体チップ２０が相互に接続されるようにしてもよい。
【００８８】
また、シリコン基板１０に代えて、ガラス基板を用いて第１実施形態の半導体装置を製造してもよい。この場合、無機絶縁膜１２を形成する必要はない。
【００８９】
（第２の実施の形態）
図６〜図９は本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第２実施形態が第１実施形態と異なる点は、絶縁基板を用いて配線基板を形成すると共に、半導体チップの近傍の絶縁膜に形成されたビアホールを介して積層された複数の半導体チップを相互接続することにある。なお、第１実施形態と同様な工程についてはその詳しい説明を省略する。
【００９０】
本発明の第２実施形態の半導体装置の製造方法は、まず、図６（ａ）に示すように、絶縁基板４０を用意する。絶縁基板４０としては、ＦＲ４又はＢＴなどからなる樹脂基板、ガラス基板、セラミック基板及びサファイア基板などの群から選択されるものを使用することができる。
【００９１】
その後、図６（ｂ）及び（ｃ）に示すように、絶縁基板４０に配線溝４０ａを形成した後、配線溝４０ａの底面所定部から裏面に貫通するスルーホール４０ｂを形成する。続いて、図６（ｄ）に示すように、第１実施形態と同様な方法により、配線溝４０ａ及びスルーホール４０ｂが形成された絶縁基板４０上にバリア膜１４とシード膜１６とを順次形成した後、電解めっきにより配線溝４０ａ及びスルーホール４０ｂを埋め込む膜厚でＣｕ膜１８を形成する。なお、第２実施形態では、絶縁基板４０を用いるため、バリア膜１４を形成する前に無機絶縁膜を形成しなくてもよい。
【００９２】
次いで、図７（ａ）に示すように、第１実施形態と同様な方法で、Ｃｕ膜１８、シード膜１６及びバリア膜１４を絶縁基板４０の上面が露出するまでＣＭＰ法により研磨する。これにより、スルーホール４０ｂ内に充填された導電性プラグ１８ｂとそれに接続された配線パターン１８ａとが形成されて配線基板１１ａが得られる。
【００９３】
なお、ダマシン法を用いてスルーホール１０ｂ内に充填された導電性プラグ１８ｂとそれに接続された配線パターン１８ａとを形成する形態を例示したが、ビルドアップ配線用のベース基板（スルーホールＣｕめっき層が形成され、孔が樹脂で埋められたもの）を用意し、いわゆるアディティブ法又はサブトラクティブ法によりスルーホールＣｕめっき層に接続されるＣｕ配線を形成して配線パターンとしてもよい。
【００９４】
その後、図７（ｂ）に示すように、第１実施形態と同様な方法により、複数の良品の半導体チップ２０を配線基板１１ａの配線パターン１８ａにフリップチップ接合する。続いて、図７（ｃ）に示すように、半導体チップ２０の少なくとも背面が露出するような膜厚で、配線基板１１上に第１絶縁膜２４を形成する。この第１絶縁膜２４の形成方法の一例としては、まず、配線基板１１を３００ｒｐｍ程度で低速回転させながらエポキシ系樹脂又はポリイミド系樹脂の塗布液を配線基板１１の中央部に所定量滴下し、塗布液を配線基板１１の全面に分散させる。次いで、配線基板１１を３０００ｒｐｍ程度で高速回転させることにより配線基板１１の裏面に回り込んで形成された塗布膜を排斥する。これにより、配線基板１１の実装面に半導体チップ２０の背面が露出する膜厚で塗布膜が形成される。
【００９５】
その後、塗布膜を１５０℃の雰囲気のオーブンで熱処理することにより塗布膜を硬化させて樹脂膜を形成する。これにより、半導体チップ２０の背面が露出する状態で複数の半導体チップ２０間にいわゆるフィレット形状で樹脂膜からなる第１絶縁膜２４が形成される。第２実施形態では、このようにして半導体チップ２０が第１絶縁膜２４により支持される。
【００９６】
続いて、図７（ｄ）に示すように、第１実施形態と同様な方法により、半導体チップ２０と第１絶縁膜２４とをグラインダーにより研削することにより半導体チップ２０の厚みを２０μｍ程度に薄型化する。なお、第１実施形態と同様に、グラインダーで研削した後にＣＭＰで研磨してもよい。
【００９７】
次いで、図８（ａ）に示すように、半導体チップ２０近傍の第１絶縁膜２４における配線基板１１の配線パターン１８ａの所定部に対応する部分をレーザにより開口することによりビアホール２４ａを形成する。あるいは、第１絶縁膜２４として感光性ポリイミド樹脂を使用し、それを露光・現像することによりビアホール２４ａを形成してもよい。
【００９８】
その後、図８（ｂ）に示すように、第１実施形態と同様な方法により、第１絶縁膜２４及び半導体チップ２０上に第２絶縁膜２５を形成する。これにより、第１絶縁膜２４と第２絶縁膜２５とにより構成される層間絶縁膜２６が形成される。
【００９９】
次いで、図８（ｃ）に示すように、第２絶縁膜２５のビアホール２４ａに対応する部分を含む所定領域をエッチングして配線溝２５ａを形成する。これにより、ビアホール２４ａとそれに連通する配線溝２５ａが形成される。なお、第２実施形態においても、第２絶縁膜２５としては、樹脂フィルムに代えて樹脂膜を使用するようにしてもよい。
【０１００】
次いで、図８（ｄ）に示すように、図８（ｃ）の構造体の上に、第１実施形態と同様な方法により、下から順に、バリア膜、シード膜及びＣｕ膜（不図示）を形成し、これらを研磨することにより導電性プラグ３４ｂとそれに繋がった配線パターン３４ａとを形成する。これにより、配線基板１１の配線パターン１８ａは、導電性プラグ３４ｂを介して半導体チップ２０の背面側に形成された配線パターン３４ａに電気的に接続される。
【０１０１】
次いで、図９（ａ）に示すように、配線基板１１に半導体チップ２０をフリップチップ接合する工程（図７（ｂ））から半導体チップ２０の背面側に配線パターン３４ａを形成する工程（図８（ｄ））までの一連の工程をｎ回（ｎは１以上の整数）繰り返す。続いて、最上の半導体チップ２０をフリップチップ実装し、第１絶縁膜２４を形成した後にこれらを研磨する。
【０１０２】
これにより配線基板１１上に薄型化された複数の半導体チップ２０が３次元的に積層されて実装される。その後に、最上の半導体チップ２０を被覆する第２絶縁膜２５を形成する。なお、図９（ａ）では４つの半導体チップ２０が第１絶縁膜２４に形成されたビアホール２４ａ及び配線パターン３４ａを介して相互接続されて実装されている形態を例示している。
【０１０３】
次いで、図９（ｂ）に示すように、第１実施形態と同様に、図９（ａ）の構造体の反りを矯正する目的を兼ねて、第２絶縁膜２５上にパシベーション膜３６を形成する。続いて、配線基板１１の半導体チップ２０が実装されていない面に露出する導電性プラグ１８ｂに接続されるバンプ３８を形成する。
【０１０４】
その後に、第１実施形態と同様に、図９（ｂ）の複数の構造体を個々に分割することによりスタックドＣＳＰ構造を有する第２実施形態の半導体装置１ａが完成する。
【０１０５】
第２実施形態の半導体装置１ａでは、第１実施形態と違って、複数の半導体チップ２０にはそれらを貫通するビアホール２０ａが形成されておらず、複数の半導体チップ２０の近傍の第１絶縁膜２４にビアホール２４ａが形成されている。
【０１０６】
配線基板１１の配線パターン１８ａに最下の半導体チップ２０がフリップ実装され, この半導体チップ２０は第１絶縁膜２４で保持された状態でその背面が研削されて薄型化されている。半導体チップ２０の背面には配線パターン３４ａが接触した状態で形成されていて、この配線パターン３４ａは第１絶縁膜２４に形成されたビアホール２４ａを介して素子形成面側の接続パッド２１に電気的に接続されている。このような構成の複数の半導体チップ２０が層間絶縁膜２６の中に埋設された状態で３次元的に積層されて相互接続されている。
【０１０７】
第２実施形態の半導体装置１ａは第１実施形態と同様な効果を奏する。さらに、第２実施形態では、半導体チップ２０の背面に接触した状態で配線パターンが形成されるようにしたので、複数の半導体チップ２０が実装された半導体装置１の厚みを薄くすることができる。
【０１０８】
また、第２実施形態では、半導体チップ２０にビアホール２０ａを形成せずに第１絶縁膜２４にビアホール２４ａを形成するようにしたので、特別な位置合わせ手段などを導入せずに一般的に使用されるレーザ装置や露光装置を用いることで容易にビアホール２４ａを形成することができる。従って、第１実施形態より半導体装置の製造コストを低減させることができる。
【０１０９】
なお、第２実施形態においても、第１実施形態と同様に、各種の変形や変更を行なうことができる。例えば、絶縁基板４０を用いて配線基板１１を作成し、第１絶縁膜２４にビアホール２４ａを形成せずに、第１実施形態のように半導体チップ２０にビアホール２０ａを形成して複数の半導体チップを相互接続してもよい。
【０１１０】
（第３の実施の形態）
図１０は本発明の第３実施形態の半導体装置の製造方法を示す断面図である。前述した第２実施形態において、絶縁基板として特にＦＲ４やＢＴなどからなる樹脂基板を使用する場合、樹脂基板はシリコン基板に比べて微細加工性が劣るため、ダマシン法における微細な配線溝や貫通ビアホールを形成する工程で製造コストの上昇を招く場合が想定される。第３実施形態はかかる不具合を解消するものである。なお、第１及び第２実施形態と同様な工程の詳しい説明は省略する。
【０１１１】
本発明の第３実施形態の半導体装置の製造方法は、図１０（ａ）に示すように、まず、絶縁基板４０の一方の面にＣｕ配線からなる所定の配線パターン１８ａが形成された配線基板１１ｂを作成する。この配線パターン１８ａの形成方法は、絶縁基板４０の配線パターン１８ａが形成される部分に開口部を有する感光性絶縁樹脂膜のパターンを形成し、その開口部に無電解めっきにより選択的にＣｕ膜を成膜する（アディティブ法）。あるいは、絶縁基板４０の一方の面に無電解及び電解めっきによりＣｕ膜を成膜し、このＣｕ膜をフォトリソグラフィ及びエッチングによりパターニングする（サブトラクティブ法）。
【０１１２】
このように一般的なアディティブ法やサブトラクティブ法で絶縁基板４０上に配線パターン１８ａを形成することにより、絶縁基板４０を微細加工して配線溝や貫通ビアホールを形成する工程を必要としないため、配線基板の製造コストの上昇が抑制される。
【０１１３】
続いて、同じく図１０（ａ）に示すように、第２実施形態と同様な方法により、配線基板１１ｂの配線パターン１８ａに電気的に接続される複数の半導体チップ２０を積層して実装する。
【０１１４】
その後、図１０（ｂ）に示すように、最上の半導体チップ２０上の配線パターン３４ａ及び第２絶縁膜２５上にパシベーション膜３６を形成する。次いで、配線基板１１ｂの配線パターン１８ａにおける外側部上に積層された層間絶縁膜２６及びパシベーション膜３６をドリルやレーザーなどによりエッチングすることにより、配線基板１１の配線パターン１８ａの一部を露出させるビアホール４２を形成する。
【０１１５】
次いで、このビアホール４２の中に導電性ペーストを充填するなどして配線基板１１ｂの配線パターン１８ａに接続される導電性プラグ４４を形成した後、導電性プラグ４４に接続されるバンプ３８を形成する。
【０１１６】
その後、第１実施形態と同様に、図１０（ｂ）の構造体を個々に分割することによりスタックドＣＳＰ構造を有する本実施形態の半導体装置１ｂが完成する。
【０１１７】
第３実施形態の半導体装置１ｂでは、配線基板１１ｂ上に第２実施形態と同様な構造で複数の半導体チップ２０が相互接続されて積層されている。配線基板１１ｂの配線パターン１８ａは、積層された層間絶縁膜２６に形成されたビアホール４２を介してパシベーション膜３６側の面に形成されたバンプ３８に接続された構成となっている。
【０１１８】
第３実施形態は第２実施形態と同様な効果を奏する。これに加えて、絶縁基板４０を微細加工しないようにしたので、シリコン基板より微細加工性が劣る樹脂基板などを用いる場合であっても、製造コストの上昇させることなく本発明の実施形態の半導体装置を容易に製造することができるようになる。
【０１１９】
（第４の実施の形態）
図１１は本発明の第４実施形態の半導体装置を示す断面図である。第４実施形態は配線基板の両面に複数の半導体チップをそれぞれ積層して実装した形態である。図１１において図９（ｃ）と同一要素については同一符号を付してその詳しい説明を省略する。
【０１２０】
第４実施形態の半導体装置１ｃは、図１１に示すように、第２実施形態の半導体装置１ａ（図９（ｃ））において配線基板１１の裏面（バンプ３８が搭載された面）側にも複数の半導体チップが同様に積層された形態を例示している。すなわち、第４実施形態の配線基板１１では、その裏面側にも配線パターン１８ｃが形成されていて、この配線パターン１８ｃは配線基板１１のスルーホール１０ｂに充填された導電性プラグ１８ｂを介して表面側の配線パターン１８ａに電気的に接続されている。
【０１２１】
そして、裏面側の配線パターン１８ｃに半導体チップ２０のバンプ２３がフリップチップ接合されている。さらに、この半導体チップ２０の背面側には配線パターン３４ａが形成されていて、この配線パターン３４ａは第１絶縁膜２４に形成されたビアホール２４ａを介して素子形成面側の接続パッド２１に電気的に接続されている。このような構成の複数の半導体チップ２０が層間絶縁膜２６の中に埋設された状態で３次元的に積層されて相互接続されている。
【０１２２】
第４実施形態の半導体装置１ｃは配線基板１１の両面に薄型化された半導体チップ２０がそれぞれ複数積層されて実装されるようにしたため、第１〜第３実施形態より実装密度を向上させることができる。
【０１２３】
なお、第２実施形態の実装方法で配線基板１１の両面に半導体チップ２０が複数積層された形態を例示したが、第１実施形態の実装方法で配線基板１１の両面に半導体チップが複数積層された形態としてもよい。
【０１２４】
また、第３実施形態の半導体装置１ｂ（図１０（ｃ））において、配線基板１１ｂとして両面の配線パターンがスルーホールを介して相互接続されたものを使用し、配線基板１１ｂの半導体チップ２０が実装されていない面にも配線パターンに電気的に接続された半導体チップが複数積層された形態としてもよい。
【０１２５】
（第５の実施の形態）
図１２及び図１３は本発明の第５実施形態の半導体装置の製造方法を示す断面図である。第５実施形態は、配線基板として所定の配線パターン（接続パッド）を備えた金属板を用い、この金属板の配線パターンに接続される半導体チップを第１又は第２実施形態の実装方法で複数積層して実装した後に、金属板のみを選択的に除去する形態である。なお、他の実施形態と同一要素及び同一工程についてはその詳しい説明を省略する。
【０１２６】
第５実施形態の半導体装置の製造方法は、まず、図１２（ａ）に示すように、銅などからなる金属板５０を用意し、この金属板５０の一方の面に、配線パターンが形成される部分に開口部５２ａを有するレジスト膜５２をフォトリソグラフィにより形成する。このとき、金属板５０の他方の面がレジスト膜５２で被覆されるようにする。
【０１２７】
その後、図１２（ｂ）に示すように、金属板５０をめっき給電層に利用した電解めっきにより、レジスト膜５２をマスクにしてその開口部５２ａ内に金層５４ａ、ニッケル層５４ｂ及び金層５４ｃを順次形成する。その後に、レジスト膜５２を除去する。これにより、図１２（ｃ）に示すように、金層５４ａ、ニッケル層５４ｂ及び金層５４ｃから構成される配線パターン（接続パッド）５４が金属板５０上に形成される。
【０１２８】
次いで、図１３（ａ）に示すように、第１実施形態と同様な実装方法により、金属板５０上の配線パターン５４に電気的に接続された複数の半導体チップ２０を実装する。なお、第２実施形態の実装方法で半導体チップ２０を実装してもよい。
【０１２９】
続いて、図１３（ｂ）に示すように、最上の半導体チップ２０を被覆するパシベーション膜３６を形成する。次いで、金属板５０を配線パターン５４及び第１絶縁膜２４に対して選択的にエッチングして除去する。例えば、金属板５０が銅からなる場合、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、配線パターン５４（金層／ニッケル層／金層）及び第１絶縁膜（樹脂膜）２４に対して金属板５０を選択的にエッチングして除去することができる。これにより、半導体チップ２０に接続された配線パターン５４が第１絶縁膜２４の下面に露出する。
【０１３０】
その後に、金属板５０が除去されて露出した配線パターン５４に接続されるバンプ３８を形成する。次いで、図１３（ｃ）に示すように、第１実施形態と同様に、図１３（ｂ）の複数の構造体を個々に分割することによりスタックドＣＳＰ構造を有する第５実施形態の半導体装置１ｄが完成する。
【０１３１】
このようにして製造された半導体装置１ｄでは、積層された複数の半導体チップ２０のうちの最下の半導体チップ２０のバンプ２３は、下側面がバンプ３８に接続されて第１絶縁膜２４に埋め込まれた配線パターン５４の上側面にフリップチップ接合されている。そして、最下の半導体チップ２０以外の半導体チップ２０は、それぞれ下側の半導体チップ２０の背面側に形成された配線パターン３４ａにフリップチップ接合されている。このようにして、３次元的に積層された複数の半導体チップ２０は、半導体チップ２０に形成されたビアホール２０ａを介して相互接続されている。
【０１３２】
第５実施形態の半導体装置１ｄは、第１実施形態と同様な効果を奏すると共に、配線基板を備えていないので配線基板を備えた他の実施形態の半導体装置よりその厚みを薄くすることができる。
【０１３３】
（第６の実施の形態）
図１４及び図１５は本発明の第６実施形態の半導体装置の製造方法を示す断面図である。第６実施形態が第５実施形態と異なる点は、金属板上に配線パターンを形成するばかりではなく、金属板の内部に配線パターンに接続されたバンプを予め形成しておくことにある。なお、他の実施形態と同一要素及び同一工程についてはその詳しい説明を省略する。
【０１３４】
第６実施形態の半導体装置の製造方法は、まず、図１４（ａ）に示すように、第５実施形態と同様な方法により、銅などからなる金属板５０の一方の面に配線パターンを形成するための開口部５２ａを有するレジスト膜５２をパターニングし、他方の面をレジスト膜５２で被覆する。
【０１３５】
その後、図１４（ｂ）に示すように、レジスト膜５２をマスクにして金属板５０の露出部をエッチングすることにより凹部５０ａを形成する。続いて、金属板５０をめっき給電層に利用した電解めっきにより、レジスト膜５２をマスクにして金属板５０の凹部５０ａ内にはんだめっきを施してはんだ層３８ａを形成する。
【０１３６】
次いで、図１４（ｃ）に示すように、上記した電解めっきと同様な方法により、レジスト膜５２の開口部５２ａに第５実施形態と同様な積層膜（金層／ニッケル層／金層）からなる配線パターン５４を形成する。その後に、レジスト膜５２を除去する。これにより、図１４（ｄ）に示すように、金属板５０の凹部５０ａ内にはんだ層３８ａが充填され、はんだ層３８ａに接続されて形成された配線パターン５４が得られる。このはんだ層３８ａは後工程でバンプとなるものである。
【０１３７】
次いで、図１５（ａ）に示すように、第１実施形態と同様な実装方法により、金属板５０上の配線パターン５４に電気的に接続された複数の半導体チップ２０を実装する。なお、第２実施形態の実装方法で半導体チップ２０を実装してもよい。
【０１３８】
次いで、図１５（ｂ）に示すように、最上の半導体チップ２０を被覆するパシベージョン膜３６を形成する。続いて、金属板５０をはんだ層３８ａ及び第１絶縁膜２４に対して選択的にエッチングして除去する。例えば、金属板５０が銅からなる場合、第５実施形態と同様なウェットエッチャントを用いることにより、はんだ層３８ａ及び第１絶縁膜（樹脂膜）２４に対して金属板５０を選択的に除去することができる。これにより、はんだ層３８ａが露出してバンプ３８となる。
【０１３９】
その後に、第１実施形態と同様に、図１５（ｂ）の複数の構造体を個々に分割することによりスタックドＣＳＰ構造を有する第６実施形態の半導体装置１ｅが完成する。
【０１４０】
第６実施形態は第１実施形態と同様な効果を奏すると共に、第５実施形態と同様に配線基板を備えていないので、他の実施形態より半導体装置の厚みを薄くすることができる。
【０１４１】
以上、第１〜第６実施形態により、本発明の詳細を説明したが、本発明の範囲は上記の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
【０１４２】
例えば、第１実施形態においても、第３実施形態と同様に、シリコン基板１０から構成された配線基板１１の配線パターン１８ａが層間絶縁膜２６に形成されたビアホールを介してパシベーション膜３６側に搭載されたバンプ３８に接続された形態としてもよい。
【０１４３】
【発明の効果】
以上説明したように、本発明では、個片化された良品の電子チップを剛性の強い配線基板にフリップチップ接合し、電子チップを絶縁膜で被覆して保持した後に、絶縁膜と電子チップを研削して電子チップを薄型化する。
【０１４４】
このようにすることにより、電子チップは配線基板に実装された後に絶縁膜で支持された状態で研削されて薄型化されるので、取り扱いが困難な薄型化された電子チップをハンドリングする必要がない。
【０１４５】
また、電子チップと絶縁膜との研削面を略同一面にして平坦化することが可能になるため、電子チップ上に他の電子チップをフリップ実装する際に接合の信頼性を向上させることができ、しかもバンプを介さずに接合できるようになる。
【０１４６】
このように、何ら不具合が発生することなく、薄型化された電子チップ（例えば１５０μｍ以下）を配線基板に実装できるようになり、厚みの薄い所望の半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は図３（ｃ）〜図３（ｄ）の工程の詳細を示す断面図である。
【図６】図６は本発明の第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図９】図９は本発明の第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１０】図１０は本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は本発明の第４実施形態の半導体装置を示す断面図である。
【図１２】図１２は本発明の第５実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図１３】図１３は本発明の第５実施形態の半導体装置の製造方法を示す断面図（その２）である。
【図１４】図１４は本発明の第６実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図１５】図１５は本発明の第６実施形態の半導体装置の製造方法を示す断面図（その２）である。
【符号の説明】
１，１ａ，１ｂ…半導体装置、１０…シリコン基板、１０ａ，１０ｘ，２５ａ，４０ａ…配線溝、１０ｂ，４０ｂ…スルーホール、１１，１１ａ，１１ｂ…配線基板、１２，２８…無機絶縁膜、１４，３０…バリア膜、１６，３２…シード膜、１８，３４…Ｃｕ膜、１８ａ，５４…配線パターン、１８ｂ，３４ｂ，４４…導電性プラグ、２０…半導体チップ、２０ａ，２４ａ，４２…ビアホール、２１…接続パッド、２３…バンプ、２４…第１絶縁膜、２５…第２絶縁膜、２６…層間絶縁膜、３４ａ…配線パターン（導電膜パターン）、３６…パシベーション膜、３８ａ…はんだ層、３８…バンプ、４０…絶縁基板、５０…金属板、５０ａ…開口部、５４ａ，５４ｃ…金層、５４ｂ…ニッケル層。

Claims (14)

  1. 表面に配線パターンを備えた配線基板を用意する工程と、
    一方の面に所定素子と接続端子とを備えた電子チップの該接続端子を前記配線基板の配線パターンにフリップチップ接合する工程と、
    前記電子チップを被覆する膜厚、又は前記電子チップの少なくとも他方の面が露出する膜厚で前記配線基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜及び前記電子チップの他方の面を削ることにより、前記電子チップの厚みを薄くする工程と、
    前記電子チップに、該電子チップの他方の面の所定部から前記電子チップの一方の面の接続端子に到達する深さのビアホールを形成する工程と、
    前記電子チップ及び第１絶縁膜の上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜の前記ビアホールに対応する部分を含む所定部をエッチングすることにより、前記ビアホールに連通する配線溝を形成する工程と、
    前記ビアホール及び配線溝内に導電膜を埋め込むことにより、前記接続端子に前記ビアホールを介して接続された導電膜パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 表面に配線パターンを備えた配線基板を用意する工程と、
    一方の面に所定素子と接続端子とを備えた電子チップの該接続端子を前記配線基板の配線パターンにフリップチップ接合する工程と、
    前記電子チップを被覆する膜厚、又は前記電子チップの少なくとも他方の面が露出する膜厚で前記配線基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜及び前記電子チップの他方の面を削ることにより、前記電子チップの厚みを薄くする工程と、
    前記第１絶縁膜に、該第１絶縁膜の所定部上面から前記配線基板の導電膜パターンに到達する深さのビアホールを形成する工程と、
    前記電子チップ及び第１絶縁膜の上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜の前記ビアホールに対応する部分を含む所定部をエッチングすることにより、前記ビアホールに連通する配線溝を形成する工程と、
    前記ビアホール及び配線溝内に導電膜を埋め込むことにより、前記配線基板の配線パターンに前記ビアホールを介して接続された導電膜パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. 前記電子チップの厚みを薄くする工程は、グラインダーにより研削する工程、又はグラインダーにより研削し、次いで、ＣＭＰにより研磨する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記チップの厚みを薄くする工程において、前記電子チップの研削面と前記第１絶縁膜の上面とは略同一の高さになって平坦化されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記導電性パターンを形成する工程の後に、
    前記電子チップと同様な構造の電子チップの接続端子を前記導電性パターンにフリップチップ接合する工程と、前記第１絶縁膜を形成する工程から前記導電性パターンを形成する工程とをｎ回（ｎは１以上の整数）繰り返すことにより、前記配線基板の上に複数の電子チップを三次元的に積層して実装することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記配線基板は前記配線パターンと同時に形成されたアライメントマークを備えており、前記電子チップにビアホールを形成する工程において、前記アライメントマークを認識することに基づいて前記電子チップのビアホールが形成される部分が特定されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  7. 前記電子チップにビアホールを形成する工程において、前記電子チップの他方の面からＸ線、赤外線又は可視光線を照射して透過させ、前記電子チップの一方の面の所定パターンを認識することに基づいて前記電子チップのビアホールが形成される部分が特定されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  8. 前記配線基板の上に複数の電子チップを３次元的に積層して実装する工程の後に、最上の前記電子チップの上又は上方にパシベーション膜を形成する工程をさらに有することを特徴とする請求項５に記載の半導体装置の製造方法
  9. 前記配線基板において、前記配線パターンに接続されると共に、該配線基板を貫通するスルーホール内に充填された導電性プラグを有し、
    前記配線基板の上に複数の電子チップを３次元的に積層して実装する工程の後に、前記配線基板の前記配線パターンが形成された面と反対面に露出する前記導電性プラグに接続されるバンプを形成する工程をさらに有することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記パシベーション膜を形成する工程の後に、
    前記配線基板の配線パターンの上であって、前記電子チップが実装されていない領域上の前記第１絶縁膜及び第２絶縁膜からなる複数の層間絶縁膜と前記パシベーション膜とをエッチングすることにより、前記配線パターンの一部を露出させるビアホールを形成する工程と、
    前記ビアホール内に導電性プラグを形成する工程と、
    前記導電性プラグに接続されたバンプを形成する工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記配線基板は、表面に前記配線パターンを備えた金属板であって、前記パシベーション膜を形成する工程の後に、
    前記金属板を、前記配線パターン及び前記第１絶縁膜に対して選択的にエッチングして除去することにより、前記配線パターンを露出させる工程と、
    前記配線パターンに接続されたバンプを形成する工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
  12. 前記配線基板は、金属板に設けられた凹部に充填されたはんだ層と該はんだ層上に形成された前記配線パターンとを備えた前記金属板であって、前記パシベーション膜を形成する工程の後に、
    前記金属板を、前記はんだ層及び前記第１絶縁膜に対して選択的にエッチングして除去することにより、前記はんだ層を露出させてバンプとする工程を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  13. 前記電子チップが積層されて実装された構造体が前記配線基板の複数の領域に形成されており、前記バンプを形成する工程の前又は後に、前記電子チップが積層されて実装された構造体が所定数含まれるように、前記配線基板を分割する工程をさらに有することを特徴とする請求項９に記載の半導体装置の製造方法。
  14. 前記電子チップの厚みを薄くする工程において、前記電子チップの厚みは１０乃至１５０μｍになることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
JP2002320980A 2002-11-05 2002-11-05 半導体装置の製造方法 Expired - Fee Related JP4056854B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2002320980A JP4056854B2 (ja) 2002-11-05 2002-11-05 半導体装置の製造方法
KR1020030076636A KR20040040352A (ko) 2002-11-05 2003-10-31 반도체 장치 및 그 제조 방법
US10/698,940 US6958544B2 (en) 2002-11-05 2003-11-03 Semiconductor device and method of manufacturing the same
TW092130793A TW200414495A (en) 2002-11-05 2003-11-04 Semiconductor device and method of manufacturing the same
CNA2003101045976A CN1499590A (zh) 2002-11-05 2003-11-04 半导体器件及其制造方法
EP06124616A EP1801866B1 (en) 2002-11-05 2003-11-05 Method of manufacturing a semiconductor device
DE60324376T DE60324376D1 (de) 2002-11-05 2003-11-05 Halbleiterbauelement und Verfahren zu dessen Herstellung
DE60327721T DE60327721D1 (de) 2002-11-05 2003-11-05 Verfahren zur Herstellung eines Halbleiterbauelements
EP03256994A EP1418617B1 (en) 2002-11-05 2003-11-05 Semiconductor device and method of manufacturing the same
US11/138,418 US7507602B2 (en) 2002-11-05 2005-05-27 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002320980A JP4056854B2 (ja) 2002-11-05 2002-11-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004158537A JP2004158537A (ja) 2004-06-03
JP4056854B2 true JP4056854B2 (ja) 2008-03-05

Family

ID=32105417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002320980A Expired - Fee Related JP4056854B2 (ja) 2002-11-05 2002-11-05 半導体装置の製造方法

Country Status (7)

Country Link
US (2) US6958544B2 (ja)
EP (2) EP1418617B1 (ja)
JP (1) JP4056854B2 (ja)
KR (1) KR20040040352A (ja)
CN (1) CN1499590A (ja)
DE (2) DE60327721D1 (ja)
TW (1) TW200414495A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019049659A1 (ja) * 2017-09-05 2019-03-14 株式会社荏原製作所 機能性チップを備える基板を研磨する方法

Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003088355A1 (fr) * 2002-04-17 2003-10-23 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteur et son procede d'assemblage
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP3920195B2 (ja) * 2002-11-11 2007-05-30 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005051150A (ja) 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
JP5052130B2 (ja) * 2004-06-04 2012-10-17 カミヤチョウ アイピー ホールディングス 三次元積層構造を持つ半導体装置及びその製造方法
GB0414935D0 (en) * 2004-07-02 2004-08-04 Ykk Europ Ltd Zip fastener with emergency opening facility
TWI250596B (en) * 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
JP4558413B2 (ja) * 2004-08-25 2010-10-06 新光電気工業株式会社 基板、半導体装置、基板の製造方法、及び半導体装置の製造方法
JP4252019B2 (ja) * 2004-09-01 2009-04-08 三洋電機株式会社 回路装置およびその製造方法
JP2006196668A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 半導体装置及びその製造方法
US7538032B2 (en) * 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
JP2008532307A (ja) * 2005-03-02 2008-08-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体パッケージ及び作成パッケージを製造する方法
US8049293B2 (en) * 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2006351590A (ja) * 2005-06-13 2006-12-28 Sony Corp マイクロデバイス内蔵基板およびその製造方法
JP2007019379A (ja) * 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4791772B2 (ja) 2005-07-14 2011-10-12 株式会社ディスコ ウェーハの加工方法
US9601474B2 (en) * 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
DE102005044216A1 (de) * 2005-09-15 2007-03-29 Smartrac Technology Ltd. Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP4758222B2 (ja) * 2005-12-21 2011-08-24 株式会社ディスコ ウエーハの加工方法および装置
SG133445A1 (en) * 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
KR100685177B1 (ko) * 2006-03-10 2007-02-22 삼성전기주식회사 보드 온 칩 패키지 및 그 제조 방법
JP2007317822A (ja) * 2006-05-25 2007-12-06 Sony Corp 基板処理方法及び半導体装置の製造方法
FR2901635A1 (fr) * 2006-06-09 2007-11-30 Commissariat Energie Atomique Dispositif de connexion tridimensionnel dans un substrat
US7989915B2 (en) * 2006-07-11 2011-08-02 Teledyne Licensing, Llc Vertical electrical device
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7750451B2 (en) * 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
US7960210B2 (en) * 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
US7829462B2 (en) 2007-05-03 2010-11-09 Teledyne Licensing, Llc Through-wafer vias
WO2008137511A1 (en) * 2007-05-04 2008-11-13 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
JP2008306105A (ja) * 2007-06-11 2008-12-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
KR101533663B1 (ko) 2007-08-03 2015-07-03 테세라, 인코포레이티드 재구성된 웨이퍼를 이용한 스택 패키지
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US7858440B2 (en) * 2007-09-21 2010-12-28 Infineon Technologies Ag Stacked semiconductor chips
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
JP4404162B2 (ja) * 2008-02-27 2010-01-27 住友電気工業株式会社 窒化物半導体ウエハ−
JP4395812B2 (ja) 2008-02-27 2010-01-13 住友電気工業株式会社 窒化物半導体ウエハ−加工方法
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
US8187972B2 (en) 2008-07-01 2012-05-29 Teledyne Scientific & Imaging, Llc Through-substrate vias with polymer fill and method of fabricating same
US8129256B2 (en) * 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal
US8063475B2 (en) * 2008-09-26 2011-11-22 Stats Chippac Ltd. Semiconductor package system with through silicon via interposer
US8088667B2 (en) 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias
US8283250B2 (en) * 2008-12-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming a conductive via-in-via structure
TW201114003A (en) * 2008-12-11 2011-04-16 Xintec Inc Chip package structure and method for fabricating the same
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
TWI401754B (zh) * 2009-03-13 2013-07-11 Chipmos Technologies Inc 半導體裝置之製造方法
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
TWI384925B (zh) * 2009-03-17 2013-02-01 Advanced Semiconductor Eng 內埋式線路基板之結構及其製造方法
US8258010B2 (en) * 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
US8169055B2 (en) * 2009-03-18 2012-05-01 International Business Machines Corporation Chip guard ring including a through-substrate via
US8294280B2 (en) 2009-05-07 2012-10-23 Qualcomm Incorporated Panelized backside processing for thin semiconductors
US8084853B2 (en) * 2009-09-25 2011-12-27 Mediatek Inc. Semiconductor flip chip package utilizing wire bonding for net switching
FR2959596B1 (fr) * 2010-04-30 2012-07-06 Soitec Silicon On Insulator Amincissement detourant
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
JP5730654B2 (ja) * 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8736066B2 (en) * 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
FR2968834A1 (fr) * 2010-12-10 2012-06-15 St Microelectronics Crolles 2 Procede de realisation de structures integrees tridimensionnelles
WO2012120659A1 (ja) * 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
US9099448B2 (en) * 2011-03-23 2015-08-04 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
US9391046B2 (en) * 2011-05-20 2016-07-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming 3D semiconductor package with semiconductor die stacked over semiconductor wafer
JP5613620B2 (ja) 2011-05-27 2014-10-29 新光電気工業株式会社 配線基板及びその製造方法
JP5775747B2 (ja) 2011-06-03 2015-09-09 新光電気工業株式会社 配線基板及びその製造方法
US9324659B2 (en) * 2011-08-01 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming POP with stacked semiconductor die and bumps formed directly on the lower die
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US20130044448A1 (en) * 2011-08-18 2013-02-21 Biotronik Se & Co. Kg Method for Mounting a Component to an Electric Circuit Board, Electric Circuit Board and Electric Circuit Board Arrangement
US9064883B2 (en) 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US20130113084A1 (en) * 2011-11-04 2013-05-09 Roden R. Topacio Semiconductor substrate with molded support layer
KR101835483B1 (ko) * 2011-12-09 2018-03-08 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR101394203B1 (ko) * 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
SE538069C2 (sv) * 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
CN102593016A (zh) * 2012-03-20 2012-07-18 中国科学院微电子研究所 一种在柔性基板上安装薄芯片的方法
SE538058C2 (sv) * 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
TWI451826B (zh) * 2012-05-28 2014-09-01 Zhen Ding Technology Co Ltd 多層電路板及其製作方法
CN103545246B (zh) * 2012-07-12 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US8778755B2 (en) * 2012-07-12 2014-07-15 Bae Systems Information And Electronic Systems Integration Inc. Method for fabricating a metal-insulator-metal capacitor
CN103579087B (zh) * 2012-07-26 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种三维集成电路结构的制作方法和三维集成电路结构
CN103681647B (zh) * 2012-09-24 2017-07-21 环旭电子股份有限公司 封装结构及其制造方法
JP5464250B2 (ja) * 2012-10-02 2014-04-09 株式会社ニコン 積層半導体素子製造方法および積層半導体素子製造装置
US10522444B2 (en) 2013-03-11 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment method and apparatus for semiconductor packaging
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US20140306349A1 (en) * 2013-04-11 2014-10-16 Qualcomm Incorporated Low cost interposer comprising an oxidation layer
JP2014236102A (ja) * 2013-05-31 2014-12-15 凸版印刷株式会社 貫通電極付き配線基板、その製造方法及び半導体装置
US10192810B2 (en) 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US10971476B2 (en) 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
JP2016058655A (ja) * 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
WO2016089831A1 (en) * 2014-12-02 2016-06-09 Invensas Corporation Interposers with circuit modules encapsulated by moldable material in a cavity, and methods of fabrication
US9786599B2 (en) 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
JP2017054872A (ja) * 2015-09-08 2017-03-16 株式会社東京精密 ウェーハ研削方法及びウェーハ研削装置
US10229877B2 (en) * 2016-06-22 2019-03-12 Nanya Technology Corporation Semiconductor chip and multi-chip package using thereof
CN106099657B (zh) * 2016-07-26 2018-05-22 中航光电科技股份有限公司 一种线缆组件布线方法及工装
JP6903375B2 (ja) * 2017-04-19 2021-07-14 株式会社ディスコ デバイスチップの製造方法
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
DE102017120875B4 (de) * 2017-06-15 2022-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vorrichtung und Verfahren mit RDL-Last-Prozess-Geformtem Gehäuse
US10497846B2 (en) * 2017-07-11 2019-12-03 Lg Innotek Co., Ltd. Light emitting device package
WO2020039574A1 (ja) * 2018-08-24 2020-02-27 キオクシア株式会社 半導体装置およびその製造方法
DE102019202721B4 (de) 2019-02-28 2021-03-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. 3d-flexfolien-package
DE102019202716B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Flex-folien-package mit coplanarer topologie für hochfrequenzsignale und verfahren zum herstellen eines derartigen flex-folien-packages
DE102019202718B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Dual-Folienpackage und Verfahren zum Herstellen desselben
DE102019202715A1 (de) 2019-02-28 2020-09-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Folienbasiertes package mit distanzausgleich
DE102019202720B4 (de) * 2019-02-28 2021-04-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Chip-Folienpackage für Halbleiter-Chips mit indirekter Kontaktierung und Verfahren zum Herstellen Desselben
WO2020215225A1 (zh) * 2019-04-23 2020-10-29 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
JP7050718B2 (ja) * 2019-05-16 2022-04-08 三菱電機株式会社 はんだ付け用位置決め治具
CN112490129A (zh) * 2019-09-11 2021-03-12 华邦电子股份有限公司 半导体封装及其制造方法
US11362064B2 (en) * 2019-09-28 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with shared barrier layer in redistribution and via
US20210107094A1 (en) * 2019-10-14 2021-04-15 Haesung Ds Co., Ltd. Apparatus for and method of polishing surface of substrate
KR20210055164A (ko) * 2019-11-07 2021-05-17 삼성전자주식회사 반도체 소자 및 이를 구비한 반도체 패키지
CN113078133A (zh) * 2021-06-03 2021-07-06 浙江集迈科微电子有限公司 多层布线转接板及其制备方法
CN113257786B (zh) * 2021-06-17 2021-11-02 浙江集迈科微电子有限公司 用于射频传输的多层布线转接板及其制备方法
CN113707566A (zh) * 2021-08-16 2021-11-26 矽磐微电子(重庆)有限公司 半导体结构的制造方法及半导体结构
US11942407B2 (en) * 2021-08-31 2024-03-26 Texas Instruments Incorporated Semiconductor chip packages having bond over active circuit (BOAC) structures
US20230197646A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Low loss microstrip and stripline routing with blind trench vias for high speed signaling on a glass core

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156348A (ja) * 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
JP4606685B2 (ja) * 1997-11-25 2011-01-05 パナソニック株式会社 回路部品内蔵モジュール
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
EP1154474A4 (en) 1999-08-23 2008-07-16 Rohm Co Ltd SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THEREOF
US6251705B1 (en) 1999-10-22 2001-06-26 Agere Systems Inc. Low profile integrated circuit packages
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP4320492B2 (ja) * 1999-12-08 2009-08-26 株式会社デンソー 半導体素子の実装構造および半導体素子の実装構造の製造方法
JP3670917B2 (ja) 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
TW569424B (en) 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP2001339011A (ja) 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2001323645A (ja) 2000-05-19 2001-11-22 Eidai Co Ltd 板 材
JP3757766B2 (ja) * 2000-07-07 2006-03-22 セイコーエプソン株式会社 半導体装置及びその製造方法、並びに電子機器
JP3911115B2 (ja) * 2000-07-25 2007-05-09 株式会社吉野工業所 棒状部材の繰り出し容器
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP2002093831A (ja) 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002270718A (ja) 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002305282A (ja) 2001-04-06 2002-10-18 Shinko Electric Ind Co Ltd 半導体素子とその接続構造及び半導体素子を積層した半導体装置
JP2003031719A (ja) * 2001-07-16 2003-01-31 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法並びに半導体装置
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019049659A1 (ja) * 2017-09-05 2019-03-14 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
JP2019047022A (ja) * 2017-09-05 2019-03-22 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
JP7177207B2 (ja) 2017-09-05 2022-11-22 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
US11597051B2 (en) 2017-09-05 2023-03-07 Ebara Corporation Method for polishing substrate including functional chip

Also Published As

Publication number Publication date
DE60327721D1 (de) 2009-07-02
JP2004158537A (ja) 2004-06-03
US6958544B2 (en) 2005-10-25
DE60324376D1 (de) 2008-12-11
US7507602B2 (en) 2009-03-24
CN1499590A (zh) 2004-05-26
EP1801866B1 (en) 2009-05-20
US20050212126A1 (en) 2005-09-29
EP1418617A3 (en) 2004-05-26
US20040119166A1 (en) 2004-06-24
EP1418617A2 (en) 2004-05-12
TW200414495A (en) 2004-08-01
EP1418617B1 (en) 2008-10-29
KR20040040352A (ko) 2004-05-12
EP1801866A2 (en) 2007-06-27
EP1801866A3 (en) 2007-12-19

Similar Documents

Publication Publication Date Title
JP4056854B2 (ja) 半導体装置の製造方法
US11742254B2 (en) Sensor package and method
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP4547728B2 (ja) 半導体装置及びその製造方法
US7074703B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
CN110660753B (zh) 半导体封装件和方法
JP4100936B2 (ja) 半導体装置の製造方法
US10593620B2 (en) Fan-out package with multi-layer redistribution layer structure
TWI754839B (zh) 封裝結構及其形成方法
JP2005322858A (ja) 半導体装置の製造方法
JP2004221348A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008028325A (ja) 半導体装置の製造方法
JP3920195B2 (ja) 電子部品実装構造及びその製造方法
US20230352357A1 (en) Sensor packages
JP6440291B2 (ja) 半導体装置及びその製造方法
CN113161302A (zh) 半导体封装结构、半导体封装件及其制造方法
JP4334397B2 (ja) 半導体装置及びその製造方法
KR20210134868A (ko) 반도체 패키지 및 그 제조 방법
TW200933844A (en) Wafer level package with die receiving through-hole and method of the same
JP7451880B2 (ja) 半導体パッケージおよび製造方法
JP3685724B2 (ja) 回路装置
JP2005005730A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071212

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131221

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees