DE102017120875B4 - Vorrichtung und Verfahren mit RDL-Last-Prozess-Geformtem Gehäuse - Google Patents

Vorrichtung und Verfahren mit RDL-Last-Prozess-Geformtem Gehäuse Download PDF

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Abstract

Verfahren, umfassend:Bonden eines ersten Vorrichtungs-Chips (20A) und eines zweiten Vorrichtungs-Chips (20B) an ein Substrat (12);Füllen einer Lücke zwischen dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip mit Lückenfüllmaterial (40), wobei ein oberer Abschnitt des Lückenfüllmaterials den ersten Vorrichtungs-Chip (20A) und den zweiten Vorrichtungs-Chip (20B) abdeckt;Bilden von Durchkontaktierungen (44), die durch den oberen Abschnitt des Lückenfüllmaterials (40) eindringen, wobei die Durchkontaktierungen elektrisch mit dem ersten Vorrichtungs-Chip (20A) und dem zweiten Vorrichtungs-Chip (20B) gekoppelt sind;Bilden von Umverdrahtungsleitungen (56A, 56B, 56C) über dem Lückenfüllmaterial unter Verwenden von Damascene-Prozessen, undBilden elektrischer Verbinder (74) über den Umverdrahtungsleitungen (56A, 56B, 56C) und das elektrische Verbinden mit ihnen.

Description

  • STAND DER TECHNIK
  • Die Gehäuse integrierter Schaltungen werden zunehmend komplex, mit mehr Vorrichtungs-Chips in ein und demselben Gehäuse, um mehr Funktionen zu erzielen. Ein Gehäuse kann zum Beispiel eine Vielzahl von Vorrichtungs-Chips aufweisen, wie zum Beispiel Prozessoren und Speicherwürfel, die auf ein und demselben Interposer gebondet sind. Der Interposer kann basierend auf einem Halbleitersubstrat gebildet werden, mit „Through-Silicon“-Durchkontaktierungen, um die Merkmale, die auf den entgegengesetzten Seiten des Interposers gebildet sind, miteinander zu vernetzen. Eine Formmasse kapselt die Vorrichtungs-Chips ein. Das Gehäuse, das den Interposer und die Vorrichtungs-Chips aufweist, wird ferner auf ein Gehäusesubstrat gebondet. Zusätzlich können oberflächenmontierbare Vorrichtungen ebenfalls auf das Substrat gebondet werden. Ein Wärmespreizer kann an den oberen Oberflächen der Vorrichtungs-Chips angebracht werden, um die Wärme, die von den Vorrichtungs-Chips erzeugt wird, abzuleiten. Der Wärmespreizer kann einen Schürzenabschnitt auf dem Gehäusesubstrat befestigt haben.
  • Die EP 1418617 A2 bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Bildung eines Verdrahtungsmusters auf einem Substrat und die Bildung einer Flip-Chip-Bindung umfasst.
  • Die US 2015/0318263 A1 betrifft ein Halbleiter-Paket, das eine erste Umverteilungsschicht (RDL), die auf einer ersten Seite eines ersten Substrats angeordnet ist, und eine zweiten RDL, die auf einer ersten Seite eines zweiten Substrats angeordnet ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1A und 1B bis 11 veranschaulichen die Querschnittansichten von Zwischenstufen des Bildens der Gehäuse unter Verwenden des Redistribution Line (RDL)-Last-Prozesses in Übereinstimmung mit einigen Ausführungsformen.
    • Die 12 und 13 veranschaulichen die Querschnittansichten einiger Gehäuse, die unter Verwenden des RDL-Last-Prozesses in Übereinstimmung mit einigen Ausführungsformen gebildet werden.
    • 14 veranschaulicht eine Dual-Damascene-Struktur und einen „Under-Bump Metallurgy“ (UBM)-Lothöcker in einem Gehäuse in Übereinstimmung mit einigen Ausführungsformen.
    • 15 veranschaulicht einen Prozessablauf für das Formen eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an anderen Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Ein Gehäuse, das basierend auf dem Redistribution Line (RDL)-Last-Prozess geformt wird und ein Verfahren zu seinem Bilden werden in Übereinstimmung mit diversen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens des Gehäuses sind in Übereinstimmung mit einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den diversen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen durchgehend zum Bezeichnen gleicher Elemente verwendet.
  • Die 1A und 1B bis 11 veranschaulichen die Querschnittansichten von Zwischenstufen des Bildens eines Gehäuses unter Verwenden des RDL-Last-Prozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in den 1A und 1B bis 11 gezeigt sind, sind auch schematisch in dem Prozessablauf 200, der in 15 gezeigt ist, wiedergegeben.
  • 1A veranschaulicht den Wafer 10. Der Wafer 10 weist ein Bulk-Substrat 12 auf, das ein Siliziumsubstrat, ein Glassubstrat oder ein Metallsubstrat sein kann. Der Wafer 10 kann die Form eines typischen Halbleiterwafers haben. Der Wafer 10 kann zum Beispiel in Draufsicht eine kreisförmige Form haben und kann einen ca. 20-cm-Durchmesser, einen ca. 30-cm-Durchmesser (8-Zoll-Durchmesser, einen 12-Zoll-Durchmesser) oder dergleichen haben. Wenn es aus Metall gebildet ist, kann das Substrat 12 aus Kupfer, Aluminium, rostfreiem Stahl oder dergleichen gebildet sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, gibt es keine aktive Vorrichtung (wie zum Beispiel einen Transistor und eine Diode) und passive Vorrichtungen (wie zum Beispiel einen Kondensator, Induktor und Widerstand), der/die in dem Wafer 10 gebildet ist. Der Wafer 10 hat zwei Funktionen. Zunächst stellt der Wafer 10 mechanisches Tragen für die Struktur bereit, die in aufeinanderfolgenden Schritten gebildet wird, da die aufeinanderfolgend gebondeten Vorrichtungs-Chips sehr dünn sind, um eine gute Lückenfüllung zu haben. Das Substrat 12 kann auch hohe Wärmeleitfähigkeit haben, und daher kann der Wafer 10 als ein Wärmespreizer wirken.
  • Die dielektrische Schicht 14 kann an der Oberfläche des Substrats 12 gebildet werden. Der entsprechende Schritt ist als Schritt 202 in dem in 15 gezeigten Prozessablauf veranschaulicht. Die dielektrische Schicht 14 kann zum Beispiel aus Siliziumoxid gebildet sein, das durch Oxidieren des Substrats 12 in einer Sauerstoff enthaltenden Umgebung gebildet werden kann. Alternativ wird die dielektrische Schicht 14 durch Oxidieren des Substrats 12 in Wasserdampf gebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die dielektrische Schicht 14 durch das Ablagern eines Oxids, wie zum Beispiel Siliziumoxid (das aus Tetraethyl-Orthosilikat (TEOS) gebildet werden kann), Siliziumoxinitrid oder dergleichen gebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden Bond-Pads 16 in der dielektrischen Schicht 14 gebildet. Der entsprechende Schritt ist als Schritt 204 in dem in 15 gezeigten Prozessablauf veranschaulicht. Die unteren Oberflächen der Bond-Pads 16 können mit der veranschaulichten unteren Oberfläche der dielektrischen Schicht 14 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung koplanar sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, erstrecken sich die Bond-Pads 16 in das Substrat 12, und die Abschnitte von Bond-Pads 16 in dem Substrat 12 sind unter Verwenden gestrichelter Linien gezeigt, um anzugeben, dass sich die Bond-Pads 16 in das Substrat 12 erstrecken können oder nicht.
  • Zum Bilden der Bond-Pads 16, werden Gräben (als mit Bond-Pad 16 gefüllt gezeigt) durch Ätzen der dielektrischen Schicht 14 und des Substrats 12 gebildet, so dass sich die Gräben auch in die dielektrische Schicht 14 und das Substrat 12 erstrecken. Die Tiefe D1 der Abschnitte der Gräben innerhalb des Substrats 12 kann größer sein als etwa 1 µm, und kann in Abhängigkeit von der Stärke des Substrats 12 zwischen etwa 2 µm und etwa 20 µm liegen. Die Tiefe D1 kann zum Beispiel zwischen etwa 20 Prozent und etwa 60 Prozent der Stärke des Substrats 12 betragen. Es ist klar, dass die in der Beschreibung durchgehend zitierten Werte Beispiele sind und auf unterschiedliche Werte geändert werden können.
  • Die Gräben werden dann gefüllt, um Bond-Pads 16, wie in 1A gezeigt, zu bilden. Es ist klar, dass, obwohl die Merkmale 16 Bond-Pads genannt werden, die Merkmale 16 einzelne Pads oder vernetzte Metallleitungen sein können. In Übereinstimmung mit einigen Ausführungsformen, werden die Bond-Pads 16 aus Kupfer oder anderen Metallen, die für Hybridbonding (aufgrund des relativ leichten Diffundierens) geeignet sind, gebildet. Nach dem Füllen, wird eine Planarisierung ausgeführt, um die oberen Oberflächen der Bond-Pads 16 mit der oberen Oberfläche der dielektrischen Schicht 14 zu planarisieren. Die Planarisierung kann einen chemischmechanischen Polierprozess (Chemical Mechanical Polish - CMP) oder einen mechanischen Schleifprozess aufweisen.
  • Die Gräben (und die resultierenden Bond-Pads 16) können in diversen Mustern verteilt werden. Die Gräben können zum Beispiel als einzelne Öffnungen gebildet werden, die als ein Array, ein Bienenstockmuster oder andere wiederholte Muster zugewiesen werden können. Die Formen in Draufsicht der Gräben können Rechtecke, Quadrate, Kreise, Sechsecke oder dergleichen sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, können die Gräben, wenn sie in der Draufsicht der Struktur, die in 1A gezeigt ist, betrachtet werden, parallele Gräben sein, die sich in eine einzige Richtung erstrecken. Die Gräben können auch vernetzt sein, um ein Gitter zu bilden. Das Gitter kann eine erste Vielzahl von Gräben parallel zueinander und gleichmäßig oder ungleichmäßig beabstandet, und eine zweite Vielzahl von Gräben parallel zueinander und gleichmäßig oder ungleichmäßig beabstandet aufweisen. Die erste Vielzahl von Gräben und die zweite Vielzahl von Gräben stoßen aufeinander, um das Gitter zu bilden, und die erste Vielzahl von Gräben und die zweite Vielzahl von Gräben können in der Draufsicht zueinander senkrecht sein oder nicht.
  • In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, werden keine Bond-Pads in der dielektrischen Schicht 14 und dem Substrat gebildet. Das Substrat 12 ist folglich ein unbelegtes Substrat, das aus homogenem Material (einem Halbleiter, Glas oder einem Metall) gebildet ist, und die dielektrische Schicht 14 ist eine ganzflächige planare Schicht, wie in 1B gezeigt.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden Mikrogräben 18 in dem Substrat 12 gebildet. Die Mikrogräben 18 sind Leerräume, in welchen ein Kühlmittel, wie zum Beispiel Öl, Wasser, Gas oder dergleichen fließen kann. Das Bilden von Mikrogräben 18 kann das Ätzen eines ersten Substrats (wie zum Beispiel das Substrat 12A in 1A) aufweisen, um Mikrogräben zu bilden, und das Abdecken der Mikrogräben mit einem anderen Substrat (wie zum Beispiel dem Substrat 12B), um die Mikrogräben abzudichten, wobei Öffnungen 15 in dem Substrat 12B gebildet werden, um mit den Mikrogräben 18 zu verbinden. Die Mikrogräben 18 sind unter Verwenden gestrichelter Linien veranschaulicht, um anzugeben, dass sie gebildet werden können oder nicht.
  • Unter Bezugnahme auf 2 werden die Gehäusebauteile 20A und 20B an den Wafer 10 gebondet. Der entsprechende Schritt ist als Schritt 206 in dem in 15 gezeigten Prozessablauf veranschaulicht. Die Gehäusebauteile 20A und 20B können Vorrichtungs-Chips oder Gehäuse sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weisen die Gehäusebauteile 20A und 20B Logik-Chips auf, die aus einer Zentraleinheit (Central Processing Unit - CPU)-Chip, einer Micro Control Unit (MCU)-Chip, einem Eingangs-Ausgangs (IO)-Chip, einem BaseBand (BB)-Chip oder einem Anwendungsprozessor (Application Processor - AP)-Chip ausgewählt werden können. Die Gehäusebauteile 20A und 20B können auch einen oder mehrere Speicherchips aufweisen. In der folgenden Besprechung werden die Gehäusebauteile 20A und 20B als ein Beispiel Vorrichtungs-Chips genannt, sie können aber andere Vorrichtungstypen sein, wie zum Beispiel Gehäuse, Chipstapel, Speicherwürfel oder dergleichen. Obwohl die Gehäusebauteile 20A und 20B als dieselbe Struktur habend veranschaulicht sind, können sie auch unterschiedliche Schaltungen, unterschiedliche Größen, unterschiedliche Stärke haben und/oder können eine unterschiedliche Anzahl von Vorrichtungs-Chips aufweisen.
  • Die Vorrichtungs-Chips 20A und 20B weisen jeweils Halbleitersubstrate 22A und 22B auf, die Siliziumsubstrate sein können. Die Vorrichtungs-Chips 20A und 20B können jeweils auch Vernetzungsstrukturen 24A und 24B aufweisen, um die aktiven Vorrichtungen und passiven Vorrichtungen in den Vorrichtungs-Chips 20A und 20B zu verbinden. Die Vernetzungsstrukturen 24A und 24B weisen Metallleiter und Durchkontaktierungen (nicht gezeigt) auf. Ferner können die dielektrischen Schichten, in welchen die Metallleiter und Durchkontaktierungen der Verbindungsstrukturen 20A und 24B gebildet werden, unter Verwenden dielektrischer Low-k-Materialien gebildet werden, die Dielektrizitätskonstanten (k-Werte) haben, die niedriger als etwa 3,0, niedriger als etwa 2,5 oder sogar noch niedriger sind. Das dielektrische Material kann aus Black Diamond (ein Warenzeichen von Applied Materials), ein carbonhaltiges dielektrisches Low-k-Material, Hydrogen SilsesQuioxane (HSQ - Wasserstoff-Silsesquioxan), MethylSilsesQuioxane (MSQ) oder dergleichen gebildet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, werden die dielektrischen Schichten in den Verbindungsstrukturen 24A und 24B aus einem auf Oxid basierenden dielektrischen Material, wie zum Beispiel Siliziumoxid oder Siliziumoxinitrid, gebildet.
  • Die Vernetzungsstrukturen 24A und 24B weisen jeweils Metall-Pads 25A und 25B auf, die in der oberen Metallschicht der Vernetzungsstrukturen liegen. Passivierungsschichten 28A und 28B (alternativ passivation-1) genannt, können jeweils über den Vernetzungsstrukturen 24A und 24B gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Passivierungsschichten 28A und 28B aus anorganischen dielektrischen Materialien, wie zum Beispiel Siliziumoxid oder Siliziumnitrid, gebildet und können eine einschichtige Struktur oder eine Verbundstruktur haben. Die Verbundstruktur kann zum Beispiel eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht aufweisen. Die Metall-Pads 32A und 32B werden jeweils über den Passivierungsschichten 28A und 28B gebildet und sind mit den darunterliegenden Vorrichtungen durch Durchkontaktierungen 26A und 26B, die jeweils in den Passivierungsschichten 28A und 28B gebildet sind, verbunden.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Metall-Pads 32A und 32B aus Aluminium oder Aluminium-Kupfer gebildet, und daher gelegentlich Aluminium-Pads genannt. Über den Metall-Pads 32A und 32B werden Passivierungsschichten 30A und 30B (alternativ passivation-2 genannt) gebildet, die unter Verwenden von Materialien, die aus denselben Kandidatenmaterialien wie zum Bilden der Passivierungsschichten 28A und 28B ausgewählt werden, gebildet werden können.
  • Der Vorrichtungs-Chip 20A kann Bond-Pads 34 und eine dielektrische Schicht 36A an der veranschaulichten unteren Oberfläche des Vorrichtungs-Chips 20A aufweisen. Die veranschaulichten unteren Oberflächen der Bond-Pads 34 sind mit der veranschaulichten unteren Oberfläche der dielektrischen Schicht 36A koplanar. Der Vorrichtungs-Chip 20B weist Bond-Pads 34 und eine dielektrische Schicht 36B an der veranschaulichten unteren Oberfläche auf. Die veranschaulichten unteren Oberflächen der Bond-Pads 34 sind mit der veranschaulichten unteren Oberfläche der dielektrischen Schicht 36B koplanar. Der Bildungsprozess der dielektrischen Schichten 36A/36B und Bond-Pads 34 kann jeweils ähnlich dem Bilden der dielektrischen Schicht 14 und der Bond-Pads 16 sein. Die dielektrischen Schichten 36A und 36B können aus Siliziumoxinitrid oder anderen Sauerstoff enthaltenden dielektrischen Materialien, wie Siliziumoxinitrid, gebildet werden. Das Muster und die horizontalen Größen der Bond-Pads 36A und 36B können gleich oder ähnlich sein wie die der jeweiligen Bond-Pad 16, an welche die Bond-Pads 36A und 36B gebondet sind. Vorteilhafterweise stellen die Bond-Pads 34 durch Kontaktieren (und sogar Eingefügtsein in) der Substrate 22A und 22B einen guten Wärmeableitungsweg bereitstellen, so dass die Wärme, die in den Vorrichtungs-Chips 20A und 20B erzeugt wird, leicht in das Bulk-Substrat 12 durch die Bond-Pads 16 abgeleitet werden kann.
  • Die Vorrichtungs-Chips 20A und 20B sind dünne Chips, zum Beispiel mit einer Stärke zwischen etwa 15 µm und etwa 30 µm. Da die Vorrichtungs-Chips 20A und 20B dünn sind, wird das Seitenverhältnis einer Lücke 38 zwischen den benachbarten Vorrichtungs-Chips 20A und 20B niedrig gehalten, um gutes Lückenfüllen zu erzielen. Anderenfalls ist das Lückenfüllen aufgrund des ansonsten hohen Seitenverhältnisses schwierig.
  • Das Bonden der Vorrichtungs-Chips 20A und 20B an der darunterliegenden Struktur kann durch Hybridbonden erzielt werden. Die Bond-Pads 34 sind zum Beispiel an die Bond-Pad 16 durch direktes Metall-an-Metall-Bonden gebondet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, ist das direkte Metall-an-Metall-Bonden ein direktes Bonden von Kupfer an Kupfer. Außerdem werden die dielektrischen Schichten 36A und 36B zum Beispiel mit Si-O-Si-Bonds an die dielektrische Schicht 14 gebondet. Das Hybridbonden kann ein Vorbonden gefolgt von einem Glühen aufweisen, so dass die Metalle in den Bond-Pads 34 mit den Metallen in den jeweiligen darunterliegenden Bond-Pads 16 diffundieren, um ein direktes Metall-an-Metall-Bonden zu bilden.
  • In Übereinstimmung mit alternativen Ausführungsformen, die in 1B gezeigt, werden in dem Wafer 10 keine Bond-Pads gebildet. Die Bond-Pads 36A und 36B, wie sie in 2 gezeigt sind, werden folglich auch nicht gebildet, und das Bonden der Vorrichtungs-Chips 20A und 20B an der dielektrischen Schicht 14 erfolgt durch Fusionsbonden (Dielektrikum-an-Dielektrikum-Bonden) .
  • In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, ist das Substrat 12 ein Glassubstrat oder ein Metallsubstrat. Die Schicht 14 kann folglich aus Thermal Interface Material (TIM) (Wärmeschnittflächenmaterial) gebildet werden, das ein Klebstoff ist, der eine hohe Wärmeleitfähigkeit hat. Die Vorrichtungs-Chips 20A und 20B werden daher an das Substrat 12 durch das TIM 14 geklebt (siehe 12). In Übereinstimmung mit diesen Ausführungsformen, werden die dielektrischen Schichten 36A und 36B in 1 eventuell nicht gebildet, und die Bond-Pads 34 können gebildet werden oder nicht.
  • Dann werden die Lücken 38 mit Lückenfüllmaterial 40, wie in 3 gezeigt, gefüllt. Der entsprechende Schritt ist als Schritt 208 in dem in 15 gezeigten Prozessablauf veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist das Lückenfüllmaterial 40 ein anorganisches Dielektrikum auf, das ein auf Oxid basierendes, wie zum Beispiel Siliziumoxid basierendes, Dielektrikum sein kann. Das Siliziumoxid kann zum Beispiel aus TEOS gebildet werden. Das Bildungsverfahren kann chemische Dampfphasenabscheidung (Chemical Vapor Deposition - CVD), hochdichte Plasma-Dampfphasenabscheidung (High-Density Plasma Chemical Vapor Deposition - HDPCVD) oder dergleichen aufweisen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, ist das Lückenfüllmaterial 40 ein nicht polymeres Material, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Die Polymere haben einen von Vorrichtungs-Chips signifikant unterschiedlichen Wärmedehnungskoeffizienten (Coefficient of Thermal Expansion - CTE) und verursachen Verwerfen des resultierenden Gehäuses und Schwierigkeit beim Bilden der darauf folgenden Fine-Pitch RDLs.
  • Ein Planarisierungsschritt wird dann ausgeführt, um übermäßige Abschnitte an Lückenfüllmaterial 40 zu beseitigen, so dass die obere Oberfläche des Lückenfüllmaterials 40 flach wird. Eine Oberschicht aus Lückenfüllmaterial 40 wird direkt über den Vorrichtungs-Chips 20A und 20B belassen. In der resultierenden Struktur kann das Lückenfüllmaterial 40 mit der oberen Oberfläche der dielektrischen Schicht 14 in Berührung sein und jeden der Vorrichtungs-Chips 20A und 20B einkreisen. Außerdem kann das Lückenfüllmaterial 40 mit der oberen Oberfläche der Passivierungsschichten 30A und 30B in Berührung sein.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, gibt es keine Polymerschicht (wie zum Beispiel Polyimid, PBO, BCB, Formmasse, Unterfüllung, Formunterfüllung usw.) in der in 3 gezeigten Struktur. Die Vorrichtungs-Chips 20A und 20B sind zum Beispiel polymerfreie Schichten, und der darunterliegende Wafer 10 ist ebenfalls polymerfrei. Die in 3 gezeigte Struktur ist folglich frei von CTE-Unstimmigkeitsproblemen, was auf den
    signifikanten Unterschied zwischen den Polymeren und Silizium/Siliziumoxid usw. zurückzuführen ist. Es ist daher machbar, Fine-Pitch-RDLs über der in 3 gezeigten Struktur unter Verwenden des Prozesses (wie zum Beispiel des Damascene-Prozesses) und Materialien (wie zum Beispiel Kupfer und/oder Low-k-Dielektrikum) zum Bilden von Vernetzungsstrukturen in Vorrichtungswafern zu bilden.
  • Unter Bezugnahme auf 4, werden Lückenfüllmaterial 40 und Passivierungsschichten 30A und 30B geätzt, um Durchkontaktierungsöffnungen 42 zu bilden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, sind die Metall-Pads 32A und 32B zu den Durchkontaktierungsöffnungen 42 exponiert. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, dringen ferner einige oder alle der Durchkontaktierungsöffnungen 42 durch die Passivierungsschicht 28A und/oder 28B ein, so dass einige obere Metall-Pads 25A und/oder 25B zu den Durchkontaktierungsöffnungen 42 exponiert sind. In Übereinstimmung mit noch alternativen Ausführungsformen der vorliegenden Offenbarung, sind ober Metall-Pads 25A und/oder 25B mit einigen der Durchkontaktierungsöffnungen 42 exponiert, während die Metall-Pads 32A und/oder 32B zu einigen anderen Durchkontaktierungsöffnungen 42 exponiert sind. Die Formen in Draufsicht der Durchkontaktierungsöffnungen 42 können, ohne darauf beschränkt zu sein, Rechtecke, Kreise, Sechsecke oder dergleichen sein.
  • Dann werden die Durchkontaktierungsöffnungen 42 mit leitfähigem Material (leitfähigen Materialien) gefüllt, um Durchkontaktierungen 44 zu bilden, und die resultierende Struktur ist in 5 gezeigt. Der entsprechende Schritt ist als Schritt 210 in dem in 15 gezeigten Prozessablauf veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Durchkontaktierungen 44 auf einem homogenen leitfähigen Material gebildet, das ein Metall oder eine Metalllegierung sein kann, die Kupfer, Aluminium, Wolfram oder dergleichen aufweist. In Übereinstimmung mit alternativen Ausführungsform der vorliegenden Offenbarung, haben die Durchkontaktierungen 44 eine Verbundstruktur, die eine leitfähige Barrierenschicht aufweist, die aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet ist, und ein Metall enthaltendes Material (wie zum Beispiel Kupfer oder eine Kupferlegierung) über der leitfähigen Barrierenschicht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird eine dielektrische Isolierschicht gebildet, um jede der Durchkontaktierungen 44 einzukreisen. In Übereinstimmung mit einigen alternativen Ausführungsformen, werden keine dielektrischen Isolierschichten gebildet, um die Durchkontaktierungen 44 einzukreisen, und die Durchkontaktierungen 44 sind in physischer Berührung mit dem Lückenfüllmaterial 40. Das Bilden von Durchkontaktierungen 44 kann auch das Ablagern des leitfähigen Materials in den Durchkontaktierungsöffnungen 42 (4) aufweisen, und das Ausführen einer Planarisierung, um überschüssige Abschnitte von abgelagertem Material über dem Lückenfüllmaterial 40 zu beseitigen.
  • Es ist klar, dass die Metall-Pads 32A und 32B zum Testen (Sondieren) verwendet werden können, wenn die Vorrichtungs-Chips 20A und 20B hergestellt werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden einige Metall-Pads 32A und 32B nach dem Testen nicht mehr verwendet, und daher kann es keine Durchkontaktierung 44 über jeweiligen Metall-Pads 32A und/oder 32B, die diese berühren, geben. Die oberen Metall-Pads 25A und/oder 25B werden stattdessen zum Verbinden an den oben liegenden Strukturen in Übereinstimmung mit diesen Ausführungsformen verwendet. In Übereinstimmung mit alternativen Ausführungsformen, werden einige oder alle Metall-Pads 32A und 32B sowohl zum Testen als auch zur Signalverbindung verwendet, und die Durchkontaktierungen 44 werden daher gebildet, um sie zu verbinden, wie in 5 gezeigt. Durchkontaktierungen 44 können auch einige Durchkontaktierungen 44 aufweisen, die mit Metall-Pads 32A und/oder 32B verbunden sind, und andere Durchkontaktierungen 44, die mit oberen Metall-Pads 25A und/oder 25B verbunden sind.
  • Die 6, 7 und 8 veranschaulichen beispielhafte Prozesse zum Bilden von Fine-Pitch-RDLs. Der entsprechende Schritt ist als Schritt 212 in dem in 15 gezeigten Prozessablauf veranschaulicht. Unter Bezugnahme auf 6, werden dielektrische Schichten 50A und 54A und eine
    Ätzstoppschicht 52A gebildet. Die dielektrischen Schichten 50A und 54A können aus Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid oder dergleichen oder aus dielektrischen Low-k-Materialien, die k-Werte unter etwa 3,0 haben, gebildet werden. Die dielektrischen Low-k-Materialen können Black Diamond (ein Warenzeichen von Applied Materials), ein carbonhaltiges dielektrisches Low-k-Material, Hydrogen SilsesQuioxane (HSQ - Wasserstoff-Silsesquioxan), MethylSilsesQuioxane (MSQ - MethylSilsesquioxan) oder dergleichen aufweisen. Die Ätzstoppschicht 52A wird aus einem Material gebildet, das im Vergleich zu den dielektrischen Schichten 50A und 54A eine hohe Ätz-Selektivität hat, und kann aus Siliziumkarbid, Siliziumcarbonitrid usw. gebildet werden. In Übereinstimmung mit alternativen Ausführungsformen, wird die Ätzstoppschicht 52A nicht gebildet. Die Ätzstoppschicht 52A ist folglich unter Verwenden von gestrichelten Linien veranschaulicht, um anzugeben, dass sie gebildet werden kann oder nicht.
  • Die Fine-Pitch-RDLs 56A werden in den dielektrischen Schichten 52A und 54A zum Routen gebildet. Da die Fine-Pitch-RDLs in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung unter Verwenden von Damascene-Prozessen gebildet werden, können sie sehr fein (in einer Draufsicht schmal) mit feinen Abständen (von der Oberseite der Struktur her betrachtet), die zum Beispiel kleiner sind als 8 µm, gebildet werden. In Übereinstimmung mit einigen Ausführungsformen, werden die Fine-Pitch-RDLs unter Verwenden eines Dual-Damascene-Prozesses gebildet, der das Ätzen der dielektrischen Schicht 54A aufweist, um Gräben zu bilden, und das Ätzen der dielektrischen Schichten 50A und 52A zum Bilden von Durchkontaktierungsöffnungen aufweist. Die Gräben und Durchkontaktierungsöffnungen werden gleichzeitig mit dem/den leitfähigen Material(ien) gefüllt. Ein Planarisierungsschritt, wie zum Beispiel CMP oder mechanisches Schleifen, wird dann ausgeführt, um die Abschnitte des leitfähigem Materials über der dielektrischen Schicht 54A zu beseitigen.
  • 14 veranschaulicht eine vergrößerte Ansicht einer beispielhaften Struktur eines von Fine-Pitch-RDLs, das eine Metallleitung 56A1 und Durchkontaktierung 56A2 darunter liegend und mit der Metallleitung 56A1 verbunden aufweist. Die Metallleitung 56A1 und die Durchkontaktierung 56A2 weisen kombiniert eine Diffusionsbarrierenschicht 46 und metallisches Material über der Diffusionsbarrierenschicht 46 auf. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die Diffusionsbarrierenschicht 46 aus Titan, Titannitrid, Tantal oder Tantalnitrid gebildet. Das metallische Material kann aus Kupfer oder Kupferlegierung gebildet werden. Aufgrund der Dual-Damascene-Struktur, erstreckt sich die Diffusionsbarrierenschicht 46 kontinuierlich in die Metallleitung 56A1 und die Durchkontaktierung 56A2.
  • 7 veranschaulicht das Bilden der dielektrischen Schichten 50B und 54B und der Ätzstoppschicht 52B. Die Materialien der dielektrischen Schichten 50B und 54B können aus denselben Kandidatenmaterialien wie zum Bilden der dielektrischen Schichten 50A und 54A ausgewählt werden, und das Material der Ätzstoppschicht 52B kann aus denselben Kandidatenmaterialien wie zum Bilden der Ätzstoppschicht 52A ausgewählt werden.
  • Die Fine-Pitch-RDLs 56B werden in den dielektrischen Schichten 50B, 52B und 54B gebildet. Die Fine-Pitch-RDLs weisen Metallleitungen auf, die in den dielektrischen Schichten 54B gebildet sind, und Durchkontaktierungen, die in den dielektrischen Schichten 50B und 52B gebildet sind. Das Bilden kann einen Dual-Damascene-Prozess aufweisen, der das Bilden von Gräben in der dielektrischen Schicht 54B und von Durchkontaktierungsöffnungen in den dielektrischen Schichten 50B und 52B, das Einfüllen leitfähigen Materials (leitfähiger Materialien) und dann das Ausführen einer Planarisierung, wie zum Beispiel mechanisches Schleifen oder CMP aufweist. Ähnlich können Fine-Pitch-RDLs 56B aus einem Verbundmaterial gebildet werden, das eine Diffusionsbarrierenschicht und ein kupferhaltiges Material über der Diffusionsbarrierenschicht ähnlich dem, was in 14 gezeigt ist, aufweist.
  • 8 veranschaulicht das Bilden dielektrischer Schichten 50C und 54C, einer Ätzstoppschicht 52C und von Fine-Pitch-RDLs 56C. Das Bildungsverfahren und die Materialien können ähnlich sein wie die jeweiligen darunterliegenden Schichten und werden hier daher nicht wiederholt. Die Ätzstoppschichten 52A, 52B und 52C können auch in Übereinstimmung mit einigen Ausführungsformen weggelassen werden, und das entsprechende Ätzen zum Bilden von Gräben kann unter Verwenden eines Zeitmodus zum Steuern der Tiefen der Gräben ausgeführt werden. Es ist klar, dass es mehrere dielektrische Schichten und Metallschichten geben kann, die für Fine-Pitch-RDLs gebildet werden. Außerdem, sogar falls einige oder alle der Ätzstoppschichten 52A, 52B und 52C übersprungen werden können, kann es, da sich die dielektrischen Schichten, in welchen sich die Fine-Pitch-RDLs zum Bilden der Fine-Pitch-RDLs befinden, in unterschiedlichen Prozessen gebildet werden, unterscheidbare Schnittflächen zwischen den dielektrischen Schichten geben, um Fine-Pitch-RDLs 56A, 56B und 56C zu bilden, egal, ob diese dielektrischen Schichten aus demselben dielektrischen Material oder unterschiedlichen dielektrischen Materialien gebildet werden. In den folgenden Absätzen werden die dielektrischen Schichten 50A, 52A, 54A, 50B, 52B, 54B, 50C, 52C und 54C zur Vereinfachung der Identifikation kollektiv und einzeln dielektrische Schichten 58 genannt. Die Fine-Pitch-RDLs 46A, 56B und 56C werden kollektiv und einzeln auch Fine-Pitch-RDLs 56 genannt. Die RDLs 56B und 56C können ähnliche Dual-Damascene-Strukturen haben wie die RDL 56A, die in 14 gezeigt ist.
  • Die Fine-Pitch-RDLs 56A, 56B und 56C sind elektrische Vernetzungsvorrichtungs-Chips 20A und 20 B. Da die Rastermaße der Fine-Pitch-RDLs 56A, 56B und 56C sehr klein sind, können mehr Fine-Pitch-RDLs 56A, 56B und 56C gebildet werden als die Vernetzung zwischen den Vorrichtungs-Chips 20A und 20B. Das verbessert die Dichte der Fine-Pitch-RDLs und die Routingfähigkeit beträchtlich.
  • Die 9 und 10 veranschaulichen das Bilden von Passivierungsschichten und RDLs. Der entsprechende Schritt ist als Schritt 214 in dem in 15 gezeigten Prozessablauf veranschaulicht. Unter Bezugnahme auf 9, wird die Passivierungsschicht 60 (gelegentlich passivation-1 genannt) über den dielektrischen Schichten 58 gebildet, wobei Durchkontaktierungen 64 in der Passivierungsschicht 60 gebildet werden, um die Fine-Pitch-RDLs 56C mit den darüber liegenden Metall-Pads elektrisch zu verbinden.
  • Unter Bezugnahme auf 10, werden die Metall-Pads 62 über der Passivierungsschicht 60 gebildet und mit den Fine-Pitch-RDLs 56C durch die Durchkontaktierungen 64 in der Passivierungsschicht 60 elektrisch verbunden. Die Metall-Pads 62 können Aluminium-Pads oder Aluminium-Kupfer-Pads sein, und andere metallische Materialien können verwendet werden.
  • Wie in 10 gezeigt, wird die Passivierungsschicht 66 (gelegentlich passivation-2 genannt) über der Passivierungsschicht 60 gebildet. Jede der Passivierungsschichten 60 und 66 kann eine einzelne Schicht oder eine Verbundschicht sein, und kann aus einem nicht porigen Material gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung, sind eine oder beide Passivierungsschichten 60 und 66 eine Verbundschicht, die eine Siliziumoxidschicht (nicht getrennt gezeigt) und eine Siliziumnitridschicht (nicht getrennt gezeigt) über der Siliziumoxinitrid Schicht aufweist. Die Passivierungsschichten 60 und 66 können auch aus anderen nicht porigen dielektrischen Materialien gebildet werden, wie zum Beispiel aus undotiertem Silikatglas (Un-doped Silicate Glass - USG), Siliziumoxinitrid und/oder dergleichen.
  • Dann, wie in 11 gezeigt, wird die Passivierungsschicht 66 gemustert, so dass einige Abschnitte der Passivierungsschicht 66 die Kantenabschnitte der Metall-Pads 62 abdecken und zentrale Abschnitte der Metall-Pads 62 durch die Öffnungen in der Passivierungsschicht 66 exponiert sind. Es werden Under-Bump-Metallisierungen (UBMs) 68 gebildet, und die UBMs 68 erstrecken sich in die Passivierungsschicht 66. Der entsprechende Schritt ist als Schritt 216 in dem in 15 gezeigten Prozessablauf veranschaulicht. Die UBMs 68 können mit Metall-Pads 62 in Berührung sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist jede UBMs 68 eine Barrierenschicht (nicht gezeigt) und eine Keimschicht (nicht gezeigt) über der Barrierenschicht auf. Die Barrierenschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine Schicht sein, die aus Titanlegierung oder Tantallegierung gebildet wird. Die Materialien der Keimschicht können Kupfer oder eine Kupferlegierung aufweisen. Andere Metalle, wie zum Beispiel Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Wolframlegierungen, Chrom, Chromlegierungen und Kombinationen davon können ebenfalls in den UBMs 68 enthalten sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die UBMs 68 unter Verwenden von physikalischer Gasphasenabscheidung (Physical Vapor Deposition - PVD) oder anderen anwendbaren Verfahren gebildet.
  • Wie auch in 11 gezeigt, werden elektrische Verbinder 74 gebildet. Der entsprechende Schritt ist als Schritt 218 in dem in 15 gezeigten Prozessablauf veranschaulicht. Ein beispielhafter Bildungsprozess zum Bilden der UBMs 68 und elektrischen Verbinder 74 weist das Aufbringen einer ganzflächigen UBM-Schicht, das Bilden und Mustern einer Maske (die ein Fotoresist sein kann, nicht gezeigt) auf, mit Abschnitten der ganzflächigen UBM-Schicht, die durch die Öffnung in der Maske exponiert sind. Nach dem Bilden der UBMs 68, wird das veranschaulichte Gehäuse in eine Beschichtungslösung (nicht gezeigt) platziert, und ein Beschichtungsschritt wird ausgeführt, um die elektrischen Verbinder 74 auf den UBMs 68 zu bilden. Die Beschichtung kann eine Elektrobeschichtung, eine stromlose Beschichtung, eine Tauchbeschichtung oder dergleichen sein. In Übereinstimmung mit einigen beispielhaften Ausführungsformen der vorliegenden Erfindung, weisen die elektrischen Verbinder 74 Nicht-Lot-Teile 70 auf, die in den darauffolgenden Aufschmelzprozessen nicht geschmolzen werden. Die Nicht-Lot-Teile 70 können aus Kupfer gebildet werden, und werden daher Kupferhöcker 70 genannt, obwohl sie aus anderen Nicht-Lot-Materialien gebildet werden können. Jeder der elektrischen Verbinder 74 kann auch eine oder mehrere Deckschicht(en) (nicht gezeigt) aufweisen, die aus einer Nickelschicht, einer Nickellegierung, einer Palladiumschicht, einer Goldschicht, einer Silberschicht oder mehreren Schichten dieser ausgewählt wird. Die Deckschicht(en) werden über Kupferhöckern 70 gebildet. Die elektrischen Verbinder 74 können ferner Lotkappen 72 aufweisen, die aus einer a Sn-Ag-Legierung, einer Sn-Cu-Legierung, einer Sn-Ag-Cu-Legierung oder dergleichen gebildet werden und bleifrei oder bleihaltig sein können. Die Struktur, die in den vorhergehenden Schritten gebildet wird, wird ein Verbundwafer 76 genannt.
  • Ein Chip-Sägeschritt wird auf dem Verbundwafer 76 ausgeführt, um den Verbundwafer 76 in eine Vielzahl von Gehäusen 78 zu trennen. Die Gehäuse 78 identisch, und jedes der Gehäuse 104 weist sowohl Vorrichtungs-Chips 20A und 20B, als auch ein Stück Substrat 12 und die darüber liegenden Vernetzungsstrukturen auf.
  • 12 veranschaulicht das Gehäuse 78, das in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung gebildet wurde. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen, die in 11 gezeigt sind, mit der Ausnahme, dass die Bond-Pads 16 und 34 und die dielektrischen Schichten 36A/36B (wie in 11) in den Ausführungsformen, die in 12 gezeigt sind, nicht gebildet sind. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wie in 12 gezeigt, wird das Bulk-Substrat 12, das auch ein unbelegter Chip ist, auf die dielektrische Schicht 14 durch Fusionsbonden oder Kleben gebondet. Das Bilden der dielektrischen Schicht 14 wurde unter Bezugnahme auf 1B besprochen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung, ist die Schicht 14 eine auf Oxid basierende dielektrische Schicht, wie zum Beispiel eine Siliziumoxidschicht, und das Bonden von der Schicht 14 zu dem Substrat 12 und den Substraten 22A und 22B kann Fusionsbonden sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, ist die Schicht 14 eine Klebefolie, wie zum Beispiel ein TIM, die eine hohe Wärmeleitfähigkeit hat (zum Beispiel höher als etwa 1 W/mk), und das Substrat 12 kann ein Glassubstrat oder ein Metallsubstrat sein.
  • 13 veranschaulicht das Gehäuse 78, das in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung gebildet wurde. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen, die in 11 gezeigt sind, mit der Ausnahme, dass die elektrischen Verbinder 74 Lotbereiche sind (gelegentlich C4-Höcker genannt). Polymerschichten können gebildet werden, um Belastung zu absorbieren. Wie zum Beispiel in 13 gezeigt, wird die Polymerschicht 80 über der Passivierungsschicht 66 gebildet. Die Polymerschicht 80 kann auch aus Polyimid, PBO, BCB oder dergleichen gebildet werden. Die Bildungsverfahren können zum Beispiel Rotationsbeschichten aufweisen. Die Polymerschicht 80 kann in einer fließfähigen Form abgegeben und dann ausgehärtet werden. Die Polymerschicht 80 wird gemustert, um die Mittenabschnitte der Metall-Pads 62 zu exponieren.
  • Dann werden Post-Passivation Interconnects (PPIs) 84 gebildet, um die Öffnungen in der Polymerschicht 80 zu füllen. Die PPIs 84 sind mit den oberen Oberflächen der Metall-Pads 62 in Berührung. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist das Bilden der PPIs 84 das Ablagern einer Keimschicht (nicht gezeigt) und dann das Beschichten einer Metallschicht über der Keimschicht auf. Die Keimschicht kann eine Titanschicht und eine Kupferschicht (beide können konforme Schichten sein) über der Titanschicht aufweisen. Die Keimschicht kann durch Verwenden physikalischer Dampfphasenabscheidung (PVD) aufgebracht werden. Das beschichtete leitfähige Material über der Keimschicht kann eine Kupferschicht, eine Goldschicht oder eine Kupferschicht und eine Goldschicht über der Kupferschicht aufweisen. Das Beschichten kann zum Beispiel unter Verwenden elektrochemischer Beschichtung (Electro-Chemical Plating - ECP) oder stromloser Beschichtung (Electro-less (E-less) Plating) ausgeführt werden.
  • Dann wird die Polymerschicht 82 gebildet, um die PPIs 84 abzudecken. Die Polymerschicht 82 kann auch aus Polyimid, PBO, BCB oder dergleichen gebildet werden. Dann werden die UBMs 68 gebildet, gefolgt von Platzieren von Lotkugeln und dann Aufschmelzen der Lotkugeln, um Lotbereiche 74 zu bilden.
  • 14 veranschaulicht eine vergrößerte Ansicht einer RDL 56A (wobei die RDLs 56B und 56C eine ähnliche Struktur haben), und eine von UBMs 68, die aus den 11, 12 und 13 extrahiert sind, wobei andere Merkmale in den 11, 12 und 13 werden zur Vereinfachung nicht gezeigt. Man beobachtet, dass sowohl die Diffusionsbarrierenschicht 46 als auch die UBM 68 Öffnungen haben, die in dieselbe Richtung zeigen (in 14 aufwärts), und dass die Öffnungen der elektrischen Verbinder 74 gegenüberliegen (11, 12 und 13). Belastung wird erzeugt, wenn das Gehäuse 78 (11, 12 und 13) an eine andere Vorrichtung gebondet wird, wie zum Beispiel an einen Vorrichtungs-Chip, einen Interposer oder ein Gehäusesubstrat, und die Belastung verbreitet sich von der Anschlussstelle zu der Diffusionsbarrierenschicht 46 und der UBM 68. Mit der Diffusionsbarrierenschicht 46 und der UBM 68, die Öffnungen haben, die zu der Belastung erzeugenden Stelle zeigen, können die Diffusionsbarrierenschicht 46 und die UBM 68 Belastung besser absorbieren, ohne die Belastung zu darunterliegenden Strukturen weiterzugeben. Falls jedoch die Diffusionsbarrierenschicht 46 oder die UBM 68 ihre Öffnung von dem elektrischen Verbinder 74 weg zeigend hat, wird die Belastungsabsorptionsfähigkeit der Diffusionsbarrierenschicht 46 oder der UBM 68 verschlechtert.
  • Das Gehäuse 78, wie es in den 11, 12 und 13 gezeigt ist, kann, wenn es eingebaute Mikrokanäle 18 hat, Röhren (nicht gezeigt) haben, die mit den entgegengesetzten Enden verbunden sind (wie am linken und rechten Ende veranschaulicht), und ein Kühlmittel kann in die Mikrokanäle geleitet werden, um die in den Vorrichtungs-Chips 20A und 20B erzeugte Wärme abzuleiten.
  • Einige beispielhafte Prozesse und Merkmale für dreidimensionale (3D) Gehäuse werden in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls enthalten sein. Teststrukturen können zum Beispiel enthalten sein, um bei der Verifizierungsprüfung des 3D-Gehäuses oder der 3DIC-Vorrichtungen zu helfen. Die Teststrukturen können zum Beispiel Test-Pads aufweisen, die in einer Umverdrahtungsschicht oder auf einem Substrat, das das Testen des 3D- oder 3DIC-Gehäuses, den Gebrauch von Sonden und/oder Probe-Cards erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie auf der abschließenden Struktur ausgeführt werden. Außerdem können die Strukturen und Verfahren, die hier offenbart sind, gemeinsam mit Testmethodologien verwendet werden, die Zwischenprüfung von als OK bekannten Chips enthalten, um den Ertrag zu erhöhen und die Kosten zu verringern.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Bilden der Fine-Pitch-RDLs unter Verwenden von Prozessen, die typischerweise auf Siliziumwafern verwendet werden (wie zum Beispiel Damascene-Prozesse), können die Fine-Pitch-RDLs dünn (schmal) genug gebildet werden, um die Fähigkeit des Kommunizierens von zwei oder mehreren Vorrichtungs-Chips alle durch die Fine-Pitch-RDLs bereitzustellen. Bei herkömmlichen Prozessen waren Fine-Pitch-RDLs unter Verwenden von RDL-Last-Prozess (nach dem Bonden, Formen und der Polarisierung der Vorrichtung) nicht durchführbar. Es hat sich herausgestellt, dass CTE-Unstimmigkeit die Fine-Pitch-RDLs, falls sie gebildet werden, aufgrund von Belastung zum Brechen veranlassen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird unterhalb des Fine-Pitch-RDL keine Polymer- oder Formmasse verwendet. Stattdessen werden auf Oxid basierende Materialien, wie zum Beispiel Siliziumoxid, verwendet. Das verringert CTE-Unstimmigkeit signifikant und macht den RDL-Last-Prozess möglich. Es gibt auch einige in das Gehäuse eingebaute Wärmeableitungsmechanismen zur besseren Wärmeableitung.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung, weist ein Verfahren das Bonden eines ersten Vorrichtungs-Chips und eines zweiten Vorrichtungs-Chips an einem Substrat und das Füllen einer Lücke zwischen dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip mit einem Lückenfüllmaterial auf. Ein oberer Abschnitt des Lückenfüllmaterials deckt den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip ab. Durchkontaktierungen werden gebildet, um durch den oberen Abschnitt des Lückenfüllmaterials einzudringen. Die Durchkontaktierungen werden elektrisch mit dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip gekoppelt. Das Verfahren weist ferner das Bilden von Umverdrahtungsleitungen über dem Lückenfüllmaterial unter Verwenden von Damascene-Prozessen sowie das Bilden elektrischer Verbinder über den Umverdrahtungsleitungen und das elektrische Verbinden mit diesen auf. Das Verfahren nach Anspruch 1 weist auf, dass beim Füllen der Lücke das Ablagern eines Oxids umfasst. Bei einer Ausführungsform umfasst das Bonden des ersten Vorrichtungs-Chips und des zweiten Vorrichtungs-Chips an dem Substrat Fusionsbonden auf. Bei einer Ausführungsform weist das Verfahren das Bilden einer ersten Vielzahl von Bond-Pads auf, die sich in das Substrat erstrecken, wobei das Substrat ein unbelegtes Halbleitersubstrat ist, und das Bilden einer zweiten Vielzahl von Bond-Pads, die sich in Halbleitersubstrate des ersten Vorrichtungs-Chips und des zweiten Vorrichtungs-Chips erstrecken, wobei das Bonden ferner das Bonden der ersten Vielzahl von Bond-Pads an der zweiten Vielzahl von Bond-Pads durch direktes Metall-zu-Metall-Bonden umfasst. Bei einer Ausführungsform umfasst das Bilden der Umverdrahtungsleitungen das Bilden einer Vielzahl von Metallleitungen und Durchkontaktierungen, die den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip miteinander vernetzen, auf. Bei einer Ausführungsform wird zwischen dem Substrat und den Umverdrahtungsleitungen kein Polymer gebildet. Bei einer Ausführungsform weist das Verfahren das Zersägen des Lückenfüllmaterials und des Substrats in ein und demselben Gehäuse auf. Bei einer Ausführungsform befinden sich sowohl der erste Vorrichtungs-Chip als auch der zweite Vorrichtungs-Chip in demselben Gehäuse. Bei einer Ausführungsform weist das Verfahren das Bilden eines Mikrokanals in dem Substrat auf, wobei der Mikrokanal konfiguriert ist, um ein Kühlmittel zu leiten. Bei einer Ausführungsform umfasst das Bilden der Durchkontaktierungen: Ätzen des Lückenfüllmaterials und einer Passivierungsschicht in dem ersten Vorrichtungs-Chip, um eine Durchkontaktierungsöffnung zu bilden, wobei ein oberes Metall-Pad zu der Durchkontaktierungsöffnung exponiert ist und das obere Metall-Pad in einer dielektrischen Low-k-Schicht des ersten Vorrichtungs-Chips ist, und das Füllen der Durchkontaktierungsöffnung mit einem leitfähigen Material.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist ein Verfahren das Anbringen eines ersten Vorrichtungs-Chips und eines zweiten Vorrichtungs-Chips an einem Wärmespreizer auf; das Füllen einer Lücke zwischen dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip mit einem dielektrischen Material, wobei ein oberer Abschnitt des dielektrischen Materials den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip abdeckt; das Bilden von Durchkontaktierungen, die durch den oberen Abschnitt des dielektrischen Materials eindringen, wobei die Durchkontaktierungen elektrisch mit dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip gekoppelt sind; das Bilden einer Vielzahl dielektrischer Schichten über dem dielektrischen Material; das Bilden von Umverdrahtungsleitungen in der Vielzahl dielektrischer Schichten unter Verwenden von Dual-Damascene-Prozessen; das Bilden elektrischer Verbinder über den Umverdrahtungsleitungen und das elektrische Koppeln mit ihnen, und das Ausführen eines Chipsägens, um durch den Wärmespreizer, das dielektrische Material und die Vielzahl dielektrischer Schichten zu schneiden, um eine Vielzahl von Gehäusen zu bilden. Bei einer Ausführungsform befinden sich der erste Vorrichtungs-Chip und der zweite Vorrichtungs-Chip nach dem Chipsägen in demselben Gehäuse in der Vielzahl von Gehäusen. Bei einer Ausführungsform sind die Umverdrahtungsleitungen Fine-Pitch-RDLs, die Rastermaße haben, die kleiner sind als etwa 0,8 µm. Bei einer Ausführungsform umfasst der Wärmespreizer ein Glassubstrat oder ein Metallsubstrat, und der erste Vorrichtungs-Chip und der zweite Vorrichtungs-Chip sind an dem Wärmespreizer durch ein thermisches Schnittflächenmaterial angebracht. Bei einer Ausführungsform umfasst der Wärmespreizer ein unbelegtes Bulk-Siliziumsubstrat, und das Verfahren weist ferner Folgendes auf: Bilden einer ersten Vielzahl von Bond-Pads, die sich in das unbelegte Bulk-Siliziumsubstrat erstrecken, und Bilden einer zweiten Vielzahl von Bond-Pads, die sich in Halbleitersubstraten des ersten Vorrichtungs-Chips und des zweiten Vorrichtungs-Chips erstrecken, wobei das Anbringen ein Hybridbonden umfasst.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist eine Vorrichtung ein unbelegtes Substrat; einen ersten Vorrichtungs-Chip und einen zweiten Vorrichtungs-Chip, die auf das unbelegte Substrat gebondet sind; ein Lückenfüllmaterial auf, umfassend: einen ersten Abschnitt, der eine Lücke zwischen dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip füllt, und einen zweiten Abschnitt, der den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip fühlt; Durchkontaktierungen, die durch den zweiten Abschnitt des Lückenfüllmaterials eindringen, um mit dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip zu koppeln; eine Vielzahl dielektrischer Schichten über dem Lückenfüllmaterial, und eine Vielzahl von Umverdrahtungsleitungen in der Vielzahl dielektrischer Schichten, wobei die Vielzahl von Umverdrahtungsleitungen Dual-Damascene-Strukturen umfasst. Bei einer Ausführungsform weist die Vorrichtung eine von Dual-Damascene-Strukturen auf, umfassend: eine Durchkontaktierung und eine Metallleitung über der Durchkontaktierung und kontinuierlich mit ihr verbunden, wobei die Durchkontaktierung und die Metallleitung in Kombination Folgendes umfassen: eine Diffusionsbarrierenschicht, die sich sowohl in die Durchkontaktierung als auch in die Metallleitung erstreckt, und ein kupferhaltiges Material über der Diffusionsbarrierenschicht. Bei einer Ausführungsform weist die Vorrichtung ferner eine erste dielektrische Schicht auf einer Oberfläche des unbelegten Substrats; eine zweite dielektrische Schicht auf einer Oberfläche des ersten Vorrichtungs-Chips auf, wobei die erste dielektrische Schicht an die zweite Schicht durch Dielektrikum-zu-Dielektrikum-Bonden gebondet ist; ein erstes Metall-Pad in der ersten dielektrischen Schicht und ein zweites Metall-Pad in der zweiten dielektrischen Schicht, wobei das erste Metall-Pad an das zweite Metall-Pad durch Metall-an-Metall-Bonden gebondet ist. Bei einer Ausführungsform weist die Vorrichtung auf, dass das Lückenfüllmaterial ein Oxid ist. Bei einer Ausführungsform weist die Vorrichtung auf, dass kein Polymer zwischen dem unbelegten Substrat und der Vielzahl dielektrischer Schichten existiert.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist die Vorrichtung einen Wärmespreizer auf; eine erste Oxidschicht über dem Wärmespreizer; einen ersten Vorrichtungs-Chip über dem Wärmespreizer und an ihn durch die erste Oxidschicht gebondet; ein dielektrisches Lückenfüllmaterial, das den ersten Vorrichtungs-Chip einkreist; eine Vielzahl dielektrischer Low-k-Schichten über dem dielektrischen Lückenfüllmaterial; eine Vielzahl von Metallleitungen und Durchkontaktierungen in der Vielzahl dielektrischer Low-k-Schichten, wobei die Vielzahl von Metallleitungen und Durchkontaktierungen elektrisch mit dem ersten Vorrichtungs-Chip verbunden ist, und eine Vielzahl von Lotbereichen über der Vielzahl von Metallleitungen und Durchkontaktierungen und mit ihnen elektrisch gekoppelt. Bei einer Ausführungsform weist die Vorrichtung auf, dass die Vielzahl von Metallleitungen und Durchkontaktierungen Dual-Damascene-Strukturen umfasst. Bei einer Ausführungsform weist die Vorrichtung auf, dass das dielektrische Lückenfüllmaterial einen oberen Abschnitt umfasst, der den ersten Vorrichtungs-Chip überlagert, und dass die Vorrichtung ferner eine leitfähige Durchkontaktierung umfasst, die durch den oberen Abschnitt des dielektrischen Lückenfüllmaterials eindringt, um elektrisch mit dem ersten Vorrichtungs-Chip zu koppeln. Bei einer Ausführungsform weist die Vorrichtung ferner eine zweite Oxidschicht über dem Wärmespreizer auf, und einen zweiten Vorrichtungs-Chip über dem Wärmespreizer und durch die zweite Oxidschicht gebondet, wobei die Vielzahl von Metallleitungen und Durchkontaktierungen den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip miteinander verbindet. Bei einer Ausführungsform weist die Vorrichtung ferner eine dritte Oxidschicht auf einer Oberfläche des ersten Vorrichtungs-Chips auf, wobei die dritte Oxidschicht an der ersten Oxidschicht gebondet ist. Bei einer anderen Ausführungsform weist die Vorrichtung ferner ein erstes Bond-Pad auf, das sich in die erste Oxidschicht erstreckt, und ein zweites Bond-Pad, das sich in die dritte Oxidschicht erstreckt, wobei das erste Bond-Pad ferner an das zweite Bond-Pad gebondet ist. Bei einer Ausführungsform weist die Vorrichtung ferner auf, dass sich das erste Bond-Pad ferner in den Wärmespreizer erstreckt. Bei einer Ausführungsform weist die Vorrichtung ferner auf, dass der erste Vorrichtungs-Chip ein Halbleitersubstrat umfasst, und dass sich das zweite Bond-Pad ferner in das Halbleitersubstrat erstreckt. Bei einer Ausführungsform weist die Vorrichtung auf, dass das erste Bond-Pad und das zweite Bond-Pad ein Gitter bilden.
  • in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung einen Wärmespreizer auf; einen ersten Vorrichtungs-Chip und einen ersten Vorrichtungs-Chip und einen zweiten Vorrichtungs-Chip über dem Wärmespreizer und an ihm angebracht; ein dielektrisches Lückenfüllmaterial, das den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip einkapselt; Durchkontaktierungen, die durch das elektrische Lückenfüllmaterial eindringen, um den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip elektrisch zu koppeln; eine Vielzahl von Umverdrahtungsleitungen über den Durchkontaktierungen und elektrisch mit ihnen gekoppelt, wobei die Umverdrahtungsleitungen Dual-Damascene-Strukturen umfassen, und eine Vielzahl elektrischer Verbinder, die elektrisch mit der Vielzahl von Umverdrahtungsleitungen koppeln. Bei einer Ausführungsform weist die Vorrichtung auf, dass der Wärmespreizer ein Halbleitermaterial umfasst. Bei einer Ausführungsform weist die Vorrichtung auf, dass der erste Vorrichtungs-Chip ein Halbleitersubstrat umfasst, und wobei der erste Vorrichtungs-Chip an den Wärmespreizer durch ein Metall-Pad gebondet ist, und sich das Metall-Pad in das Halbleitersubstrat des ersten Vorrichtungs-Chips erstreckt. Bei einer Ausführungsform weist die Vorrichtung auf, dass der Wärmespreizer aus einem Metall gebildet ist. Bei einer Ausführungsform weist die Vorrichtung auf, dass die Durchkontaktierungen mit Aluminium-Pads des ersten Vorrichtungs-Chips in Berührung sind. Bei einer Ausführungsform weist die Vorrichtung auf, dass eine der Durchkontaktierungen mit einem oberen Metall-Pad des ersten Vorrichtungs-Chips in Berührung ist, und dass das obere Metall-Pad in einer dielektrischen Low-k-Schicht ist.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist ein Verfahren das Bonden eines ersten Vorrichtungs-Chips und eines zweiten Vorrichtungs-Chips an ein unbelegtes Substrat auf; das Bilden einer Oxidschicht, um eine Lücke zwischen dem ersten Vorrichtungspad und dem zweiten Vorrichtungspad zu füllen; das Bilden von Umverdrahtungsleitungen über der Oxidschicht, wobei der erste Vorrichtungs-Chip und der zweite Vorrichtungs-Chip elektrisch durch die Umverdrahtungsleitungen miteinander gekoppelt sind; das Bilden elektrischer Verbinder über den Umverdrahtungsleitungen und mit ihnen gekoppelt, und das Sägen durch das unbelegte Substrat und die Oxidschicht, um eine Vielzahl von Gehäusen zu bilden, wobei die der erste Vorrichtungs-Chip und der zweite Vorrichtungs-Chip in einem der Vielzahl von Gehäusen sind. Bei einer Ausführungsform umfasst das Bonden ein Fusionsbonden. Bei einer Ausführungsform umfasst das Bonden direktes Metall-an-Metall-Bonden. Bei einer Ausführungsform wird das Bonden durch ein thermisches Schnittflächenmaterial ausgeführt. Bei einer Ausführungsform ist das unbelegte Substrat ein Halbleitersubstrat ohne aktive Vorrichtung, die auf dem Halbleitersubstrat gebildet ist.

Claims (20)

  1. Verfahren, umfassend: Bonden eines ersten Vorrichtungs-Chips (20A) und eines zweiten Vorrichtungs-Chips (20B) an ein Substrat (12); Füllen einer Lücke zwischen dem ersten Vorrichtungs-Chip und dem zweiten Vorrichtungs-Chip mit Lückenfüllmaterial (40), wobei ein oberer Abschnitt des Lückenfüllmaterials den ersten Vorrichtungs-Chip (20A) und den zweiten Vorrichtungs-Chip (20B) abdeckt; Bilden von Durchkontaktierungen (44), die durch den oberen Abschnitt des Lückenfüllmaterials (40) eindringen, wobei die Durchkontaktierungen elektrisch mit dem ersten Vorrichtungs-Chip (20A) und dem zweiten Vorrichtungs-Chip (20B) gekoppelt sind; Bilden von Umverdrahtungsleitungen (56A, 56B, 56C) über dem Lückenfüllmaterial unter Verwenden von Damascene-Prozessen, und Bilden elektrischer Verbinder (74) über den Umverdrahtungsleitungen (56A, 56B, 56C) und das elektrische Verbinden mit ihnen.
  2. Verfahren nach Anspruch 1, wobei das Füllen der Lücke das Ablagern eines Oxids umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bonden des ersten Vorrichtungs-Chips (20A) und des zweiten Vorrichtungs-Chips (20B) an dem Substrat (12) Fusionsbonden umfasst.
  4. Verfahren nach Anspruch 3, ferner Folgendes umfassend: Bilden einer ersten Vielzahl von Bond-Pads (16), die sich in das Substrat (12) erstrecken, wobei das Substrat ein unbelegtes Halbleitersubstrat ist, und Bilden einer zweiten Vielzahl von Bond-Pads (34), die sich in Halbleitersubstrate des ersten Vorrichtungs-Chips (20A) und des zweiten Vorrichtungs-Chips (20B) erstrecken, wobei das Bonden ferner das Bonden der ersten Vielzahl von Bond-Pads (16) an der zweiten Vielzahl von Bond-Pads (34) durch direktes Metall-an-Metall-Bonden umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Umverdrahtungsleitungen (56A, 56B, 56C) das Bilden einer Vielzahl von Metallleitungen und Durchkontaktierungen, die den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip miteinander vernetzen, umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwischen dem Substrat (12) und den Umverdrahtungsleitungen (56A, 56B, 56C) kein Polymer gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Sägen des Lückenfüllmaterials und des Substrats in ein gleiches Gehäuse (78) umfasst.
  8. Verfahren nach Anspruch 7, wobei sowohl der erste Vorrichtungs-Chip (20A) als auch der zweite Vorrichtungs-Chip (20B) in demselben Gehäuse (78) sind.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Bilden eines Mikrokanals (18) in dem Substrat umfasst, wobei der Mikrokanal konfiguriert ist, um ein Kühlmittel zu leiten.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Durchkontaktierungen (44) Folgendes umfasst: Ätzen des Lückenfüllmaterials (40) und einer Passivierungsschicht (30A) in dem ersten Vorrichtungs-Chip (20A), um eine Durchkontaktierungsöffnung (42) zu bilden, wobei ein oberes Metall-Pad (25A) zu der Durchkontaktierungsöffnung (42) exponiert ist, und das obere Metall-Pad in einer dielektrischen Low-k-Schicht des ersten Vorrichtungs-Chips (20A) ist, und Füllen der Durchkontaktierungsöffnungen (42) mit einem leitfähigen Material (44).
  11. Verfahren, umfassend: Anbringen eines ersten Vorrichtungs-Chips (20A) und eines zweiten Vorrichtungs-Chips (20B) an einem Wärmespreizer (12) ; Füllen einer Lücke zwischen dem ersten Vorrichtungs-Chip (20A) und dem zweiten Vorrichtungs-Chip (20B) mit einem dielektrischen Material, wobei ein oberer Abschnitt des dielektrischen Materials den ersten Vorrichtungs-Chip und den zweiten Vorrichtungs-Chip abdeckt; Bilden von Durchkontaktierungen (44), die durch den oberen Abschnitt des dielektrischen Materials eindringen, wobei die Durchkontaktierungen (44) elektrisch mit dem ersten Vorrichtungs-Chip (20A) und dem zweiten Vorrichtungs-Chip (20B) gekoppelt sind; Bilden einer Vielzahl dielektrischer Schichten (50A, 54A, 50B, 54B) über dem dielektrischen Material; Bilden von Umverdrahtungsleitungen (56A, 56B, 56C) in der Vielzahl dielektrischer Schichten unter Verwenden von dualen Damascene-Prozessen; Bilden elektrischer Verbinder (74) über den Umverdrahtungsleitungen (56A, 56B, 56C) und elektrisch koppeln dieser mit den Umverdrahtungsleitungen; und Ausführen eines Chipsägens, um durch den Wärmespreizer (12), das dielektrische Material und die Vielzahl dielektrischer Schichten zu schneiden, um eine Vielzahl von Gehäusen zu bilden.
  12. Verfahren nach Anspruch 11, wobei der erste Vorrichtungs-Chip (20A) und der zweite Vorrichtungs-Chip (20B) nach dem Chipsägen in ein und demselben Gehäuse in der Vielzahl von Gehäusen sind.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Umverdrahtungsleitungen (56A, 56B, 56C) Fine-Pitch-RDLs sind, die Rastermaße kleiner als etwa 0,8 µm haben.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei der Wärmespreizer (12) ein Glassubstrat oder ein Metallsubstrat umfasst, und der erste Vorrichtungs-Chip (20A) und der zweite Vorrichtungs-Chip (20B) an dem Wärmespreizer durch ein thermisches Schnittflächenmaterial angebracht sind.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, wobei der Wärmespreizer ein unbelegtes Bulk-Siliziumsubstrat (12) umfasst, und das Verfahren ferner Folgendes umfasst: Bilden einer ersten Vielzahl von Bond-Pads (16), die sich in das unbelegte Bulk-Siliziumsubstrat erstreckt, und Bilden einer zweiten Vielzahl von Bond-Pads (34), die sich in Halbleitersubstraten des ersten Vorrichtungs-Chips und des zweiten Vorrichtungs-Chips erstrecken, wobei das Anbringen ein Hybridbonden umfasst.
  16. Vorrichtung, umfassend: ein unbelegtes Substrat (12); einen ersten Vorrichtungs-Chips (20A) und einen zweiten Vorrichtungs-Chips (20B), die an das unbelegte Substrat gebondet sind; ein Lückenfüllmaterial (40), umfassend: einen ersten Abschnitt von Lückenfüllmaterial (40) zwischen dem ersten Vorrichtungs-Chip (20A) und dem zweiten Vorrichtungs-Chip (20B); und einen zweiten Abschnitt, der den ersten Vorrichtungs-Chip (20A) und den zweiten Vorrichtungs-Chip (20B) abdeckt; Durchkontaktierungen (44), die durch den zweiten Abschnitt des Lückenfüllmaterials eindringen, um den ersten Vorrichtungs-Chip (20A) und den zweiten Vorrichtungs-Chip (20B) elektrisch zu koppeln; eine Vielzahl dielektrischer Schichten (50A, 50B, 50C) über dem Lückenfüllmaterial (40), und eine Vielzahl von Umverdrahtungsleitungen (56A, 56B, 56C) in der Vielzahl dielektrischer Schichten (50A, 54A, 50B, 54B), wobei die Vielzahl von Umverdrahtungsleitungen Dual-Damascene-Strukturen (56A, 56B, 56C) umfasst.
  17. Vorrichtung nach Anspruch 16, wobei eine der Dual-Damascene-Strukturen Folgendes umfasst: eine Durchkontaktierung (56A2) und eine Metallleitung (56A1) über der Durchkontaktierung und kontinuierlich mit ihr verbunden, wobei die Durchkontaktierung und die Metallleitung in Kombination Folgendes umfassen: eine Diffusionsbarrierenschicht (46), die sich sowohl in die Durchkontaktierung (56A2) als auch in die Metallleitung (56A1) erstreckt, und ein kupferhaltiges Material über der Diffusionsbarrierenschicht (46).
  18. Vorrichtung nach Anspruch 16 oder 17, die ferner Folgendes umfasst: eine erste dielektrische Schicht (14) auf einer Oberfläche des unbelegten Substrats (12); eine zweite dielektrische Schicht (36A) auf einer Oberfläche des ersten Vorrichtungs-Chips (20A), wobei die erste dielektrische Schicht (14) an die zweite dielektrische Schicht (36A) durch Dielektrikum-an-Dielektrikum-Bonden gebondet ist; ein erstes Metall-Pad (16) in der ersten dielektrischen Schicht (14), und ein zweites Metall-Pad (34) in der zweiten dielektrischen Schicht (36A), wobei das erste Metall-Pad (16) an das zweite Metall-Pad (34) durch Metall-an-Metall-Bonden gebondet ist.
  19. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 18, wobei das Lückenfüllmaterial (40) ein Oxid ist.
  20. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 19, wobei zwischen dem unbelegten Substrat (12) und der Vielzahl dielektrischer Schichten kein Polymer existiert.
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