DE102021110267A1 - Deep-Partition-Leistungsabgabe mit Tiefgrabenkondensator - Google Patents

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bond pads
dielectric
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Chen-Hua Yu
Chung-Hao Tsai
Chuei-Tang Wang
Chieh-Yen Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Bonden eines Kondensatorchips mit einem Vorrichtungschip. Der Vorrichtungschip umfasst ein erstes Halbleitersubstrat, aktive Vorrichtungen an einer Oberfläche des ersten Halbleitersubstrats, eine Mehrzahl von dielektrischen Low-k-Schichten, eine erste dielektrische Schicht über und in Kontakt mit einer oberen dielektrischen Low-k-Schicht in der Mehrzahl von dielektrischen Low-k-Schichten, und eine erste Mehrzahl von Bondpads in der ersten dielektrischen Schicht. Der Kondensatorchip umfasst eine zweite dielektrische Schicht, die an die erste dielektrische Schicht gebondet ist, eine zweite Mehrzahl von Bondpads in der zweiten dielektrischen Schicht, die an die erste Mehrzahl von Bondpads gebondet sind, und einen Kondensator, der elektrisch an die zweite Mehrzahl von Bondpads gekoppelt ist. Nachdem der Kondensatorchip mit dem Vorrichtungschip verbunden ist, wird ein aluminiumhaltiges Pad über dem Kondensatorchip gebildet und elektrisch mit dem Vorrichtungschip gekoppelt. Eine Polymerschicht wird über dem aluminiumhaltigen Pad gebildet.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der am 12. Februar 2021 angemeldeten U.S.-Provisional Patentanmeldung Nr. 63/148,650 mit dem Titel „Deep Partition Power Delivery with Deep Trench Capacitor,“ welche hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • High-Performance-Logikschaltungen benötigen oft Kondensatoren mit hoher Dichte, um das gleichzeitige Schaltrauschen zu reduzieren und den Spannungsabfall zu verringern. Die Dichte der gegenwärtig verwendeten Kondensatoren ist oft gering und kann die Anforderung der Leistungsintegrität von Hochleistungsgehäusen nicht erfüllen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung aus der folgenden detaillierten Beschreibung sind am besten zu verstehen, wenn sie mit den begleitenden Figuren betrachtet werden. Es wird darauf hingewiesen, dass, in Übereinstimmung mit der Standardpraxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung willkürlich vergrößert oder verkleinert sein.
    • Die 1-12 zeigen Querschnittsansichten von Zwischenstufen bei der Bildung eines Gehäuses mit Deep-Partition-Kondensatoren gemäß einigen Ausführungsformen.
    • Die 13 und 14 zeigen Querschnittsansichten der Packungen mit Deep-Partition-Kondensatoren gemäß einigen Ausführungsformen.
    • Die 15-20 zeigen Querschnittsansichten von Zwischenstufen bei der Bildung eines Gehäuses mit Deep-Partition-Kondensatoren auf einem Trägersubstrat gemäß einigen Ausführungsformen.
    • In den 21-28 sind Querschnittsansichten des Gehäuses mit Deep-Partition-Kondensatoren gemäß einigen Ausführungsformen dargestellt.
    • 29 zeigt einen Prozessablauf zur Herstellung eines Gehäuses mit Deep-Partition-Kondensatoren gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung zeigt viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Dies sind natürlich nur Beispiele und sind nicht als einschränkend zu verstehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Darüber hinaus kann die vorliegende Offenbarung Referenznummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „darunterliegend“, „unter“, „tiefer“, „darüberliegend“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Ein Gehäuse mit Deep-Partition-Kondensatoren und das Verfahren zur Bildung desselben werden bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Kondensator mit hoher Dichte, der ein Tiefgrabenkondensator sein kann, auf einer Gehäusekomponente, wie z. B. einem Chip, gebildet, der ein Substrat aufweisen kann oder nicht. Die den Kondensator aufweisende Gehäusekomponente ist direkt mit den unteren Umverteilungsschichten eines Vorrichtungschips verbunden, bei dem es sich um einen Logikchip handeln kann, so dass der Vorrichtungschip auf den hochdichten Kondensator zugreifen kann. Die oberen Schichten des Vorrichtungschips werden nach dem Bonden und über dem Kondensatorchip gebildet. Der Kondensator mit hoher Dichte kann vom Stromversorgungsnetzwerk im Vorrichtungschip verwendet werden. Mit diesem Design kann eine sehr hohe Kondensatordichte erreicht werden, ohne das Design des Logikchips zu beeinträchtigen. Da der Kondensatorchip gleichwertig zwischen den unteren Schichten und den oberen Schichten des Vorrichtungschips eingefügt wird, haben die Kondensatoren im Kondensatorchip außerdem kurze Wege zu den Vorrichtungen im Vorrichtungschip. Die hier besprochenen Ausführungsformen sollen als Beispiele dienen, um die Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und eine Person, die über gewöhnliche Fachkenntnisse verfügt, wird leicht verstehen, welche Modifikationen vorgenommen werden können, während sie innerhalb der betrachteten Bereiche der verschiedenen Ausführungsformen bleiben. In den verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Referenznummern zur Bezeichnung gleicher Elemente verwendet. Obwohl die Verfahrensausführungen in einer bestimmten Reihenfolge beschrieben werden, können andere Verfahrensausführungen in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 12 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung eines Gehäuses mit Tiefgrabenkondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Abläufe sind auch schematisch im Prozessablauf 200 gemäß 29 wiedergegeben.
  • zeigt die Querschnittsansicht bei der Herstellung von Wafer 2. Der entsprechende Prozess ist als Prozess 202 in dem in 29 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Wafer 2 ein Vorrichtungswafer, der aktive Vorrichtungen wie Transistoren und/oder Dioden und möglicherweise passive Vorrichtungen wie Kondensatoren, Induktivitäten, Widerstände oder dergleichen aufweist. Der Vorrichtungswafer 2 kann eine Vielzahl von Chips 4 aufweisen, wobei einer der Chips 4 abgebildet ist. Die Chips 4 werden im Folgenden auch als (Vorrichtungs-)Chips bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Vorrichtungschip 4 ein Logikchip, der ein Central Processing Unit (CPU)-Chip, ein Graphics Processing Unit (GPU)-Chip, ein Xtreme Processing Unit (XPU)-Chip, ein Micro Control Unit (MCU)-Chip, ein BaseBand (BB)-Chip, ein Application Processor (AP)-Chip oder ähnliches sein kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Beispielwafer 2 ein Halbleitersubstrat 20 und die an einer oberen Oberfläche des Halbleitersubstrats 20 ausgebildeten Merkmale. Das Halbleitersubstrat 20 kann aus kristallinem Silizium, kristallinem Germanium, kristallinem Silizium-Germanium und/oder einem III-V-Verbindungshalbleiter wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und dergleichen gebildet sein. Das Halbleitersubstrat 20 kann auch ein Bulk-Siliziumsubstrat oder ein Silicon-On-Insulator (SOI)-Substrat sein. Shallow Trench Isolation (STI)-Bereiche (nicht dargestellt) können im Halbleitersubstrat 20 gebildet werden, um die aktiven Bereiche im Halbleitersubstrat 20 zu isolieren. Obwohl nicht dargestellt, können Durchgangslöcher gebildet werden, die sich in das Halbleitersubstrat 20 erstrecken, wobei die Durchgangslöcher dazu dienen, die Merkmale auf gegenüberliegenden Seiten des Wafers 2 elektrisch miteinander zu koppeln.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Wafer 2 integrierte Schaltungsvorrichtungen 22, die auf der oberen Oberfläche des Halbleitersubstrats 20 ausgebildet sind. Integrierte Schaltungsvorrichtungen 22 können beispielsweise CMOS-Transistoren (Complementary Metal-Oxide Semiconductor), Widerstände, Kondensatoren, Dioden und/oder dergleichen umfassen. Die Details der integrierten Schaltkreisvorrichtungen 22 sind hier nicht dargestellt. In Übereinstimmung mit alternativen Ausführungsformen wird der Wafer 2 zur Bildung von Zwischenschichten verwendet, wobei das Substrat 20 ein Halbleitersubstrat oder ein dielektrisches Substrat sein kann.
  • Das Zwischenschicht-Dielektrikum (ILD) 24 wird über dem Halbleitersubstrat 20 gebildet und füllt den Raum zwischen den Gatestapeln der Transistoren (nicht dargestellt) in integrierten Schaltkreisen 22. In Übereinstimmung mit einigen Ausführungsbeispielen wird ILD 24 aus Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), Fluor-dotiertem Silikatglas (FSG), Tetraethylorthosilikat (TEOS) oder ähnlichem gebildet. ILD 24 kann durch Spin-Coating, Flowable Chemical Vapor Deposition (FCVD), Chemical Vapor Deposition (CVD) oder Ähnliches gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ILD 24 unter Verwendung eines Abscheidungsverfahrens wie der plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), der chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD) oder ähnlichem gebildet.
  • Kontaktstopfen 28 sind in ILD 24 ausgebildet und werden verwendet, um integrierte Schaltungsvorrichtungen 22 mit darüber liegenden Metallleitungen und Durchkontaktierungen elektrisch zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktstopfen 28 aus einem leitfähigen Material gebildet, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen dafür und/oder Mehrfachschichten davon ausgewählt ist. Die Bildung der Kontaktstopfen 28 kann das Ausbilden von Kontaktöffnungen in ILD 24, das Einfüllen eines leitfähigen Materials bzw. leitfähiger Materialien in die Kontaktöffnungen und das Durchführen einer Planarisierung (wie z. B. ein chemisch-mechanisches Polierverfahren (CMP)) umfassen, um die Oberseiten der Kontaktstopfen 28 mit der Oberseite von ILD 24 abzugleichen.
  • Über ILD 24 und Kontaktsteckern 28 befindet sich die Verbindungsstruktur 30. Die Verbindungsstruktur 30 umfasst Metallleitungen 34 und Durchkontaktierungen 36, die in dielektrischen Schichten 32 ausgebildet sind. Dielektrische Schichten 32 werden im Folgenden auch als Inter-Metal Dielectric (IMD) Schichten 32 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind zumindest einige oder alle dielektrischen Schichten 32 aus einem dielektrischen Material mit niedrigem k-Wert gebildet, das eine Dielektrizitätskonstante (k-Wert) von weniger als etwa 3,0, etwa 2,5 oder noch weniger aufweist. Dielektrische Schichten 32 können aus Black Diamond (einem eingetragenen Warenzeichen von Applied Materials), einem kohlenstoffhaltigen dielektrischen Material mit niedrigem k-Wert, Hydrogen SilsesQuioxan (HSQ), MethylSilsesQuioxan (MSQ) oder ähnlichem gebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden einige oder alle dielektrischen Schichten 32 aus nicht-niedrig-k-dielektrischen Materialien wie Siliziumoxid, Siliziumkarbid (SiC), Siliziumcarbonnitrid (SiCN), Siliziumoxycarbonnitrid (SiOCN) oder ähnlichem gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung der dielektrischen Schichten 32 die Abscheidung eines porogenhaltigen dielektrischen Materials und die anschließende Durchführung eines Aushärtungsprozesses, um das Porogen auszutreiben, so dass die verbleibenden dielektrischen Schichten 32 porös sind. Zwischen den IMD-Schichten 32 werden Ätzstoppschichten (nicht dargestellt) gebildet, die aus Siliziumkarbid, Siliziumnitrid oder ähnlichem bestehen können und der Einfachheit halber nicht dargestellt sind.
  • Metallleitungen 34 und Durchkontaktierungen 36 sind in dielektrischen Schichten 32 ausgebildet. Die Metallleitungen 34 auf einer Ebene werden im Folgenden gemeinsam als Metallschicht bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Verbindungsstruktur 30 eine Vielzahl von Metallschichten, die durch Durchkontaktierungen 36 miteinander verbunden sind. Die Metallleitungen 34 und Vias 36 können aus Kupfer oder Kupferlegierungen gebildet werden, sie können aber auch aus anderen Metallen gebildet werden. Der Formgebungsprozess kann einfache Damaszener- und duale Damaszener-Prozesse umfassen. In einem einfachen Damaszener-Prozess wird zunächst ein Graben in einer der dielektrischen Schichten 32 gebildet, gefolgt von einer Füllung des Grabens mit einem leitfähigen Material. Anschließend wird ein Planarisierungsprozess, wie z. B. ein CMP-Prozess, durchgeführt, um die überschüssigen Teile des leitfähigen Materials, die höher als die obere Oberfläche der IMD-Schicht sind, zu entfernen, so dass eine Metalllinie im Graben zurückbleibt. Bei einem dualen Damaszener-Prozess werden sowohl ein Graben als auch eine Via-Öffnung in einer IMD-Schicht gebildet, wobei die Via-Öffnung unter dem Graben liegt und mit diesem verbunden ist. Das leitende Material wird dann in den Graben und die Via-Öffnung gefüllt, um eine Metallleitung bzw. ein Via zu bilden. Das leitfähige Material kann eine Diffusionssperrschicht und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht aufweisen. Die Diffusionssperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder ähnliches aufweisen.
  • Metallleitungen 34 und Durchkontaktierungen 36 können ein Stromversorgungsnetzwerk (PDN) und ein Signalversorgungsnetzwerk umfassen. Das Stromversorgungsnetzwerk kann Stromversorgungsebenen umfassen, die große Metallplatten zur Bereitstellung von VDD und VSS und zur Reduzierung des Spannungsabfalls sind. Das Power Delivery Network kann mit den High-Density-Kondensatoren 49 im nachfolgend gebondeten Kondensatorchip 42 ( ) verbunden sein, um das gleichzeitige Schaltrauschen (SSN) zu reduzieren und den Spannungsabfall zu verringern.
  • 1 zeigt ferner die dielektrische Oberflächenschicht 38 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die dielektrische Oberflächenschicht 38 kann aus einem nicht-niedrig-k-dielektrischen Material, wie z. B. Siliziumoxid, gebildet sein und kann gemäß einigen Ausführungsformen in physischem Kontakt mit der darunterliegenden niedrig-k-dielektrischen Schicht 32 stehen. Die dielektrische Oberflächenschicht 38 wird alternativ auch als Passivierungsschicht bezeichnet, da sie die Funktion hat, die darunterliegenden dielektrischen Schichten mit niedrigem k-Wert (falls vorhanden) von den nachteiligen Auswirkungen schädlicher Chemikalien und Feuchtigkeit zu isolieren. Die dielektrische Oberflächenschicht 38 kann eine einschichtige Struktur oder eine Verbundstruktur mit mehr als einer Schicht haben, die aus Siliziumoxid, Siliziumnitrid, undotiertem Silikatglas (USG) oder ähnlichem gebildet werden kann. Der Vorrichtungschip 4 kann frei von aluminiumhaltigen Pads und organischen Materialien, wie z. B. Polymeren, darin sein.
  • Bondpads 40A und 40B, die auch gemeinsam oder einzeln als Bondpads 40 bezeichnet werden, sind in der dielektrischen Oberflächenschicht 38 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Bondpads 40A und 40B durch einen einzigen Damaszenerprozess gebildet und können auch Sperrschichten und ein über den Sperrschichten gebildetes kupferhaltiges Material umfassen. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung können die Bondpads 40A und 40B durch ein duales Damaszener-Verfahren gebildet werden. Die oberste dielektrische Schicht 38 und die Bondpads 40 sind so planarisiert, dass ihre Oberseiten koplanar sind, was durch das CMP bei der Bildung der Bondpads 40 erreicht werden kann.
  • 2 zeigt eine Querschnittsansicht des Kondensatorchips 42, der einen Kondensator 49 umfasst. Gemäß einigen Ausführungsformen umfasst der Kondensatorchip 42 ein Halbleitersubstrat 44, das ein Siliziumsubstrat sein kann oder aus anderen Halbleitermaterialien gebildet sein kann. Through-Silicon Vias (TSVs) 46, manchmal auch als Through-Semiconductor Vias oder Through-Vias bezeichnet, sind so ausgebildet, dass sie sich in das Halbleitersubstrat 44 erstrecken. Der Kondensatorchip 42 umfasst außerdem eine Verbindungsstruktur 48 zum Verbinden der Metallleitungen und Tiefgrabenkondensatoren 49 im Kondensatorchip 42 mit Bondpads 50. Die Verbindungsstruktur 48 umfasst dielektrische Schichten 51 und Metallleitungen und Vias 53. Die Metallleitungen und Durchkontaktierungen 53 und die Bondpads 50 können mit Damaszenerverfahren hergestellt werden.
  • Der Kondensator 49 kann Kondensatorelektroden 49A und 49C und einen Kondensatorisolator 49B zwischen den Kondensatorelektroden 49A und 49C umfassen. Die Elektroden 49A und 49C und der Kondensatorisolator 49B können sich in das Substrat 44 erstrecken, so dass der Kondensator 49 ein Tiefgrabenkondensator sein kann und die Kapazitätsdichte (Kapazität pro Flächeneinheit) hoch ist. Es kann auch eine Vielzahl von Kondensatorisolatoren vorhanden sein, die zwischen einer Vielzahl von Kondensatorisolatoren angeordnet sind, um eine Vielzahl von Subkondensatoren zu bilden. Die Subkondensatoren sind parallel geschaltet, um einen integrierten Kondensator zu bilden. In Übereinstimmung mit einigen Ausführungsformen kann die Kapazitätsdichte im Kondensatorchip 42 größer als etwa 100 nF/mm2, größer als etwa 500 nF/mm2 oder größer als etwa 1.000 nF/mm2 sein und zwischen etwa 250 nF/mm2 und etwa 5.000 nF/mm2 liegen. Größere Kapazitätsdichtewerte sind vorteilhaft für die Bildung von Kondensatoren mit großen Kapazitätswerten, die bei einigen Anwendungen erforderlich sind.
  • Der Kondensatorchip 42 umfasst Bondpads 50 und eine dielektrische Schicht 52 an der dargestellten Oberseite des Kondensatorchips 42. Die oberen Flächen der Bondpads 50 sind im Wesentlichen koplanar mit der oberen Fläche der dielektrischen Schicht 52. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Kondensatorchip 42 frei von aktiven Vorrichtungen wie Transistoren und Dioden. In Übereinstimmung mit einigen Ausführungsformen hat jeder der Kondensatoren 49 zwei Anschlüsse, die jeweils mit einem der Bondpads 50 verbunden sind.
  • Als Nächstes wird eine Vielzahl von Kondensatorchips 42 auf den Wafer 2 gebondet, wie in gezeigt. Der entsprechende Prozess ist als Prozess 204 in dem in 29 gezeigten Prozessablauf dargestellt. Das Bonden kann durch Hybridbonden erreicht werden. Beispielsweise werden die Bondpads 50 mit den Bondpads 40A durch direktes Metall-auf-Metall-Bonden verbunden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Metall-auf-Metall-Direktbonden ein Kupfer-auf-Kupfer-Direktbonden. Darüber hinaus werden die dielektrischen Schichten 52 mit der dielektrischen Oberflächenschicht 38 durch Schmelzbonden verbunden, z. B. mit erzeugten Si-O-Si-Bindungen.
  • Um das Hybridbonden zu erreichen, werden die Kondensatorchips 42 zunächst mit der dielektrischen Schicht 38 und den Bondpads 40A vorgebondet, indem die Kondensatorchips 42 leicht gegen das Die 4 gedrückt werden. Obwohl zwei Kondensatorchips 42 dargestellt sind, kann das Hybrid-Bonden auf Wafer-Ebene durchgeführt werden, und eine Vielzahl von Vorrichtungschip-Gruppen, die identisch mit der dargestellten Die-Gruppe sind, die Kondensatorchips 42 umfasst, wird vorgebondet und als Reihen und Spalten angeordnet.
  • Nachdem alle Kondensatorchips 42 vorgebondet sind, wird ein Ausglühprozess durchgeführt, um die Interdiffusion der Metalle in den Bondpads 40A und den entsprechenden darüber liegenden Bondpads 50 zu bewirken. Die Glühtemperatur kann im Bereich zwischen ca. 200° und ca. 400°C liegen, und kann gemäß einigen Ausführungsformen im Bereich zwischen ca. 300° und ca. 400°C liegen. Die Glühzeit kann im Bereich zwischen ca. 1,5 Stunden und ca. 3,0 Stunden liegen und kann in Übereinstimmung mit einigen Ausführungsformen im Bereich zwischen ca. 1,5 Stunden und ca. 2,5 Stunden liegen.
  • Die dielektrische Schicht 38 ist auch an die dielektrischen Schichten 52 gebunden, wobei zwischen ihnen Bindungen gebildet werden. Beispielsweise bilden die Atome (z. B. Sauerstoffatome) in einer der dielektrischen Schichten 38 und 52 chemische oder kovalente Bindungen mit den Atomen (z. B. Siliziumatomen) in der anderen der dielektrischen Schichten 38 und 52. Die resultierenden Bindungen zwischen den dielektrischen Schichten 38 und 52 sind Dielektrikum-zu-Dielektrikum-Bindungen und können Schmelzbindungen sein. Zwischen benachbarten Kondensatormatrizen 42 werden Lücken 53 gelassen.
  • Unter Bezugnahme auf kann ein Rückseiten-Schleifprozess durchgeführt werden, um die Kondensatorchips 42 auszudünnen. Der entsprechende Prozess ist in dem in 29 gezeigten Prozessablauf als Prozess 206 dargestellt. Dieser Prozess kann auch übersprungen werden, und dementsprechend ist der Prozess 206 in 29 gestrichelt dargestellt, um zu verdeutlichen, dass dieser Prozess durchgeführt werden kann oder nicht durchgeführt werden kann. 4 zeigt schematisch die gestrichelten Linien 44-BS1 und 44-BS1, die die Rückseiten der Kondensatorchips 42 vor bzw. nach dem Rückseitenschleifprozess darstellen. Durch das Ausdünnen der Kondensatorchips 42 wird das Seitenverhältnis der Lücken 53 zwischen benachbarten Kondensatorchips 42 verringert, um die Lückenfüllung durchzuführen. Andernfalls kann das Füllen der Lücken aufgrund des ansonsten hohen Seitenverhältnisses der Lücken 53 schwierig sein. Gemäß einigen Ausführungsformen werden nach dem Rückseitenschleifen die TSVs 46 nicht freigelegt, und das Rückseitenschleifen wird beendet, wenn eine dünne Schicht des Substrats die TSVs 46 bedeckt. In Übereinstimmung mit alternativen Ausführungsformen werden die TSVs 46 nach dem Schleifen freigelegt.
  • In ist die Bildung von lückenfüllenden Schichten dargestellt. Der entsprechende Prozess ist als Prozess 208 in dem in 29 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die lückenfüllenden Schichten die Ätzstoppschicht 54 und die dielektrische Schicht 56, die über der Ätzstoppschicht 54 liegt und diese kontaktiert. Die Ätzstoppschicht 54 kann durch ein konformes Abscheideverfahren wie Atomic Layer Deposition (ALD) oder Chemical Vapor Deposition (CVD) abgeschieden werden. Dementsprechend kann die Ätzstoppschicht 54 eine konforme Schicht sein, z. B. mit einer Dicke der horizontalen Abschnitte und einer Dicke der vertikalen Abschnitte, die im Wesentlichen gleich sind, z. B. mit einer Abweichung von weniger als etwa 20 %. Die Ätzstoppschicht 54 wird aus einem dielektrischen Material gebildet, das eine gute Haftung an den Seitenwänden der Kondensatorchips 42 und den oberen Oberflächen der dielektrischen Schicht 38 und der Bondpads 40B aufweist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Ätzstoppschicht 54 aus einem nitridhaltigen Material wie Siliziumnitrid gebildet oder umfasst dieses.
  • Die dielektrische Schicht 56 ist aus einem Material gebildet, das sich von dem Material der Ätzstoppschicht 54 unterscheidet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 56 aus Siliziumoxid gebildet oder umfasst Siliziumoxid, während andere dielektrische Materialien wie Siliziumcarbid, Siliziumoxynitrid, Siliziumoxycarbonnitrid oder dergleichen ebenfalls verwendet werden können. Die dielektrische Schicht 56 kann eine konforme Schicht sein, wobei die Dicken der horizontalen Teile und der vertikalen Teile im Wesentlichen gleich sind, oder sie kann eine nicht-konforme Schicht sein.
  • Unter Bezugnahme auf 6 wird ein Planarisierungsprozess, wie z. B. ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Teile der lückenfüllenden Schichten 56 und 54 zu entfernen, so dass die Kondensatorchips 42 freigelegt und anschließend poliert werden. Der entsprechende Prozess ist als Prozess 210 in dem in gezeigten Prozessablauf dargestellt. Auch die Durchkontaktierungen 46 werden freigelegt. Die verbleibenden Teile der Schichten 54 und 56 werden zusammen als (lückenfüllende) Isolationsbereiche 58 bezeichnet.
  • In ist das Ätzen der Isolationsbereiche 58 zur Bildung von Öffnungen 66 dargestellt. Der entsprechende Prozess ist als Prozess 212 in dem in 29 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Fotoresist 68 gebildet und strukturiert, und die dielektrische Schicht 56 wird unter Verwendung des strukturierten Fotoresists 68 als Ätzmaske geätzt. Auf diese Weise werden Öffnungen 66 gebildet, die sich bis zur Ätzstoppschicht 54 erstrecken. Anschließend wird die Ätzstoppschicht 54 weiter geätzt, so dass sich die Öffnungen 66 bis zu den Bondpads 40B erstrecken, die den Öffnungen 66 ausgesetzt sind. Der Ätzprozess kann auch ein Trockenätzprozess oder ein Nassätzprozess sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 54 aus Siliziumnitrid gebildet, und das Ätzen wird mittels Trockenätzung durchgeführt. Das Ätzgas kann eine Mischung aus CF4, O2 und N2, eine Mischung aus NF3 und O2, SF6 oder eine Mischung aus SF6 und O2 umfassen. Anschließend wird der Fotoresist 68 entfernt.
  • zeigt die Bildung von Durchgangslöchern 70, die die Öffnungen 66 ( ) ausfüllen und mit den Bondpads 40B verbunden sind. Der entsprechende Prozess ist als Prozess 214 in dem in 29 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung von Durchgangslöchern 70 die Durchführung eines Galvanisierungsprozesses, wie z. B. eines elektrochemischen Galvanisierungsprozesses oder eines elektrolosen Galvanisierungsprozesses. Die Durchkontaktierungen 70 können ein metallisches Material wie Wolfram, Aluminium, Kupfer oder ähnliches aufweisen. Unter dem metallischen Material kann auch eine leitfähige Sperrschicht (z. B. Titan, Titannitrid, Tantal, Tantalnitrid o. Ä.) gebildet werden. Ein Planarisierungsprozess, wie z. B. ein CMP-Prozess, wird durchgeführt, um überschüssige Teile des plattierten metallischen Materials zu entfernen, und die verbleibenden Teile des metallischen Materials bilden Durchgangsöffnungen 70. Die Durchgangsöffnungen 70 können im Wesentlichen gerade und vertikale Seitenwände haben. Außerdem können die Durchgangsöffnungen 70 ein verjüngtes Profil aufweisen, wobei die oberen Breiten etwas größer sind als die entsprechenden unteren Breiten.
  • Wie in 8 gezeigt, können in Übereinstimmung mit einigen Ausführungsformen, in denen die TSVs 46 vor dem Bonden vorgeformt werden, die TSVs 46 eine obere Breite aufweisen, die kleiner ist als die jeweiligen unteren Breiten. Umgekehrt können, wenn die TSVs 46 nicht vorgeformt sind, z. B. nach der Bildung der lückenfüllenden Bereiche 58, die Kondensatorchips 42 geätzt werden, um zusätzliche Öffnungen (die von den dargestellten TSVs 46 besetzt sind) entweder vor oder nach der Bildung der Öffnungen 66 zu bilden. Die zusätzlichen Öffnungen in den Kondensatorchips 42 und die Öffnungen 66 können gleichzeitig gefüllt werden, um TSVs 46 und Durchgangslöcher 70 zu bilden. Die resultierenden Durchgangslöcher 46 können obere Abschnitte aufweisen, die breiter sind als die entsprechenden unteren Abschnitte.
  • Bezugnehmend auf werden rückseitige Umverteilungslinien (RDLs) 72 und die dielektrische Schicht 74 gebildet. Der entsprechende Prozess ist als Prozess 216 in dem in 29 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 74 aus einem Oxid, wie z. B. Siliziumoxid, einem Nitrid, wie z. B. Siliziumnitrid, oder ähnlichem gebildet, oder kann aus einem dielektrischen Material mit niedrigem k-Wert gebildet werden, das dem der dielektrischen Schichten 32 ähnlich ist. Die RDLs 72 können mit Hilfe eines Damaszener-Verfahrens gebildet werden, das das Ätzen der dielektrischen Schicht 74 zur Bildung von Öffnungen, das Abscheiden einer leitfähigen Sperrschicht in den Öffnungen, das Plattieren eines metallischen Materials wie Kupfer oder einer Kupferlegierung und das Durchführen einer Planarisierung zum Entfernen überschüssiger Teile der RDLs 72 umfasst. Obwohl eine Schicht aus Rückseiten-RDLs 72 und dielektrischer Schicht 74 dargestellt ist, kann es eine Vielzahl von Schichten aus Rückseiten-RDLs geben. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die gesamte Struktur, die unter den Metallpads 80 liegt, frei von organischen Materialien (wie z. B. Polymerschichten), so dass der Prozess zur Bildung der Strukturen, die unter den Metallpads 80 liegen, Damaszener-Prozesse annehmen kann und feinteilige RDLs (wie 72) mit kleinen Abständen und Linienbreiten ermöglicht werden. Alle dielektrischen Materialien, die unter den Metallpads 80 liegen, sind anorganische dielektrische Materialien.
  • veranschaulicht die Bildung von Passivierungsschichten, Metallpads und darüber liegenden dielektrischen Schichten. In Übereinstimmung mit einigen Ausführungsformen wird die Passivierungsschicht 76 (manchmal auch als Passivierung-1 bezeichnet) über der dielektrischen Schicht 74 gebildet, und in der Passivierungsschicht 76 werden Durchkontaktierungen 78 gebildet, um eine elektrische Verbindung mit den RDLs 72 herzustellen. Metallpads 80 werden über der Passivierungsschicht 76 gebildet und sind über Durchkontaktierungen 78 elektrisch mit den RDLs 72 verbunden. Der entsprechende Prozess ist auch als Prozess 216 in dem in gezeigten Prozessablauf dargestellt. Bei den Metallpads 80 kann es sich um Aluminiumpads oder Aluminium-Kupfer-Pads handeln, es können aber auch andere metallische Werkstoffe verwendet werden. Die Metallpads 80 können durch Abscheiden einer Deckschicht und Strukturierung der Deckschicht durch Ätzen gebildet werden.
  • Wie auch in gezeigt, wird die Passivierungsschicht 82 (manchmal auch als Passivierung-2 bezeichnet) über der Passivierungsschicht 76 gebildet. Jede der Passivierungsschichten 76 und 82 kann eine einzelne Schicht oder eine Verbundschicht sein und kann aus einem nicht-porösen Material gebildet werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist eine oder beide der Passivierungsschichten 76 und 82 eine Verbundschicht, die eine Siliziumoxidschicht (nicht separat dargestellt) und eine Siliziumnitridschicht (nicht separat dargestellt) über oder unter der Siliziumoxidschicht aufweist. Die Passivierungsschichten 76 und 82 können auch aus anderen nicht-porösen dielektrischen Materialien wie nicht-dotiertem Silikatglas (USG), Siliziumoxynitrid und/oder dergleichen gebildet werden.
  • Als nächstes wird die Passivierungsschicht 82 strukturiert, so dass einige Teile der Passivierungsschicht 82 die Randbereiche der Metallpads 80 bedecken und einige Teile der Metallpads 80 durch die Öffnungen in der Passivierungsschicht 82 freigelegt sind. Die Polymerschicht 84 wird dann gebildet und dann strukturiert, um die Metallpads 80 freizulegen. Die Polymerschicht 84 kann aus Polyimid, Polybenzoxazol (PBO) oder ähnlichem gebildet werden.
  • Wie in dargestellt, werden Post-Passivation Interconnects (PPI) 86 gebildet, was die Bildung einer Metallkeimschicht und einer strukturierten Maskenschicht (nicht dargestellt) über der Metallkeimschicht und die Beschichtung der PPIs 86 in der strukturierten Maskenschicht umfassen kann. Die strukturierte Maskenschicht und die Teile der Metallkeimschicht, die von der strukturierten Maskenschicht überlappt werden, werden dann in Ätzprozessen entfernt. Anschließend wird die Polymerschicht 88 gebildet, die aus PBO, Polyimid oder ähnlichem bestehen kann.
  • Unter Bezugnahme auf werden Unter-Bump-Metallurgien (UBMs) 90 gebildet, und die UBMs 90 erstrecken sich in die Polymerschicht 88, um sich mit den PPIs 86 zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst jedes der UBMs 90 eine Barriereschicht (nicht gezeigt) und eine Keimschicht (nicht gezeigt) über der Barriereschicht. Die Barriereschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine aus einer Titanlegierung oder einer Tantallegierung gebildete Schicht sein. Die Materialien der Keimschicht können Kupfer oder eine Kupferlegierung aufweisen. Andere Metalle wie Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Wolframlegierungen, Chrom, Chromlegierungen und Kombinationen davon können ebenfalls in UBMs 90 enthalten sein.
  • Wie auch in 12 gezeigt, werden elektrische Verbinder 92 geformt. Ein beispielhaftes Formgebungsverfahren zur Bildung von UBMs 90 und elektrischen Verbindern 92 umfasst die Abscheidung einer flächigen UBM-Schicht, die Bildung und Strukturierung einer Maske (die ein Fotoresist sein kann, nicht gezeigt), wobei Teile der flächigen UBM-Schicht durch die Öffnung in der Maske freigelegt werden. Nach der Bildung der UBMs 90 wird das dargestellte Gehäuse in eine Galvanisierungslösung (nicht dargestellt) gelegt, und es wird ein Galvanisierungsprozess durchgeführt, um elektrische Anschlüsse 92 auf den UBMs 90 zu bilden. Gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung umfassen die elektrischen Verbinder 92 lötfreie Teile (nicht dargestellt), die in den nachfolgenden Reflow-Prozessen nicht geschmolzen werden. Die lötfreien Teile können aus Kupfer gebildet werden und werden daher im Folgenden als Kupferbumps bezeichnet, obwohl sie auch aus anderen lötfreien Materialien gebildet werden können. Elektrische Steckverbinder 92 können ferner Lötkappen aufweisen, die aus einer Sn-Ag-Legierung, einer Sn-Cu-Legierung, einer Sn-Ag-Cu-Legierung oder ähnlichem gebildet sein können und bleifrei oder bleihaltig sein können.
  • Die in den vorangegangenen Schritten gebildete Struktur wird als rekonstruierter Wafer 94 bezeichnet. An dem rekonstruierten Wafer 94 wird ein Die-Saw-Prozess (Vereinzelung) durchgeführt, um den rekonstruierten Wafer 94 in eine Vielzahl von Gehäusen 96 zu trennen. Der entsprechende Prozess ist als Prozess 218 in dem in gezeigten Prozessablauf dargestellt.
  • In dem resultierenden Gehäuse wird der Kondensatorchip 42 mit einer Low-Level-Dielektrikumsschicht und den jeweiligen Bondpads im Vorrichtungschip 4 gebondet. Beispielsweise kann die oberflächliche dielektrische Schicht 38 unmittelbar über der darunterliegenden Low-k-dielektrischen Schicht liegen und diese kontaktieren. Darüber hinaus können die Metallpads 40, die RDLs 34 und die Vias 36 alle durch Damaszener-Verfahren und nicht durch Abscheidung und Ätzen gebildet werden. Die Metallpads 80, die Polymerschicht 84, die PPI 86, die elektrischen Anschlüsse 92 oder ähnliches, die ansonsten die oberen Merkmale des Vorrichtungschips 4 darstellen würden, werden nach dem Bonden des Kondensatorchips 42 gebildet. Dementsprechend ist der Kondensatorchip 42 äquivalent zwischen den unteren Lagen und den oberen Lagen des Vorrichtungschip 4 eingefügt. Die elektrischen Pfade zwischen den Kondensatoren 49 und dem Stromversorgungsnetz innerhalb der Verbindungsstruktur 30 im Vorrichtungschip 4 sind somit reduziert. Zum Vergleich: Bei herkömmlichen Strukturen werden die oberen Merkmale wie Metallpads 80, Polymerschicht 84, PPI 86, elektrische Anschlüsse 92 usw. vor dem Bonden der Kondensatorchips 42 gebildet, und die Kondensatorchips 42 werden über die oberen Merkmale 80/84/86/92 gebondet. Die elektrischen Pfade zwischen den Kondensatoren 49 und der integrierten Schaltungsvorrichtung 22 sowie dem Stromversorgungsnetzwerk im Vorrichtungschip 4 werden bei herkömmlichen Strukturen länger sein. Die Kondensatoren 49 werden als Deep-Partition-Kondensatoren bezeichnet, da diese Kondensatoren nicht innerhalb des Vorrichtungschips 4 ausgebildet sind, sondern in einen anderen Kondensatorchip partitioniert sind, das weiter zwischen der dielektrischen Schicht 38 und den darüber liegenden Merkmalen 80/84/86/92 eingefügt ist.
  • In Übereinstimmung mit einigen Ausführungsformen, in allen Ausführungsformen der vorliegenden Offenbarung, kann jeder der Kondensatoren 49 in Kondensatorwürfel 42 zwei Anschlüsse haben, die jeweils mit einem der Bondpads 50 verbunden sind. Andererseits können die Kondensatoren 49 nicht mit einem der Durchgangslöcher 46 und einem der Durchgangslöcher 70 verbunden sein. Wenn der Kondensatorchip 42 aktive Vorrichtungen und/oder Speichervorrichtungen aufweist (wie in den nachfolgenden Ausführungsformen erörtert wird), sind die Kondensatoren 49 außerdem elektrisch von den aktiven Vorrichtungen und den Speichervorrichtungen im Kondensatorchip 42 getrennt und werden nicht von diesen verwendet. Stattdessen werden die Kondensatoren 49 von dem Vorrichtungschip 4 verwendet.
  • zeigt den rekonstruierten Wafer 94 und die gemäß alternativen Ausführungsformen gebildeten Gehäuse 96. Diese Ausführungsformen ähneln den in 12 gezeigten Ausführungsformen, mit der Ausnahme, dass anstelle des Bondens der diskreten Kondensatorchips 42 auf Wafer 2 der Kondensator-Wafer 142 auf Wafer 2 gebondet wird. Der Kondensator-Wafer 142 umfasst wiederum eine Vielzahl von Kondensatorchips 42 in sich. Die Prozesse und die Materialien zur Bildung der entsprechenden rekonstruierten Wafer 94 und Packages 96 sind im Wesentlichen die gleichen wie bei den in den 1-12 gezeigten Ausführungsformen, außer dass bei den Ausführungsformen in 13 das Wafer-zu-Wafer-Bonden durchgeführt wird und die Lückenfüllbereiche 58 und die Durchgangsöffnungen 70 (12) nicht mehr gebildet werden.
  • zeigt den rekonstruierten Wafer 94 und die Gehäuse 96, die in Übereinstimmung mit noch alternativen Ausführungsformen gebildet werden. Diese Ausführungsformen ähneln den in 13 gezeigten Ausführungsformen, mit der Ausnahme, dass die zusätzlichen Umverteilungsschichten wie die Umverteilungslinien 72 und die entsprechenden dielektrischen Schichten (wie 74), wie in 13 gezeigt, nicht ausgebildet sind. Stattdessen werden Metallpads 80, bei denen es sich um aluminiumhaltige Pads handeln kann, direkt auf den Durchgangsöffnungen 46 gebildet. Die Verfahren zur Herstellung der entsprechenden rekonstruierten Wafer 94 und Gehäuse 96 sind ähnlich wie die in den 1 bis 12 gezeigten Ausführungsformen, außer dass einige Merkmale nicht mehr geformt werden.
  • Die 15 bis 20 zeigen Querschnittsansichten von Zwischenstufen bei der Bildung eines Gehäuses, das Tiefgrabenkondensatoren in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst. Sofern nicht anders angegeben, sind die Materialien und die Formgebungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie die gleichen Komponenten, die in den vorangehenden Ausführungsformen, die in den 1 bis 12 dargestellt sind, mit gleichen Referenznummern bezeichnet sind. Die Details bezüglich des Formgebungsverfahrens und der Materialien der in den 15 bis 20 gezeigten Komponenten können daher in der Beschreibung der vorangehenden Ausführungsformen gefunden werden.
  • Wie in gezeigt, sind Wafer 2 (und die entsprechenden Vorrichtungschips 4 darin) mit einem Trägersubstrat 102 verbunden. Der Wafer 2 ist im Wesentlichen derselbe wie der in 1 gezeigte Wafer 2, mit der Ausnahme, dass Durchgangsöffnungen 26 ausgebildet sind, die sich in das Substrat 20 erstrecken. In Übereinstimmung mit einigen Ausführungsformen ist das Trägersubstrat 102 ein Halbleitersubstrat, wie z. B. ein Siliziumsubstrat. Gemäß alternativen Ausführungsformen ist das Trägersubstrat 102 ein dielektrisches Substrat, wie z. B. ein Siliziumoxid-Substrat, ein Siliziumoxynitrid-Substrat oder dergleichen. Das gesamte Trägersubstrat 102 kann aus einem homogenen Material, wie z. B. Silizium, ohne andere Materialien, wie z. B. Metalle, darin gebildet werden. Auf der Oberfläche des Trägersubstrats 102 kann eine Siliziumoxidschicht ausgebildet sein oder nicht. Die Verbindung kann eine Schmelzverbindung sein, wobei die oberflächliche dielektrische Schicht 38 im Wafer 2 mit dem Trägersubstrat 102 verbunden wird, z. B. durch die Bildung von Si-O-Si-Bindungen.
  • Wie in gezeigt, wird auf dem Vorrichtungswafer 2 ein rückseitiger Polierprozess durchgeführt, bis die Durchgangsöffnungen 26 freigelegt sind. In einem anschließenden Prozess, wie in dargestellt, werden rückseitige RDLs 73 und dielektrische Schichten 75 gebildet, um eine elektrische Verbindung mit der vorderseitigen Verbindungsstruktur 30 und den integrierten Schaltkreisen 22 herzustellen. Die rückseitigen RDLs 73 können auch im Damaszener-Verfahren hergestellt werden. Dielektrische Schichten 75 können aus dielektrischen Low-k- und/oder Nicht-Low-k-Materialien gebildet werden. Beispielsweise kann eine obere dielektrische Schicht 75 eine nicht-low-k-dielektrische Schicht sein, während die darunterliegenden Schichten in den dielektrischen Schichten 75 low-k-dielektrische Schichten sein können. Rückseitige RDLs 73 können zur Bildung eines Stromverteilungsnetzes (Power Distribution Network, PDN) verwendet werden, das Metallebenen (Platten) und Durchkontaktierungen zur Weiterleitung von Strom wie VDD und VSS aufweist. Gemäß einigen Ausführungsformen werden die meisten (mehr als 50 Prozent) der Metallflächen in den rückseitigen RDLs 73 vom PDN verwendet, und ein kleiner Teil der Metallflächen dient der Signalführung. Auf der anderen Seite befindet sich der größte Teil der Signalführung in der Verbindungsstruktur 30, die sich auf der Vorderseite des Substrats 20 befindet. Obwohl nicht im Detail dargestellt, ist die Gesamtdicke der dielektrischen Schichten 75 (und RDLs 73) größer als die Dicke der Verbindungsstruktur 30. Da die Gesamtdicke der dielektrischen Schichten 75 (und der RDLs 73) größer ist als die der Verbindungsstruktur 30, kann PDN mit geringem Spannungsabfall gebildet werden.
  • Als nächstes wird, wie in gezeigt, der Kondensatorwafer 142, der Kondensatorchips 42 umfasst, durch Hybridbonden mit dem Vorrichtungswafer 2 verbunden. Wie in den vorangegangenen Ausführungsformen ausführlich beschrieben, sind die Kondensatoren 49 in den Kondensatorchips 42 ausgebildet und können Tiefgrabenkondensatoren oder andere Arten von Kondensatoren mit hoher Dichte sein, wie z. B. mehrschichtige MIM-Kondensatoren. Die Kondensatorchips 49 sind elektrisch mit den Bondpads gekoppelt. Zum Beispiel kann jeder der Kondensatoren 49 zwei Anschlüsse haben, die jeweils mit einem der Bondpads 50 elektrisch verbunden sind. Dementsprechend ist nach dem Bonden jeder der Kondensatoren 49 elektrisch mit den Vorrichtungen in den Vorrichtungschips 4 verbunden und wird von diesen verwendet.
  • 19 zeigt einen zweiten Planarisierungsprozess, bei dem das Substrat 44 poliert wird, bis die Durchgangsöffnungen 46 freigelegt sind. Als nächstes werden, wie in 20 gezeigt, in Übereinstimmung mit einigen Ausführungsformen Metallpads 80 gebildet, die mit den Durchgangsöffnungen 46 verbunden werden. Gemäß alternativen Ausführungsformen werden auf der Rückseite des Substrats 44 weitere Umverteilungsleitungen, die den Umverteilungsleitungen 72 und den dielektrischen Schichten 74 ( ) ähnlich sind, gebildet, und die Umverteilungsleitungen werden mit den Durchgangsöffnungen 46 verbunden. Die zusätzlichen dielektrischen Schichten können auch Low-k-Dielektrikumsschichten umfassen, und die entsprechenden RDLs können mit Hilfe von Damaszenerprozessen gebildet werden.
  • In nachfolgenden Prozessen werden die darüberliegende Passivierungsschicht 82, die Polymerschichten 84 und 88, die PPIs 86, die UBMs 90 und die elektrischen Anschlüsse 92 gebildet. Die Details können unter Bezugnahme auf die in den 1-12 dargestellten Ausführungsformen gefunden werden und werden dort nicht wiederholt.
  • Bei den Ausführungsformen in 20 ist der Kondensatorchip 42 zwischen den Vorrichtungen 22 des Vorrichtungschips 4 und den darüber liegenden Merkmalen 80/84/86/92 gebondet, wodurch die elektrischen Pfade zwischen den Kondensatoren 49 in den Kondensatorchips 42 zu den integrierten Schaltungen 22 in den Vorrichtungschips 4 verkürzt werden.
  • 21 zeigt den rekonstruierten Wafer 94 und die gemäß alternativen Ausführungsformen gebildeten Gehäuse 96. Diese Ausführungsformen ähneln den in 20 gezeigten Ausführungsformen, mit der Ausnahme, dass zusätzlich zu den Tiefgrabenkondensatoren 49 auch MIM-Kondensatoren 49' auf der Vorderseite der Kondensatorchips 4 ausgebildet sind. Die MIM-Kondensatoren 49' sind ebenfalls mit den integrierten Schaltungselementen 22 in den Vorrichtungschips 4 verbunden und werden von diesen verwendet. Auch in den Gehäusen 96 können die rückseitigen RDLs 73 in den Vorrichtungschips 4 verwendet werden, um ein PDN zu bilden, das Metallplatten und Durchkontaktierungen für die Stromzuführung wie VDD und VSS aufweist. Gemäß einigen Ausführungsformen wird der größte Teil der Metallbereiche in den rückseitigen RDLs 73 vom PDN verwendet, und ein kleiner Teil der Metallbereiche dient der Signalführung. Auf der anderen Seite befinden sich die meisten Signalführungen in der Verbindungsstruktur 30, die sich auf der Vorderseite des Substrats 20 befindet. Obwohl nicht im Detail dargestellt, kann die Gesamtdicke der dielektrischen Schichten 75 (und RDLs 73) auch größer sein als die Dicke der Verbindungsstruktur 30.
  • zeigt den rekonstruierten Wafer 94 und die gemäß alternativen Ausführungsformen gebildeten Packages 96. Diese Ausführungsformen ähneln den in 20 gezeigten Ausführungsformen, mit der Ausnahme, dass zusätzlich zu den Tiefgrabenkondensatoren 49 auch MIM-Kondensatoren 49' auf der Vorderseite der Kondensatorchips 4 ausgebildet sind und eine Vielzahl von Schichten umfassen können, so dass die Kapazitätsdichte erhöht wird. Außerdem umfassen die Kondensatorchips 42 Speichervorrichtungen 27, die auf der Vorderseite (der abgebildeten Unterseite) des Halbleitersubstrats 44 ausgebildet sein können. Die Speichervorrichtungen 27 können statische Speicher mit wahlfreiem Zugriff (SRAM), dynamische Speicher mit wahlfreiem Zugriff (DRAM) oder andere Speichertypen umfassen. In den Kondensatorchips 42 dürfen keine Tiefgrabenkondensatoren vorhanden sein. Sowohl die Speichervorrichtungen 27 als auch die MIM-Kondensatoren 49' sind mit den integrierten Schaltungsvorrichtungen 22 in den Vorrichtungschips 4 verbunden und werden von diesen verwendet, und sie sind möglicherweise nicht mit den Durchgangsöffnungen 46 verbunden. Gemäß einigen Ausführungsformen ist das Trägersubstrat 102 ein flächiges Substrat, wobei die Gesamtheit aus einem homogenen Material gebildet ist. Gemäß alternativen Ausführungsformen sind die Speichervorrichtungen 106 an der oberen Oberfläche des Trägersubstrats 102 ausgebildet und sind elektrisch mit den Vorrichtungen 22 in dem Vorrichtungschip 4 verbunden und werden von diesen verwendet.
  • 23 zeigt den rekonstruierten Wafer 94 und die gemäß alternativen Ausführungsformen gebildeten Gehäuse 96. Diese Ausführungsformen ähneln den in 22 gezeigten Ausführungsformen, mit der Ausnahme, dass die Kondensatorchips 42 kein Halbleitersubstrat aufweisen und die MIM-Kondensatoren 49' als Teil der Umverteilungsstrukturen in den Kondensatorchips 42 gebildet werden. MIM-Kondensatoren 49' können eine Vielzahl von Schichten aufweisen, so dass die Kapazitätsdichte erhöht wird. Gemäß einigen Ausführungsformen ist das Trägersubstrat 102 ein flächendeckendes Substrat, wobei eine Gesamtheit aus einem homogenen Material gebildet ist. Gemäß alternativen Ausführungsformen sind Speichervorrichtungen auf der Oberfläche des Trägersubstrats 102 ausgebildet und sind elektrisch mit den Vorrichtungen 22 im Vorrichtungchip 4 verbunden und werden von diesen verwendet. In Übereinstimmung mit alternativen Ausführungsformen sind die Speichervorrichtungen 106 an der oberen Oberfläche des Trägersubstrats 102 ausgebildet und elektrisch mit den Vorrichtungen 22 im Vorrichtungschip 4 verbunden und werden von diesen verwendet.
  • 24 zeigt ein Fan-Out-Paket 110, das die in den vorangegangenen Ausführungsformen offenbarten Pakete 96 aufweist. Das Fan-Out-Gehäuse umfasst Packungen 96, die in einem Verkapselungsmaterial 112 eingekapselt sind. Das Einkapselungsmaterial 112 kann eine Formmasse, ein Füllmaterial oder dergleichen sein.
  • Die Fan-Out-Umverteilungsstruktur 118, die RDLs 114 und dielektrische Schichten 116 umfasst, ist auf den Paketen 96 und der Verkapselung 112 ausgebildet. Elektrische Anschlüsse 120 sind auf der Oberfläche der Umverteilungsstruktur 118 ausgebildet.
  • 25 zeigt eine Packung 110, die die Packung 96 aufweist, wie sie in den vorangegangenen Ausführungsformen offenbart wurde. Die Gehäuse 96 sind durch Flip-Chip-Bonden auf das Gehäusesubstrat 126 geklebt. Underfill 128 wird zwischen den Gehäusen 96 und dem Gehäusesubstrat 126 aufgebracht.
  • 26 zeigt ein Gehäuse 110, das die gemäß alternativen Ausführungsformen gebildeten Gehäuse 96 umfasst. Diese Ausführungsformen ähneln den in 22 gezeigten Ausführungsformen, mit der Ausnahme, dass ein Speicherchip 140 auf die Rückseite des Vorrichtungschips 4 gebondet ist. Der Speicherchip 140 kann Speicher 143 aufweisen, die SRAM-Speicher, DRAM-Speicher oder ähnliches aufweisen können. Die Vorderseite des Vorrichtungschips 4 in 26 zeigt nach oben und ist dem Kondensatorchip 42 zugewandt.
  • In 27 ist ein Gehäuse 110 dargestellt, das die gemäß alternativen Ausführungsformen gebildeten Gehäuse 96 umfasst. Diese Ausführungsformen können gebildet werden, indem das Trägersubstrat wie in den 15-23 durch einen Vorrichtungschip, wie z. B. ein Speicherchip, ersetzt wird. Die sich ergebende Struktur ähnelt den in 26 gezeigten Ausführungsformen, mit der Ausnahme, dass die Vorderseite des Vorrichtungschip 4 in 27 nach unten und vom Kondensatorchip 42 weg zeigt.
  • In 28 ist ein Gehäuse 150 dargestellt, das einen mit einem Kondensatorchip 42 verbundenen Vorrichtungschip 4 aufweist. Der Kondensatorchip 42 umfasst Kondensatoren 49, die gemäß einigen Ausführungsformen Tiefgrabenkondensatoren sein können. Außerdem kann der Kondensatorchip 42 Speichervorrichtungen 27 aufweisen. Die Durchgangsöffnungen 158 im Kondensatorchip 42 können unterschiedliche seitliche Abmessungen haben.
  • Elektrische Anschlüsse 92, Schichten 82/84/88, Metallpads 80 und PPIs 86 sind ebenfalls dargestellt. Das Gehäuse umfasst ferner einen Speicherchip 152, der ein Halbleitersubstrat 162 und Speichervorrichtungen 164 umfasst, die auf einer Oberfläche des Halbleitersubstrats 162 ausgebildet sind. Verkapselungsmaterial 166, das eine Formmasse sein kann, wird aufgetragen, um den Speicherchip 152 darin zu verkapseln. Der Trägerchip 102, bei dem es sich um einen Rohling handeln kann, der vollständig aus einem homogenen Material wie z. B. Silizium besteht, ist mit dem Speicherchip 152 verbunden. Das thermische Schnittstellenmaterial 154 und der Wärmeverteiler 156 sind am Trägerchip 102 angebracht. Der Trägerchip 102 kann in verschiedenen Ausführungsformen verwendet werden oder auch nicht, und wenn der Trägerchip 102 nicht verwendet wird, ist das thermische Schnittstellenmaterial 154 in Kontakt mit dem Substrat 162. Die Größen der Matrizen 4, 42 und 152 können gleich oder unterschiedlich sein, wobei die kleineren Matrizen von lückenfüllenden Materialien wie Oxiden, Nitriden oder dergleichen umgeben sind. Darüber hinaus kann es mehr als ein Kondensatorchip 42, mehr als ein Speicherchip 152 usw. geben, die zusammen gestapelt sind.
  • In jeder der Ausführungsformen in den 21 bis 28 ist der Kondensatorchip 42 zwischen den integrierten Schaltkreisen 22 des Vorrichtungschips 4 und den darüberliegenden Merkmalen 80/84/86/92 gebondet, und daher sind die elektrischen Pfade zwischen den Kondensatoren in den Kondensatorchips und den integrierten Schaltkreisen 22 in den Vorrichtungschip 4 kurz.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch das Ausbilden von Kondensatoren mit hoher Dichte in einem Kondensatorchip und das Bonden/Einfügen der Kondensatoren mit hoher Dichte zwischen den Damaszener-Strukturen von Logikchips und den jeweiligen darüberliegenden Merkmalen, wie Aluminiumpads, Polymerschichten oder dergleichen, können Kondensatoren mit hoher Dichte verwendet werden, und die elektrischen Pfade zwischen den Kondensatoren mit hoher Dichte und den integrierten Schaltungen in Logikchips, wie CPU, GPU, XPU oder dergleichen, werden verkürzt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bonden eines Kondensatorchips mit einem Vorrichtungschip, wobei der Vorrichtungschip ein erstes Halbleitersubstrat, aktive Vorrichtungen an einer Oberfläche des ersten Halbleitersubstrats, mehrere dielektrische Schichten mit niedrigem k-Wert, eine erste dielektrische Schicht über und in Kontakt mit einer oberen dielektrischen Schicht mit niedrigem k-Wert in den mehreren dielektrischen Schichten mit niedrigem k-Wert und eine erste Vielzahl von Bondpads in der ersten dielektrischen Schicht umfasst. Der Kondensatorchip umfasst eine zweite dielektrische Schicht, die mit der ersten dielektrischen Schicht verbunden ist; eine zweite Vielzahl von Bondpads in der zweiten dielektrischen Schicht, wobei die zweite Vielzahl von Bondpads mit der ersten Vielzahl von Bondpads verbunden ist; und einen Kondensator, der elektrisch mit der zweiten Vielzahl von Bondpads gekoppelt ist; und nachdem der Kondensatorchip mit dem Vorrichtungschip verbunden ist, Bilden eines aluminiumhaltigen Pads über dem Kondensatorchip, wobei das aluminiumhaltige Pad elektrisch mit dem Vorrichtungschip gekoppelt ist; und Bilden einer Polymerschicht über dem aluminiumhaltigen Pad. In einer Ausführungsform ist sowohl der Vorrichtungschip als auch der Kondensatorchip frei von Polymerschichten darin. In einer Ausführungsform ist sowohl der Vorrichtungschip als auch der Kondensatorchip frei von aluminiumhaltigen Pads darin. In einer Ausführungsform umfasst der Kondensatorchip ein zweites Halbleitersubstrat, und der Kondensator umfasst einen Tiefgrabenkondensator, der sich in das zweite Halbleitersubstrat erstreckt. In einer Ausführungsform umfasst das Verfahren ferner, bevor das aluminiumhaltige Pad gebildet wird, das Bilden von Lückenfüllbereichen, um den Kondensatorchip zu verkapseln; und das Planarisieren der Lückenfüllbereiche und des Kondensatorchips. In einer Ausführungsform umfasst das Verfahren ferner das Bonden eines unterstützenden Chips an den Vorrichtungschip; und das Polieren des Vorrichtungschips, um Durchgangslöcher in dem Vorrichtungschip freizulegen, wobei sich die Durchgangslöcher in das erste Halbleitersubstrat erstrecken. In einer Ausführungsform sind die erste dielektrische Schicht und die erste Vielzahl von Bondpads auf dem polierten Vorrichtungschip ausgebildet. In einer Ausführungsform sind der Trägerchip und den Kondensatorchip an gegenüberliegende Seiten des Vorrichtungschips gebondet. In einer Ausführungsform ist der Kondensatorchip an eine Vorderseite des Vorrichtungschips gebondet. In einer Ausführungsform ist der Kondensatorchip an eine Rückseite des Vorrichtungschips gebondet. In einer Ausführungsform ist der Kondensatorchip frei von aktiven Vorrichtungen darin. In einer Ausführungsform ist der Kondensatorchip frei von jeglichem Halbleitersubstrat darin. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Speichervorrichtung in dem Kondensatorchip.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse einen Vorrichtungschip und einen Kondensatorchip. Der Vorrichtungschip umfasst ein Halbleitersubstrat; aktive Vorrichtungen an einer Oberfläche des Halbleitersubstrats; eine Vielzahl von dielektrischen Schichten mit niedrigem k-Wert; eine erste dielektrische Schicht über und in Kontakt mit einer oberen dielektrischen Schicht mit niedrigem k-Wert in der Vielzahl von dielektrischen Schichten mit niedrigem k-Wert; und eine erste Vielzahl von Bondpads in der ersten dielektrischen Schicht. Der Kondensatorchip umfasst eine zweite dielektrische Schicht, die mit der ersten dielektrischen Schicht verbunden ist; eine zweite Vielzahl von Bondpads in der zweiten dielektrischen Schicht, wobei die zweite Vielzahl von Bondpads mit der ersten Vielzahl von Bondpads verbunden ist; und einen Kondensator, der elektrisch mit der zweiten Vielzahl von Bondpads gekoppelt ist; und ein aluminiumhaltiges Pad über dem Kondensatorchip, wobei das aluminiumhaltige Pad elektrisch mit dem Vorrichtungschipgekoppelt ist; und eine Polymerschicht über dem aluminiumhaltigen Pad. In einer Ausführungsform ist sowohl der Kondensatorchip als auch der Vorrichtungschip frei von aluminiumhaltigen Pads. In einer Ausführungsform ist sowohl der Kondensatorchip als auch der Vorrichtungschip frei von organischen Materialien. In einer Ausführungsform umfasst das Gehäuse ferner lückenfüllende Bereiche, die den Kondensatorchip umgeben.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse einen Vorrichtungschip und einen Kondensatorchip. Der Vorrichtungschip umfasst ein erstes Halbleitersubstrat; eine erste Vielzahl von dielektrischen Schichten; und eine erste Vielzahl von Damaszener-Strukturen in der ersten Vielzahl von dielektrischen Schichten, wobei die oberen Oberflächen der ersten Vielzahl von Damaszener-Strukturen koplanar mit den oberen Oberflächen der entsprechenden der ersten Vielzahl von dielektrischen Schichten sind. Der Kondensatorchip umfasst ein zweites Halbleitersubstrat; eine zweite Vielzahl von dielektrischen Schichten; und eine zweite Vielzahl von Damaszener-Strukturen in der zweiten Vielzahl von dielektrischen Schichten, wobei die unteren Oberflächen der zweiten Vielzahl von Damaszener-Strukturen koplanar mit den unteren Oberflächen der entsprechenden der zweiten Vielzahl von dielektrischen Schichten sind, wobei eine untere Schicht in der zweiten Vielzahl von dielektrischen Schichten mit einer oberen Schicht in der ersten Vielzahl von dielektrischen Schichten verbunden ist; eine Vielzahl von aluminiumhaltigen Pads über dem Kondensatorchip, wobei die Vielzahl von aluminiumhaltigen Pads elektrisch mit dem Vorrichtungschip gekoppelt ist; eine Polymerschicht, die einen Abschnitt umfasst, der einen Kantenabschnitt von jedem der Vielzahl von aluminiumhaltigen Pads bedeckt; und eine Vielzahl von elektrischen Verbindern über der Vielzahl von aluminiumhaltigen Pads, die elektrisch mit diesen verbunden sind. In einer Ausführungsform sind alle Materialien in dem Vorrichtungschip und dem Kondensatorchip anorganische Materialien. In einer Ausführungsform umfasst der Kondensatorchip einen Tiefgrabenkondensator.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Die Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63148650 [0001]

Claims (20)

  1. Verfahren, umfassend: Bonden eines Kondensatorchips an einen Vorrichtungschip, wobei der Vorrichtungschip umfasst: ein erstes Halbleitersubstrat; aktive Vorrichtungen an einer Oberfläche des ersten Halbleitersubstrats; eine Mehrzahl von dielektrischen Low-k-Schichten; eine erste dielektrische Schicht über und in Kontakt mit einer oberen dielektrischen Low-k-Schicht der Mehrzahl von dielektrischen Low-k-Schichten; und eine erste Mehrzahl von Bondpads in der ersten dielektrischen Schicht; wobei der Kondensatorchip umfasst: eine zweite dielektrische Schicht, die an die erste dielektrische Schicht gebondet ist; eine zweite Vielzahl von Bondpads in der zweiten dielektrischen Schicht, wobei die zweite Vielzahl von Bondpads mit der ersten Vielzahl von Bondpads gebondet sind; und einen Kondensator, der elektrisch mit der zweiten Vielzahl von Bondpads gekoppelt ist; und Ausbilden eines aluminiumhaltigen Pads über dem Kondensatorchip, nachdem der Kondensatorchip mit dem Vorrichtungschip gebondet wurde, wobei das aluminiumhaltige Pad elektrisch mit dem Vorrichtungschip gekoppelt ist; und Bilden einer Polymerschicht über dem aluminiumhaltigen Pad.
  2. Verfahren nach Anspruch 1, wobei sowohl der Vorrichtungschip als auch der Kondensatorchip frei von Polymerschichten darin ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei sowohl der Vorrichtungschip als auch der Kondensatorchip frei von aluminiumhaltigen Pads darin ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kondensatorchip ein zweites Halbleitersubstrat umfasst und der Kondensator einen Tiefgrabenkondensator umfasst, der sich in das zweite Halbleitersubstrat erstreckt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, bevor das aluminiumhaltige Pad gebildet wird: Ausbilden von Lückenfüllbereichen zum Verkapseln des Kondensatorchips; und Planarisieren der Lückenfüllbereiche und des Kondensatorchips..
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bonden eines Trägerchips auf den Vorrichtungschip; und Polieren des Vorrichtungschips, um Durchgangslöcher in dem Vorrichtungschip freizulegen, wobei sich die Durchgangslöcher in das erste Halbleitersubstrat erstrecken.
  7. Verfahren nach Anspruch 6, wobei die erste dielektrische Schicht und die erste Mehrzahl von Bondpads auf dem polierten Vorrichtungschip ausgebildet sind.
  8. Verfahren nach Anspruch 6 oder 7, bei dem der Trägerchip und der Kondensatorchip an gegenüberliegende Seiten des Vorrichtungschips gebondet sind.
  9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 8, wobei der Kondensatorchip an eine Vorderseite des Vorrichtungschips gebondet wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 8, wobei der Kondensatorchip auf eine Rückseite des Vorrichtungschips gebondet wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kondensatorchip frei von aktiven Vorrichtungen darin ist.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kondensatorchip frei von jeglichem Halbleitersubstrat darin ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Ausbilden einer Speichervorrichtung in dem Kondensatorchip.
  14. Ein Package umfassend: einen Vorrichtungschip, umfassend: ein Halbleitersubstrat; aktive Vorrichtungen an einer Oberfläche des Halbleitersubstrats; eine Mehrzahl von dielektrischen Low-k-Schichten; eine erste dielektrische Schicht über und in Kontakt mit einer oberen dielektrischen Low-k-Schicht in der Mehrzahl von dielektrischen Low-k-Schichten; und eine erste Mehrzahl von Bondpads in der ersten dielektrischen Schicht; einen Kondensatorchip, umfassend: eine zweite dielektrische Schicht, die an die erste dielektrische Schicht gebondet ist; eine zweite Mehrzahl von Bondpads in der zweiten dielektrischen Schicht, wobei die zweite Mehrzahl von Bondpads mit der ersten Mehrzahl von Bondpads gebondet sind; und einen Kondensator, der elektrisch mit der zweiten Mehrzahl von Bondpads gekoppelt ist; und ein aluminiumhaltiges Pad über dem Kondensatorchip, wobei das aluminiumhaltige Pad elektrisch mit dem Vorrichtungschip gekoppelt ist; und eine Polymerschicht über dem aluminiumhaltigen Pad.
  15. Package nach Anspruch 14, wobei sowohl der Kondensatorchip als auch der Vorrichtungschip frei von aluminiumhaltigen Pads ist.
  16. Package nach Anspruch 14 oder 15, wobei sowohl der Kondensatorchip als auch der Vorrichtungschip frei von organischen Materialien ist.
  17. Package nach einem der vorangehenden Ansprüche 14 bis 16, ferner umfassend Lückenfüllbereiche, die den Kondensatorchip umschließen.
  18. Package, umfassend: einen Vorrichtungschip, umfassend: ein erstes Halbleitersubstrat; eine erste Mehrzahl von dielektrischen Schichten; und eine erste Mehrzahl von Damaszener-Strukturen in der ersten Mehrzahl von dielektrischen Schichten; einen Kondensatorchip, umfassend: ein zweites Halbleitersubstrat; eine zweite Mehrzahl von dielektrischen Schichten; und eine zweite Mehrzahl von Damaszener-Strukturen in der zweiten Mehrzahl von dielektrischen Schichten, wobei die unteren Oberflächen der zweiten Mehrzahl von Damaszener-Strukturen koplanar mit den unteren Oberflächen der entsprechenden der zweiten Mehrzahl von dielektrischen Schichten sind, wobei eine untere Schicht in der zweiten Mehrzahl von dielektrischen Schichten mit einer oberen Schicht in der ersten Mehrzahl von dielektrischen Schichten gebondet ist; eine Mehrzahl von aluminiumhaltigen Pads über dem Kondensatorchip, wobei die Mehrzahl von aluminiumhaltigen Pads elektrisch mit dem Vorrichtungschip gekoppelt ist; eine Polymerschicht, die einen Abschnitt umfasst, der einen Kantenabschnitt von jedem der mehreren aluminiumhaltigen Pads bedeckt; und eine Mehrzahl von elektrischen Verbindern über und in elektrischer Verbindung mit der Mehrzahl von aluminiumhaltigen Pads.
  19. Package nach Anspruch 18, wobei alle Materialien im Vorrichtungschip und im Kondensatorchip anorganische Materialien sind.
  20. Package nach Anspruch 18 oder 19, wobei der Kondensatorchip einen Tiefgrabenkondensator umfasst.
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