KR20230014087A - 3차원 반도체 디바이스 내의 온칩 커패시터 및 이를 형성하는 방법 - Google Patents

3차원 반도체 디바이스 내의 온칩 커패시터 및 이를 형성하는 방법 Download PDF

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KR20230014087A
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리앙 첸
웨이 리우
레이 슈
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) 반도체 디바이스 및 이를 형성하는 방법의 실시예가 개시된다. 예에서, 3D 메모리 디바이스는 메모리 스택, 격리 구조 및 복수의 커패시터 콘택을 포함한다. 메모리 스택은 수직으로 인터리빙된 도전층 및 제1 유전층을 포함한다. 격리 구조는 메모리 스택의 적어도 일부를 통해 수직으로 연장되어 도전층을 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리한다. 복수의 커패시터 콘택은 각각 더미 계단 영역 내의 적어도 2개의 커패시터 전극과 접촉한다.

Description

3차원 반도체 디바이스 내의 온칩 커패시터 및 이를 형성하는 방법
본 개시의 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
통합 회로 기술은 실리콘 다이 상에 다양한 유형의 디바이스를 만들 수 있게 한다. 가장 일반적인 디바이스는 트랜지스터, 다이오드, 저항기 또는 커패시터이다. 커패시터는 전하를 저장하기 위해 반도체 디바이스에서 사용되는 소자이다. 커패시터는 절연 재료로 분리된 두 개의 도전성 플레이트가 포함된다. 커패시터는 전자 필터, 아날로그-디지털 변환기, 메모리 디바이스, 제어 애플리케이션 및 기타 여러 유형의 반도체 디바이스 애플리케이션과 같은 애플리케이션에 사용된다.
커패시터가 차지하는 다이 영역을 줄이고 커패시턴스 밀도를 증가시키기 위해, 온칩 커패시터를 통합하는 데 예를 들어 MIM(금속-절연체-금속) 커패시터, MOM(금속-산화물-금속) 커패시터, MOS(금속-산화물-반도체) 커패시터, 금속 프린지 커패시터, 트렌치 커패시터 및 접합 커패시터 등을 포함하는 다양한 유형의 커패시터 설계가 사용되어 왔다.
3차원(3D) 반도체 디바이스 및 이를 형성하는 방법 의 실시예가 여기에 개시된다.
일 예에서, 3D 메모리 디바이스는 메모리 스택, 격리 구조 및 복수의 커패시터 콘택을 포함한다. 메모리 스택은 수직으로 인터리빙된 도전층 및 제1 유전층을 포함한다. 격리 구조는 메모리 스택의 적어도 일부를 통해 수직으로 연장되어 도전층의 적어도 일부를 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리한다. 복수의 커패시터 콘택은 각각 더미 계단 영역 내의 적어도 2개의 커패시터 전극과 접촉한다.
다른 예에서, 3D 반도체 디바이스는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택, 한 쌍의 커패시터 콘택 및 커패시터를 포함한다. 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈리게 배치된다. 커패시터 콘택의 쌍은 복수의 인터리빙된 도전층 및 유전층 쌍 중 2개의 쌍의 2개의 도전층과 접촉한다. 커패시터는 2개의 도전층 및 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함한다. 2개의 도전층은 서로 전기적으로 분리된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 수직으로 인터리빙된 도전층 및 제1 유전층을 포함하는 메모리 스택이 기판 위에 형성된다. 메모리 스택의 적어도 일부를 통해 수직으로 연장되는 격리 구조는 도전층의 적어도 일부를 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리하도록 형성된다. 더미 계단 영역에서 적어도 2개의 커패시터 전극과 각각 접촉하는 복수의 커패시터 콘택이 형성된다.
또 다른 예에서, 3D 반도체 디바이스를 동작시키는 방법이 개시된다. 3D 반도체 디바이스는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택을 포함한다. 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈리게 배치된다. 복수의 인터리빙된 도전층 및 유전층 중 2개의 쌍의 2개의 도전층과 각각 접촉하는 한 쌍의 커패시터 콘택에 전압을 인가하여 커패시터를 충전한다. 커패시터는 2개의 도전층 및 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함한다. 2개의 도전층은 서로 전기적으로 분리된다. 전압은 커패시터에 의해 공급된다.
본 명세서에 포함되어 명세서의 일부를 구성하는 첨부 도면은 본 개시의 실시예를 예시하며, 상세한 설명과 함께 본 개시의 원리를 설명하고 관련 기술의 통상의 기술자가 본 개시의 실시예를 제작하고 사용하는 것을 가능하게 하도록 하는 역할을 한다.
도 1a 및 도 1b는 본 개시의 다양한 실시예에 따른 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스의 단면의 측면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른 3D 반도체 디바이스에서의 예시적인 온칩 커패시터의 개략도를 도시한다.
도 3은 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스의 평면도를 도시한다.
도 4a 및 4b는 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 다른 예시적인 3D 메모리 디바이스의 평면도를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 또 다른 예시적인 3D 메모리 디바이스의 평면도를 도시한다.
도 6a 내지 도 6d는 본 개시의 다양한 실시예에 따른 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 도시한다.
도 7은 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 8은 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 3D 반도체 디바이스를 동작시키기 위한 예시적인 방법의 흐름도를 도시한다.
첨부된 도면을 참조하여 본 개시의 실시예가 설명된다.
특정된 구성 및 배열이 설명되지만, 이는 오직 예시적인 목적을 위한 것임을 이해하여야 한다. 관련 기술 분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 수 있다. 본 개시가 또한 다양한 다른 응용 분야에 채용될 수 있음은 관련 기술 분야의 통상의 기술자에게 자명하다.
본 명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 언급은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 이러한 특정한 특징, 구조 또는 특성을 포함하지는 않아도 됨을 나타낸다. 더욱이, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지 여부에 관계없이 이러한 특징, 구조 또는 특성이 다른 실시예와 관련하여 영향을 준다는 것은 관련 기술 분야의 통상의 기술자의 지식에 속한다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는 적어도 부분적으로는 문맥에 따라 임의의 특징, 구조 또는 특성을 단수의 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나", "일" 또는 "그"와 같은 용어는 적어도 부분적으로 문맥에 따라 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여"라는 용어는 반드시 배타적인 요인의 세트를 전달하려는 의도가 아니라, 대신 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용할 수 있는 것으로 이해될 수 있다.
본 개시에서 "상에", "위에" 및 "위로" 등의 의미는, "상에"가 "직접적으로 위"를 의미할 뿐만 아니라 그 사이에 개재되는 특징이나 층이 존재하는 것을 포함하는 개념으로 이해될 수 있으며, "위에" 및 "위로" 등이 무엇인가의 위에 있음을 의미할 뿐만 아니라 그 사이에 개재되는 특징이나 층이 없음(즉, 직접적으로 무엇인가 위에 있음)을 포함하는 개념으로 이해될 수 있도록, 최대한 넓은 의미로 해석되어야 함을 쉽게 이해할 수 있어야 한다.
또한, "아래에", "아래의", "낮게", "위에", "높게" 등과 같이 공간적으로 상대적인 용어는 도면 내에 도시된 하나의 구성요소 또는 특징에 대한 다른 구성요소(들) 또는 특징(들)과의 관계를 기술하기 위해 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향뿐만 아니라 사용 또는 작동에 있어서 디바이스의 상이한 방향을 추가적으로 포함하도록 의도된다. 장치는 다른 방향으로 향할 수 있고(90도 회전 또는 다른 방향으로) 본 명세서에서 사용된 공간적으로 상대적인 서술어는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 후속 재료층이 그 위에 추가되는 재료를 의미한다. 기판 자체는 패턴화될 수 있다. 기판의 상부 상에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 비화갈륨, 인듐 인화물 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 비도전성 재료로 만들어질 수 있다.
본 명세서에서 "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부에 있는 구조 전체에 걸쳐 확장될 수 있거나 하부 또는 상부에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면에 또는 그 사이에 있는 수평면들의 임의의 쌍 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼링된 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 위에, 그 위로 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 하나 이상의 도체 및 콘택 층(여기에서 인터커넥트 라인 및/또는 수직 인터커넥트 액세스(비아) 콘택이 형성됨) 및 하나 이상의 유전층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목상/명목상으로"는 제품 또는 프로세스의 설계 단계 동안 컴포넌트 또는 프로세스 동작을 위해 설정된 특성 또는 파라미터의 선호 값 혹은 타겟 값을 지칭하며, 그러한 선호 값은 위 및/또는 아래로 값의 범위를 갖는다. 값의 범위는 제조 프로세스에서의 약간의 차이 또는 공차로 인해 발생할 수 있다. 본 명세서에서 사용되는 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양(quantity)의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어 값의 10-30% 내에서 변하는 주어진 양의 값(예컨대, 값의 ±10%, ±20% 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 측면 배향(laterally-oriented) 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(본 명세서에서는 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 의미하는 것으로서, 메모리 스트링은 기판에 대해 수직 방향으로 연장될 수 있다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 명목상 수직을 의미한다.
NAND 플래시 메모리 디바이스와 같은 일부 반도체 디바이스에서, 온칩 커패시터는 주변 회로에 형성된다. 커패시터는 주변 회로에서 가장 부피가 큰 디바이스이기 때문에, 기존의 온칩 커패시터 설계는 주변 회로의 다이 영역의 수축을 제한할 뿐만 아니라 금속 라우팅의 유연성도 제한한다. 특히, 다수의 칩이 적층된 일부 3D 반도체 디바이스의 경우, 하나의 칩 상의 온칩 커패시터의 넓은 영역으로도 디바이스 전체 크기의 수축을 제한할 수 있다.
본 개시에 따른 다양한 실시예는 3D 반도체 디바이스에서 온칩 커패시터의 다양한 신규 설계를 제공한다. 3D 메모리 디바이스와 같은 3D 반도체 디바이스의 기존 더미 계단 영역을 활용하고 더미 계단 영역의 워드 라인/게이트 라인 부분을 나머지 워드 라인/게이트 라인과 전기적으로 분리함으로써, 온칩 커패시터는 더미 계단 영역의 워드 라인/게이트 라인 및 워드 라인/게이트 라인 사이의 게이트-투-게이트 유전층을 사용하여 형성될 수 있다. 일부 실시예에서, 온칩 커패시터를 형성하는 데 사용되는 워드 라인/게이트 라인의 쌍은 단락 가능성을 줄이기 위해 그 사이의 적어도 다른 워드 라인/게이트 라인에 의해 이격된다. 메모리 어레이 디바이스 및 주변 회로가 3D 반도체 디바이스를 형성하기 위해 함께 본딩되는 별도의 기판에 형성되는 일부 실시예에서, 주변 회로에 사용되는 적어도 일부 온칩 커패시터는 메모리 어레이 디바이스가 형성되는 기판으로 전달될 수 있다. 결과적으로 평면 다이 크기를 늘리지 않고 온칩 커패시터의 커패시턴스 밀도를 높일 수 있으며, 반도체 디바이스의 금속 라우팅도 단순화할 수 있다.
도 1a 및 도 1b는 본 개시의 다양한 실시예에 따른 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스(100)의 단면의 측면도를 도시한다. 3D 메모리 디바이스(100)는 본 명세서에 개시된 온칩 커패시터를 갖는 반도체 디바이스의 일례일 수 있다. 일부 실시예에서, 3D 메모리 디바이스(100)는 일부 실시예에 따라 메모리 어레이 칩 및 주변 칩(미도시)을 포함하는 본딩된 칩이다. 도 1a 및 도 1b에 도시된 바와 같이, 3D 메모리 디바이스(100)는 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI) 또는 기타 적절한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다. 3D 메모리 디바이스(100) 내의 컴포넌트들의 공간적 관계를 설명하기 위해 x축, y축 및 z축이 도 1a 및 도 1b에 포함된다는 점에 유의한다. 기판(102)은 x-y 평면에서 횡방향으로 연장되는 2개의 횡방향 표면, 즉 웨이퍼의 전면 상의 전방 표면 및 웨이퍼의 전면에 반대인 후면 상의 후방 표면을 포함한다. x 방향과 y 방향은 웨이퍼 평면에서 2개의 직교 방향이며, x 방향은 워드 라인 방향이고 y 방향은 비트 라인 방향이다. z축은 x축과 y축 모두에 수직이다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, 3D 메모리 디바이스)의 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에" 또는 "아래에" 있는지 여부는 z-방향(x-y 평면에 수직인 수직 방향)으로 반도체 디바이스의 기판(예를 들어, 기판(102))에 대해 그 기판이 z-방향에서 반도체 디바이스의 가장 낮은 평면에 위치할 경우 그 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시의 전반에 걸쳐 적용된다.
일부 실시예에서, 주변 칩은 메모리 어레이 칩 상의 메모리 어레이 디바이스를 제어하고 감지하도록 구성된 주변 회로(미도시)를 포함한다. 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 레퍼런스 또는 회로의 능동 또는 수동 소자(예컨대, 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함하되 이에 제한되지 않는 3D 메모리 디바이스(100)의 동작을 가능하게 하는 데 사용되는 임의의 적합한 디지털, 아날로그 및/또는 믹싱된 신호 제어 및 센싱 회로일 수 있다. 주변 회로는 일부 실시예에 따른 고등 논리 프로세스(advanced logic process)(예컨대, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm, 2nm 등의 기술 노드)를 갖춘 고속 트랜지스터를 포함할 수 있다. 일부 실시예에서, 주변 칩은 프로세서 및 PLD(programmable logic device)와 같은 논리 회로 또는 SRAM(static random-access memory)과 같은 메모리 회로를 포함하는 고등 논리 프로세스와 호환 가능한 임의의 다른 회로를 더 포함할 수 있음이 이해된다. 예를 들어, 주변 칩의 디바이스는 CMOS(complementary metal-oxide-semiconductor) 호환 프로세스를 사용하여 형성될 수 있으므로 본 명세서에서는 "CMOS 칩"이라고 지칭될 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)는 메모리 셀이 메모리 어레이 칩 상에 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 1a 및 도 1b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 메모리 어레이 칩은 NAND 메모리 스트링의 어레이로서 기능하는, 기판(102) 위의 채널 구조(116)의 어레이를 포함할 수 있다. 각각의 채널 구조(116)는 도전층(106) 및 유전층(108)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리빙된 도전층(106) 및 유전층(108)은 메모리 스택(104)의 일부이다. 메모리 스택(104) 내의 도전층(106) 및 유전층(108) 쌍의 수(예를 들어, 32, 64, 96, 128, 160, 192, 224, 256, 또는 그 이상)는 3D 메모리 디바이스(100) 내의 메모리 셀의 수를 결정한다. 일부 실시예에서, 메모리 스택(104)은 서로 적층된 복수의 메모리 데크를 포함하는 멀티 데크 아키텍처(미도시)를 가질 수 있다. 각각의 메모리 데크에서 도전층(106)과 유전층(108)의 쌍의 수는 동일하거나 상이할 수 있다. 일부 실시예에 따르면, 현장 증기 발생(in-situ steam generation, ISSG) 실리콘 산화막과 같은 패드 층(미도시)이 기판(102)과 메모리 스택(104) 사이에 형성된다는 것이 이해된다.
메모리 스택(104)은 복수의 수직으로 인터리빙된 도전층(106) 및 유전층(108)을 포함할 수 있다. 메모리 스택(104) 내의 도전층(106) 및 유전층(108)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(104)의 상단 또는 하단에 있는 것을 제외하고, 각각의 도전층(106)은 양쪽에서 2개의 유전층(108)에 의해 인접할 수 있고, 각각의 유전층(108)은 양쪽에서 2개의 도전층(106)에 의해 인접할 수 있다. 도전층(106)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 각각의 도전층(106)은 접착층 및 게이트 유전층(미도시)에 의해 둘러싸인 게이트 라인을 포함할 수 있다. 도전층(106)의 게이트 라인은 메모리 스택(104)의 하나 이상의 계단 구조에서 끝나는 워드 라인으로서 횡방향으로 연장될 수 있다. 유전층(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함하지만 이에 한정되지 않는 유전성 재료를 포함할 수 있다. 각각의 유전층(108)은 인접한 도전층(106)(게이트 라인/워드 라인)의 수직방향 사이에서 이들을 전기적으로 분리하는 게이트-투-게이트 유전층으로서 기능할 수 있다.
일부 실시예에서, 도전층(106)은 W와 같은 금속을 포함하고, 유전층(108)은 실리콘 산화물을 포함한다. 일부 실시예에서, 각각의 유전층(108)은 약 15nm 내지 약 30nm 사이, 예컨대 15nm 내지 30nm 사이(예를 들어, 15nm, 16nm, 17nm, 18nm, 19nm, 20nm, 21nm, 22nm, 23nm, 24nm, 25nm, 26nm, 27nm, 28nm, 29nm, 30nm, 이들 값 중 임의의 것에 의해 하한 경계가 정해진 임의의 범위, 또는 이들 값 중 임의의 2개에 의해 정의된 임의의 범위)의 명목상으로 동일한 두께를 갖는다. 일부 실시예에서, 각각의 도전층(106)은 약 25nm와 약 40nm 사이, 예컨대 25nm와 40nm 사이(예를 들어, 25nm, 26nm, 27nm, 28nm, 29nm, 30nm, 31nm, 32nm, 33nm, 34nm, 35nm, 36nm, 37nm, 38nm, 39nm, 40nm, 이들 값 중 임의의 것에 의해 하한 경계가 정해진 임의의 범위, 또는 이들 값 중 임의의 2개에 의해 정의된 임의의 범위)의 명목상으로 동일한 두께를 갖는다.
일부 실시예에서, 각각의 채널 구조(116)는 반도체 층(예를 들어, 반도체 채널(120)) 및 복합 유전층(예를 들어, 메모리 필름(118))으로 채워진 채널 홀을 포함한다. 일부 실시예에서, 반도체 채널(120)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(118)은 터널링층, 저장층("전하 트랩층"으로도 알려짐) 및 차단층을 포함하는 복합층이다. 채널 구조(116)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전체 재료를 포함하는 캡핑층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(116)는 실린더 형상(예를 들어, 필러(pillar) 형상)을 가질 수 있다. 일부 실시예에 따르면, 캡핑층, 반도체 채널(120), 터널링층, 저장층 및 메모리 필름(118)의 차단층은 이 순서로 필러의 중심으로부터 외부 표면을 향하여 방사상으로 배열된다. 터널링층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(118)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시예에서, 채널 구조(116)는 채널 구조(116)의 상부 부분(예를 들어, 상단부)에 채널 플러그(122)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 기판(102)이 3D 메모리 디바이스(100)의 가장 낮은 평면에 위치할 경우, 컴포넌트(예를 들어, 채널 구조(116))의 "상단부"는 z-방향으로 기판(102)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(116))의 "하단부"는 z-방향으로 기판(102)에 가까워지는 단부이다. 채널 플러그(122)는 반도체 재료(예를 들어, 폴리실리콘)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(122)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 1a 및 도 1b에 도시된 바와 같이, 메모리 스택(104)은 코어 어레이 영역(110) 및 더미 계단 영역(112)을 포함할 수 있다. 일부 실시예에서, 코어 어레이 영역(110)은 채널 구조(116)가 형성되는 메모리 스택(104)의 영역이다. 즉, 일부 실시예에 따르면, 각각의 채널 구조(116)는 코어 어레이 영역(110)의 메모리 스택(104)을 통해 수직으로 연장된다. 메모리 스택(104)은 더미 계단 영역(112)에 하나 이상의 계단 구조(124)를 포함할 수 있으며, 여기에서는 도 1a 및 도 1b에 도시된 바와 같이 인터리빙된 도전층(106) 및 유전층(108) 쌍의 에지가 엇갈려 있다. 일부 실시예에서, 기판(102)으로부터 멀어지는 수직 방향(양의 z-방향)을 따라 인터리빙된 도전층(106) 및 유전층(108) 쌍의 대응하는 에지는 코어 어레이 영역(110)에서 채널 구조(116)를 향해 횡방향으로 엇갈리게 배치될 수 있다. 즉, 메모리 스택(104)의 인터리빙된 도전층(106)과 유전층(108) 쌍의 길이는 아래에서 위로 감소한다.
일부 실시예에서, 계단 구조(124)의 각 레벨(예를 들어, 도 1a 및 1b에서의 도전층(106) 및 유전층(108))의 각각의 쌍)의 상부층은 수직 방향으로의 상호접속을 위한 도전층(106)이다. 일부 실시예에서, 계단 구조(124)의 2개의 인접한 레벨마다 수직 방향으로 명목상 동일한 거리만큼 그리고 횡방향으로 명목상 동일한 거리만큼 오프셋된다. 따라서 각각의 오프셋은 수직 방향으로 3D 메모리 디바이스(100)의 워드 라인과의 상호 연결을 위한 "랜딩 영역"을 형성할 수 있다. 일부 실시예에 따르면, 계단 구조(124)에서 도전층(106)과 유전층(108)의 각각의 인접한 쌍의 에지의 오프셋은 명목상으로 동일하다.
도 1a 및 도 1b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 메모리 어레이 칩은 메모리 스택(104)의 인터리빙된 도전층(106) 및 유전층(108)을 통해 각각 수직으로 연장되어 도전층(106)을 코어 어레이 영역(110)의 게이트 전극(106A)(게이트 라인/워드) 및 더미 계단 영역(112)의 커패시터 전극(106B)으로 전기적으로 분리하는 격리 구조(114)를 더 포함할 수 있다. 즉, 각각의 도전층(106)은 서로 전기적으로 분리된 2개의 부분으로 분할될 수 있고, 코어 어레이 영역(110)의 게이트 전극(106A)은 메모리 셀의 게이트 전극 및 워드 라인으로 기능하고, 더미 계단 영역(112)의 커패시터 전극(106B)은 후술하는 온칩 커패시터의 일부가 된다. 도 1a에 도시된 일부 실시예에서, 각각의 격리 구조(114)는 도전층(106)을 게이트 전극(106A) 및 커패시터 전극(106B)으로 절단하기 위해 메모리 스택(104)을 통해 수직으로 연장되는 유전체 스페이서(115)를 포함한다. 유전체 스페이서(115)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 예에서, 격리 구조(114)는 예를 들어 NAND 메모리 스트링의 소스 콘택으로서 기능하는 유전체 스페이서(115)에 의해 둘러싸인 전도체(미도시)를 더 포함할 수 있음을 이해할 수 있다. 일부 예에서, 격리 구조(114)는 모든 도전층(106)을 게이트 전극(106A) 및 커패시터 전극(106B)으로 절단하기 위해 메모리 스택(104)의 전체 두께를 통해 수직으로 연장되지 않을 수 있지만, 대신 도전층(106) 중 하나 또는 일부를 게이트 전극(106A) 및 커패시터 전극(106B)으로 절단하기 위해 메모리 스택(104)의 일부를 통해 수직으로 연장될 수 있음을 이해할 수 있다.
도 1b에 도시된 바와 같은 일부 실시예에서, 각각의 격리 구조(114)는 수직으로 인터리빙된 유전층(108) 및 다른 유전층 세트(119)를 포함하는 유전체 스택(117)을 포함한다. 즉, 유전체 스택(117)은 메모리 스택(104)의 유전층(108)의 일부뿐만 아니라 수직 방향으로 교대로 형성되는 상이한 유전체 재료를 갖는 유전층(119)을 포함할 수 있다. 일부 실시예에서, 유전층(108)은 실리콘 산화물을 포함하고, 유전층(119)은 실리콘 질화물을 포함한다. 아래에서 상세히 설명하는 바와 같이, 격리 구조(114)의 유전체 스택(117)은 메모리 스택(104)에 의해 대체되는 더 큰 유전체 스택의 나머지 부분일 수 있다. 그럼에도 불구하고, 도 1b에 도시된 격리 구조(114)의 유전체 스택(117)이 또한 메모리 스택(104)을 통해 수직으로 연장되는 유전체 구조를 포함함에 따라, 유전체 스택(117)은 메모리 스택(104)의 도전층(106)을 도 1a의 격리 구조(114)의 유전체 스페이서(115)와 마찬가지로 게이트 전극(106A) 및 커패시터 전극(106B)으로 절단할 수 있다. 일부 예에서, 격리 구조(114)의 유전체 스택(117)은 메모리 스택(104)의 전체 두께를 통해 수직으로 연장되지 않을 수 있지만, 대신에 메모리 스택(104)의 일부를 통해 수직으로 연장될 수 있음이 이해된다.
격리 구조(114)는 메모리 스택(104)의 코어 어레이 영역(110)과 더미 계단 영역(112) 사이에서 횡방향으로 연장될 수 있으며, 즉 평면도에서 코어 어레이 영역(110)과 더미 계단 영역(112) 사이의 경계가 된다. 예를 들어, 도 3은 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스(300)의 평면도를 도시한다. 3D 메모리 디바이스(300)는 도 1a 및 도 1b의 3D 메모리 디바이스(100)의 일 예일 수 있다. 도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)는 메모리 스택의 중간(예를 들어, 중앙)에 코어 어레이 영역(302)을 포함하고, 메모리 스택의 x-방향 양측(예를 들어, 워드 라인 방향)에 계단 영역(304 및 306)을 포함한다. 계단 구조는 인터커넥트(예를 들어, 워드 라인 콘택)를 랜딩하기 위해 사용되는 기능성 계단 영역(304)의 기능성 계단 구조이거나 제조 프로세스 동안 로드 균형을 맞추기 위해 사용되는 더미 계단 영역(306)의 더미 계단 구조일 수 있다. 일부 실시예에서, 더미 계단 영역(306) 및 기능성 계단 영역(304)은 도 3에 도시된 바와 같이 메모리 스택의 동일한 면에 배치된다. 더미 계단 영역(306)은 더미 계단 영역(112)의 일례일 수 있고, 코어 어레이 영역(302)은 도 1a 및 도 1b의 코어 어레이 영역(110)의 일례일 수 있다. 도 3에 도시된 바와 같이, 격리 구조(312)(예를 들어, 도 1a의 격리 구조(114)의 일례)는 더미 계단 영역(306)과 코어 어레이 영역(302) 사이에서 y-방향(예를 들어, 비트 라인 방향)으로 횡방향으로 연장되어 더미 계단 영역(306) 및 코어 어레이 영역(302)을 분리할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(300)는 메모리 스택을 블록(310)으로 분리하기 위해 각각이 x-방향(예를 들어, 워드 라인 방향)으로 수직으로 연장되는 복수의 병렬 슬릿 구조(308)(예를 들어, 게이트 라인 슬릿(GLS))를 더 포함한다. 즉, 일부 실시예에 따르면, 슬릿 구조(308)는 격리 구조(312)에 수직이고 코어 어레이 영역(302), 기능성 계단 영역(304) 및 더미 계단 영역(306)을 가로질러 연장된다. 일부 실시예에서, 적어도 하나의 슬릿 구조(308)는 기능성 계단 영역(304)과 더미 계단 영역(306)을 분리하기 위해 메모리 스택의 동일한 면에서 인접한 기능성 계단 영역(304)과 더미 계단 영역(306) 사이에서 x-방향으로 횡방향으로 연장된다. 그 결과, 메모리 스택 내의 도전층(예를 들어, 도 1a의 도전층(106))은 또한 슬릿 구조(308)에 의해 인접한 기능성 계단 영역(304)과 더미 계단 영역(306) 사이에서 전기적으로 분리된다. 즉, 격리 구조(312) 및 슬릿 구조(308)는 코어 어레이 영역(302) 및 기능성 계단 영역(304)의 도전층으로부터 더미 계단 영역(306)의 커패시터 전극(예를 들어, 도 1a의 커패시터 전극(106B))을 각각 절연할 수 있다. 일부 실시예에서, 슬릿 구조(308)는 또한 각각의 더미 계단 영역(306)을 도 3에 도시된 바와 같이 서로 절연된 복수의 블록으로 분리한다. 일부 실시예에서, 격리 구조(312)와 슬릿 구조(308)는 아래에서 자세히 설명되는 동일한 제조 프로세스로 형성될 수 있기 때문에, 격리 구조(312) 및 슬릿 구조(308)는 동일한 구조 및 재료, 예를 들어, 유전체 스페이서(예컨대, 도 1a의 유전체 스페이서(115))를 포함한다.
도 1b와 관련하여 전술한 바와 같이, 격리 구조는 유전체 스택을 포함할 수 있다. 예를 들어, 도 4a 및 도 4b는 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 다른 예시적인 3D 메모리 디바이스(400)의 평면도를 도시한다. 도 4a에 도시된 바와 같이, 3D 메모리 디바이스(400)는 메모리 스택의 중간(예를 들어, 중앙)에 코어 어레이 영역(402)을 포함하고, 메모리 스택의 x-방향(예를 들어, 워드 라인 방향)의 양쪽 측면에 계단 영역(404 및 406)을 포함한다. 계단 구조는 인터커넥트(예를 들어, 워드 라인 콘택)를 랜딩하기 위해 사용되는 기능성 계단 영역(404)의 기능성 계단 구조이거나 제조 프로세스 동안 부하 균형을 맞추기 위해 사용되는 더미 계단 영역(406)의 더미 계단 구조일 수 있다. 일부 실시예에서, 더미 계단 영역(406) 및 기능성 계단 영역(404)은 도 4a에 도시된 바와 같이 메모리 스택의 동일한 면에 배치된다. 더미 계단 영역(406)과 코어 어레이 영역(402)은 도 1a 및 도 1b에서의 더미 계단 영역(112)과 코어 어레이 영역(110)의 일례일 수 있다.
일부 실시예에서, 3D 메모리 디바이스(400)는 메모리 스택을 메모리 블록(410)으로 분리하기 위해 각각 x-방향(예를 들어, 워드 라인 방향)으로 수직으로 연장되는 복수의 병렬 슬릿 구조(408)(예를 들어, GLS)를 더 포함한다. 일부 실시예에서, 적어도 하나의 슬릿 구조(408)는 기능성 계단 영역(404)과 더미 계단 영역(406)을 분리하기 위해 메모리 스택의 동일한 면에서 인접한 기능성 계단 영역(404)과 더미 계단 영역(406) 사이에서 x 방향으로 횡방향으로 연장된다. 코어 어레이 영역(302), 기능성 계단 영역(304) 및 더미 계단 영역(306)을 가로질러 연장되는 연속 구조인 도 3의 슬릿 구조(308)와 달리, 도 4a의 슬릿 구조(408)는 코어 어레이 영역(402)과 기능성 계단 영역(404)을 가로질러 연장되지만, 일부 실시예에 따라 더미 계단 영역(406)과 코어 어레이 영역(402) 사이의 격리 구조(412)에 의해 차단된다.
도 4a에 도시된 바와 같이, 격리 구조(412)(예를 들어, 도 1b의 격리 구조(114)의 일례)는 더미 계단 영역(406)과 코어 어레이 영역(402) 사이에서 y-방향(예를 들어, 비트 라인 방향)으로 횡방향으로 연장되어 더미 계단 영역(406) 및 코어 어레이 영역(402)을 분리할 수 있다. 도 4b의 확대도에 도시된 바와 같이, 일부 실시예에 따라, 격리 구조(412)는 x-방향으로 슬릿 구조(408)로부터 이격된다. 도 1b의 격리 구조(114)에 대해 전술한 바와 같이, 격리 구조(412)는 게이트 교체 프로세스 후에 메모리 스택에 의해 교체되는 더 큰 유전체 스택의 나머지인 수직으로 인터리빙된 2개의 유전층을 갖는 유전체 스택을 포함할 수 있다. 슬릿 구조(408)가 슬릿 구조(408)를 절단하고 절단 거리 및 게이트 교체 프로세스의 시간을 제어함으로써 유전체 스택이 메모리 스택에 의해 교체되기 시작하는 게이트 교체 프로세스의 통로로 사용됨에 따라, 슬릿 구조(408)의 단부에서의 게이트 교체 프로세스는 영역(414)에만 영향을 미치고, 아래에서 상세히 설명되는 제조 프로세스와 같이 유전체 스택의 나머지 부분을 남겨서 게이트 교체 프로세스 후에 온전한 상태로 유지하여 격리 구조(412)가 되도록 한다. 결과적으로, 격리 구조(312) 및 슬릿 구조(308)가 동일한 구조 및 재료, 예를 들어 유전체 스페이서(예컨대, 도 1a의 유전체 스페이서(115))를 포함하는 3D 메모리 디바이스(300)와 달리, 3D 메모리 디바이스(400)의 격리 구조(412) 및 실트 구조(408)는 상이한 구조 및 상이한 재료를 포함할 수 있다. 일부 실시예에서, 격리 구조(412)와 조합된 슬릿 구조(408)는 또한 도 4a에 도시된 바와 같이 각각의 더미 계단 영역(406)을 서로 절연된 복수의 블록으로 분리한다.
메모리 스택에서 기능성 계단 영역 및 더미 계단 영역의 위치는 도 3, 4A 및 4B의 예시(예를 들어, 워드 라인 방향으로 메모리 스택의 측면)에 의해 제한되지 않는다는 것을 이해할 수 있다. 예를 들어, 기능성 계단 영역은 워드 라인 방향으로 메모리 스택의 중간(예를 들어, 중앙)에 배치될 수 있고, 더미 계단 영역은 비트 라인 방향으로 메모리 스택의 측면에 배치될 수 있다. 예를 들어, 도 5는 본 개시의 일부 실시예에 따른 온칩 커패시터를 갖는 또 다른 예시적인 3D 메모리 디바이스(500)의 평면도를 도시한다. 도 5에 도시된 바와 같이, 3D 메모리 디바이스(500)는 코어 어레이 영역(502)을 두 부분으로 분리하기 위해 x-방향(예를 들어, 워드 라인 방향)으로 메모리 스택의 중간(예를 들어, 중앙)에 기능성 계단 영역(504)을 포함하고, x-방향 및 y-방향(예를 들어, 비트 라인 방향)으로 각각 메모리 스택의 양쪽에 있는 더미 계단 영역(506 및 507)을 포함한다.
일부 실시예에서, 3D 메모리 디바이스(500)는 메모리 스택을 메모리 블록(510)으로 분리하기 위해 각각 x-방향(예를 들어, 워드 라인 방향)으로 수직으로 연장되는 복수의 병렬 슬릿 구조(508)(예를 들어, GLS)를 더 포함한다. 일부 실시예에서, 적어도 하나의 슬릿 구조(508)는 더미 계단 영역(506)과 코어 어레이 영역(502)을 y-방향으로 분리하기 위해 메모리 스택의 y-방향으로 각 측면에 있는 더미 계단 영역(506)과 코어 어레이 영역(502) 사이에서 x-방향으로 횡방향으로 연장된다. 슬릿 구조(308 또는 408)와 상이한 격리 구조(312 또는 412)가 있는 도 3, 4a 및 4b에서의 3D 메모리 디바이스(300 및 400)과 달리, 적어도 하나의 슬릿 구조(508)는 또한 더미 계단 영역(506)과 코어 어레이 영역(502)을 분리하는 격리 구조(예를 들어, 도 1a의 격리 구조(114)의 일례)로서 기능한다. 즉, 3D 메모리 디바이스(500)에 필요할 수 있는 전용 격리 구조가 없다. 만약 코어 어레이 영역(502)과 더미 계단 영역(506)을 분리하는 슬릿 구조(508) 중 하나가 격리 구조로 보이면, 다른 슬릿 구조(508)는 기능성 계단 영역(504)을 가로질러 연장하기 위해 격리 구조에 횡방향으로 평행하게 연장된다. 일부 실시예에서, y-방향의 메모리 스택의 각 측면에서, 각각의 더미 계단 영역(506)은 도 5에 도시된 바와 같이 기능성 계단 영역(504)에 의해 서로 절연된 2개의 블록으로 분리될 수 있다.
도 5에 도시된 바와 같이, 3D 메모리 디바이스(500)는 또한 일부 실시예에 따라 x-방향으로 메모리 스택의 각 측면에 더미 계단 영역(507)을 포함한다. 슬릿 구조(508)가 x-방향으로도 횡방향으로 연장되기 때문에, 슬릿 구조(508)는 x-방향으로 메모리 스택의 각 측면에서 코어 어레이 영역(502)과 더미 계단 영역(507)을 분리할 수 없다. 따라서 더미 계단 영역(507)은 온칩 커패시터를 형성하는 데 사용되지 않을 수 있으며, 이는 더미 계단 영역(506)과 상이하다. 일부 실시예에서, 도 3의 격리 구조(312)와 같이 y-방향으로 횡방향으로 연장되는 추가적인 전용 격리 구조가 코어 어레이 영역(502)과 더미 계단 영역(507)을 분리하기 위해 3D 메모리 디바이스(500)에 포함될 수 있으며, 이로써 더미 계단 영역(507)은 온칩 커패시터를 형성하는 데에도 사용될 수 있다. 후술하는 바와 같이, 더미 계단 영역(306, 406, 506)은 각각 3D 메모리 디바이스(300, 400, 500)에서 어떠한 전기적 기능도 제공하지 않고, 코어 어레이 영역(302, 402, 502) 및 기능성 계단 영역(304, 404 및 504)과 전기적으로 분리되어 있으므로, 더미 계단 영역(306, 406 및 506)은 3D 메모리 디바이스(300, 400 및 500)의 메모리 어레이 칩으로부터 추가 공간을 필요로 하지 않는 후술하는 바와 같은 온칩 커패시터를 형성하는 데 사용될 수 있다. 3D 메모리 디바이스(300, 400 및 500)의 금속 라우팅은 코어 어레이 영역(302, 402 및 502) 외부의 더미 계단 영역(306, 406 및 506)에 있는 온칩 커패시터의 평면도로 인해 단순화될 수 있다.
다시 도 1a 및 도 1b를 참조하면, 3D 메모리 디바이스(100)는 또한 더미 계단 영역(112) 내의 적어도 2개의 커패시터 전극(106B)과 각각 접촉하는 복수의 커패시터 콘택(126)을 포함한다. 즉, 3D 메모리 디바이스(100)는 한 쌍 이상의 커패시터 콘택(126)을 포함할 수 있고, 각 쌍의 커패시터 콘택(126)은 커패시터 전극(106B)의 쌍 위에서 커패시터 전극(106B)의 쌍과 접촉할 수 있다. 각각의 커패시터 콘택(126)은 도전층(106) 및 유전층(108) 쌍의 도전층(106)의 랜딩 영역에 랜딩하는 수직 상호접속 액세스(VIA) 콘택일 수 있다. 커패시터 콘택(126)은 금속층(예컨대, W, Co, Cu 또는 Al)과 같은 하나 이상의 도전층을 포함할 수 있다. 도 1a에는 도시되어 있지 않지만, 3D 메모리 디바이스(100)는 또한 워드 라인 팬아웃을 위한 기능성 계단 영역 내의 도전층(106)과 접촉하고 그 위에 있는 워드 라인 콘택을 포함할 수 있으며, 이는 커패시터 콘택(126)과 동일한 구조 및 재료를 가질 수 있으며, 후술하는 바와 같이 워드 라인 콘택을 형성할 때와 동일한 프로세스로 형성될 수 있다.
일부 실시예에서, 커패시터 콘택(126)의 쌍(도 1a 및 1b에서 "+" 및 "-"로 표시됨)은 각각 제1 커패시터 전극(106B) 및 제2 커패시터 전극(106B)에 접촉하는 제1 커패시터 콘택(126 "+") 및 제2 커패시터 콘택(126 "-")을 포함한다. 제1 및 제2 커패시터 전극(106B) 및 더미 계단 영역(112)의 제1 및 제2 커패시터 전극(106B)의 수직방향 사이의 하나 이상의 유전층(108)은 일부 실시예에 따라 커패시터를 형성하도록 구성된다. 따라서 제1 및 제2 커패시터 전극(106B)의 쌍은 커패시터 유전체, 즉 제1 및 제2 커패시터 전극(106B)의 수직방향 사이의 유전층(108)의 일부에 의해 분리된 커패시터의 2개의 전극으로서 작용할 수 있다. 일부 실시예에서, 제1 및 제2 커패시터 전극(106B)은 서로 전기적으로 분리된다. 도 1a 및 1b에 도시되지 않았지만, 일부 예에서 더미 채널 구조는 더미 계단 영역(112)의 메모리 스택(104)을 통해 수직으로 연장되어 형성되어 채널 홀의 에칭 부하의 균형을 맞추고 계단 구조(124)에 대한 지지를 제공할 수 있음을 이해해야 한다. 각각의 더미 채널 구조는 더미 계단 영역(112)에서 서로 다른 커패시터 전극(106B)을 전기적으로 연결하는 것을 방지하고 제1 및 제2 커패시터 전극(106B)이 서로 전기적으로 분리되는 것을 보장하기 위해 도전성 재료가 아닌 실리콘 산화물과 같은 유전체 재료로 채워질 수 있다.
일부 실시예에서, 제1 및 제2 커패시터 콘택(126 "+" 및 "-")와 접촉하는 제1 및 제2 커패시터 전극(106B)은 제1 및 제2 커패시터 전극(106B)의 수직방향 사이에서 적어도 하나의 또 다른 커패시터 전극(106B)에 의해 이격되어, 제1 및 제2 커패시터 전극(106B)이 전기적으로 연결되는 위험, 즉 제1 커패시터 콘택(126 "+")이 제1 커패시터 전극(106B) 및 그 아래의 유전층(108)을 관통하는 것과 같은 다양한 이유로(예를 들어, 초과 에칭) 제2 커패시터 전극(106B), 또는 그들 사이의 유전층(108)을 통해 연장되는 제1 또는 제2 커패시터 전극(106B)을 접촉시켜 서로 접촉하도록 하는 위험(예를 들어, 게이트 교체 프로세스에서 불충분한 리세스 에칭으로 인함)을 감소시킨다. 서로 인접하지 않은(즉, 중간에 적어도 하나의 다른 커패시터 전극(106B)에 의해 이격된) 제1 및 제2 커패시터 전극(106B)을 사용함으로써, 제1 및 제2 커패시터 전극(106B) 사이의 단락의 변화가 상당히 감소될 수 있다. 일부 실시예에서, 수직방향 사이에 있는 적어도 하나의 또 다른 커패시터 전극(106B)은 2개의 커패시터 전극(106B)을 포함한다. 즉, 제1 및 제2 커패시터 전극(106B)은 도 1a 및 도 1b에 도시된 바와 같이 단락의 가능성을 더욱 감소시키기 위해 계단 구조(124)의 2개 레벨에서 2개의 커패시터 전극(106B)에 의해 이격된다. 제1 및 제2 커패시터 전극(106B) 사이의 커패시터 전극(106B) 및 계단 구조(124)의 레벨의 수는 도 1a 및 도 1b의 예에 의해 제한되지 않는다는 것이 이해된다. 일 예에서, 제1 및 제2 커패시터 전극(106B)은 그들 사이에 3개 이상의 커패시터 전극(106B)에 의해 이격될 수 있다. 다른 예에서, 제1 및 제2 커패시터 전극(106B)은 서로 인접할 수 있는데, 즉 그들 사이에 커패시터 전극(106B)이 없는 계단 구조(124)의 인접 레벨에 있을 수 있다.
메모리 어레이 칩의 더미 계단 영역(112)에 온칩 커패시터를 형성함으로써, 3D 메모리 디바이스(100)의 주변 칩/CMOS 칩에 의해 사용되는 커패시터의 일부 또는 전부가 주변 칩/CMOS 칩으로부터 메모리 어레이 칩으로 전달될 수 있다. 일부 실시예에서, 3D 메모리 디바이스(100)의 주변 칩/CMOS 칩은 주변 칩/CMOS 칩의 다이 크기를 줄이기 위해 그 내부에 온칩 커패시터를 갖지 않는다. 대신에, 3D 메모리 디바이스(100)의 메모리 어레이 칩은 더미 계단 영역(112)에 형성되고 주변 칩/CMOS 칩의 커패시터의 요구사항을 충족시키기 위해 2개의 칩 사이의 상호접속부를 통해 주변 칩/CMOS 칩의 주변 회로에 전기적으로 연결된 복수의 커패시터를 가질 수 있다.
도 1a 및 도 1b에서 3D 메모리 디바이스(100) 내에 온칩 커패시터가 있는 것으로 도시되어 있음에도 불구하고, 본 명세서에 개시된 온칩 커패시터는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택을 갖는 임의의 3D 반도체 디바이스와 같은 임의의 다른 적합한 반도체 디바이스에 형성될 수 있으며, 복수의 인터리빙된 도전층과 유전층 쌍의 에지는 엇갈리게, 즉 더미 계단 구조를 갖도록 배치될 수 있다. 또한, 본 명세서에 개시된 온칩 커패시터를 갖는 3D 메모리 디바이스는 도 1a 및 도 1b 내의 3D 메모리 디바이스(100)의 예로 제한되지 않으며, 더미 계단 영역 내의 더미 계단 구조를 포함하는 임의의 적합한 아키텍처를 가질 수 있음이 이해된다. 도 1a 및 도 1b의 커패시터와 같은 본 명세서에 개시된 온칩 커패시터는 또한 회로의 한 부분을 다른 부분으로부터 디커플링하기 위한(예를 들어, 전압을 안정적으로 유지하기 위해 회로의 전원 또는 다른 고임피던스 컴포넌트를 바이패스하기 위한) 디커플링 커패시터(바이패스 커패시터로도 알려져 있음), DC 신호를 차단하기 위한 커플링 커패시터, 전자 필터 내의 필터 커패시터 등과 같은 반도체 디바이스 내의 임의의 적합한 기능을 제공할 수 있다.
도 2는 본 개시의 일부 실시예에 따른 3D 반도체 디바이스의 예시적인 온칩 커패시터의 개략도를 도시한다. 도 2에 도시된 바와 같이, 3D 메모리 디바이스(100)와 같은 3D 반도체 디바이스는 도 1a 및 도 1b의 도전층(106) 및 유전층(108)과 같은 복수의 인터리빙된 도전층 및 유전층 쌍의 스택을 포함할 수 있다. 일부 실시예에 따르면, 도 1a 및 도 1b의 더미 계단 영역(112) 내의 계단 구조(124)에서와 같이, 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈려 있다. 일부 실시예에서, 도 1a 및 도 1b의 커패시터 콘택(126)과 같은 커패시터 콘택의 쌍은 복수의 인터리빙된 도전층 및 유전층 중의 2개의 쌍의 2개의 도전층과 각각 접촉한다. 도전층은 W와 같은 금속을 포함할 수 있고, 유전층은 실리콘 산화물을 포함할 수 있다.
도 2에 도시된 일부 실시예에서, 3D 반도체 디바이스는 적어도 2개의 온칩 커패시터(C1, C2)를 병렬로 포함한다. 일부 실시예에 따르면, 각각의 커패시터(C1 또는 C2)는 대응하는 (커패시터 전극의 쌍으로서) 2개의 도전층 및 2개의 도전층의 수직방향 사이의 (커패시터 유전체로서) 하나 이상의 유전층을 포함한다. 일부 실시예에서, (커패시터 전극의 쌍으로서) 2개의 도전층은 서로 전기적으로 분리된다. 일부 실시예에서, 2개의 도전층은 복수의 인터리빙된 도전층 및 유전층 쌍 중 적어도 다른 쌍에 의해 이격되어, 각각의 커패시터(C1 또는 C2)는 (커패시터 전극의 쌍으로서) 2개의 도전층을 포함하고 2개의 도전층의 수직방향 사이에 (커패시터 전극의 쌍, 예를 들어 도 2에 도시된 3개의 유전층으로서) 복수의 유전층을 포함한다.
따라서 각각의 커패시터(C1 또는 C2)의 커패시턴스 밀도는 각 유전층의 두께 "t" 및 커패시터 전극의 개개의 쌍 사이의 유전층의 개수 및 재료(즉, 유전율)에 기초하여 결정될 수 있다. 일부 실시예에서, 유전층의 재료는 실리콘 산화물이고, 유전층의 수는 2 또는 3이고, 각 유전층의 두께는 15nm 내지 30nm이다. 각 커패시터(C1 또는 C2)의 커패시턴스는 커패시턴스 영역뿐만 아니라 커패시턴스 밀도에 따라 결정될 수 있다. 일부 실시예에서, 커패시턴스 영역은 도 2의 x-방향(예컨대, 워드 라인 방향)으로의 더미 계단 영역 내의 (커패시터 전극의 쌍으로서) 2개의 도전층 중 더 짧은 것(예를 들어, 상부)의 치수뿐만 아니라 도 3 및 도 4a의 y-방향(예를 들어, 비트 라인 방향)으로의 도전층의 치수(커패시터 전극의 쌍으로서)에 기초하여 결정된다. 더미 계단 영역(306 또는 406)은 슬릿 구조(308 또는 408)에 의해 다수의 블록(310 또는 410)으로 분할될 수 있으므로, 커패시턴스 영역을 결정하기 위한 y-방향의 도전층의 치수는 도 3 및 4a에 도시된 바와 같은 각 블록(310 또는 410)의 치수일 수 있다. 일부 실시예에서, 커패시턴스 영역은 도 2의 x-방향(예컨대, 워드 라인 방향)으로의 더미 계단 영역 내의 (커패시터 전극의 쌍으로서) 2개의 도전층 중 더 짧은 것(예를 들어, 상부)의 치수뿐만 아니라 도 5의 y-방향(예를 들어, 비트 라인 방향)으로의 (커패시터 전극의 쌍으로서) 도전층의 치수에 기초하여 결정된다. 도 5에 도시된 바와 같이, y-방향으로의 도전층의 치수는 y-방향으로의 더미 계단 영역(506)의 치수와 동일하다. 일부 실시예에서, 커패시터(C1 또는 C2)는 3D 반도체 디바이스의 전원선과 접지에 전기적으로 연결된 디커플링 커패시터이다.
도 6a 내지 도 6d는 본 개시의 다양한 실시예에 따라 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 도시한다. 도 7은 본 개시의 일부 실시예에 따라 온칩 커패시터를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(700)의 흐름도를 도시한다. 도 6a 내지 도 6d 및 도 7에 도시된 3D 메모리 디바이스의 예는 도 1a 및 도 1b에 도시된 3D 메모리 디바이스(100)를 포함한다. 도 6A 내지 6D와 도 7은 함께 설명된다. 방법(700)에 도시된 동작은 완전하지 않을 수 있으며 도시된 동작의 임의의 것에 앞서, 그 이후에, 또는 그 사이에 다른 동작이 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 7에 도시된 것과 다른 순서로 수행될 수도 있다.
도 7을 참조하면, 방법(700)은 동작 702에서 시작하며, 수직으로 인터리빙된 도전층 및 제1 유전층을 포함하는 메모리 스택이 기판 위에 형성된다. 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 수직으로 인터리빙된 제2 유전층 및 제1 유전층을 포함하는 유전체 스택이 형성되고, 계단 구조가 더미 계단 영역에 형성되고, 유전체 스택의 제2 유전층의 적어도 일부가 메모리 스택의 도전층으로 대체된다. 일부 실시예에서, 코어 어레이 영역에서 메모리 스택을 통해 각각 수직으로 연장되는 복수의 채널 구조가 형성된다. 도전층은 금속을 포함할 수 있고, 제1 유전층은 실리콘 산화물을 포함할 수 있으며, 제2 유전층은 실리콘 질화물을 포함할 수 있다.
도 6a에 도시된 바와 같이, 복수의 인터리빙된 제1 유전층(유전층(604)) 및 제2 유전층(희생층(606))을 포함하는 유전체 스택(608)이 실리콘 기판(602) 위에 형성된다. 일부 실시예에서, 유전층(604) 및 희생층(606)은 물리기상증착(PVD), 화학기상증착(CVD), 원자층증착(ALD), 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 교대로 증착된다. 일부 실시예에서, 희생층(606)은 실리콘 질화물을 포함하고, 유전층(604)은 실리콘 산화물을 포함한다. 희생층(606) 및 유전층(604)을 증착하는 순서는 제한되지 않는다는 것이 이해된다. 증착은 희생층(606) 또는 유전층(604)에서 시작할 수 있고 희생층(606) 또는 유전층(604)에서 끝날 수 있다.
도 6a에 도시된 바와 같이, 유전체 스택(608) 내의 인터리빙된 희생층(606) 및 유전층(604)을 통해 수직으로 연장되는 채널 구조(616)가 형성된다. 일부 실시예에서, 채널 구조(616)를 형성하기 위한 제조 프로세스는 건식 에칭/및 또는 습식 에칭, 예를 들어 DRIE(deep reactive-ion etching)을 사용하여 유전체 스택(608)에서 인터리빙된 희생층(606) 및 유전층(604)을 통해 채널 홀을 형성하는 단계와, 후속하여 필름 증착 프로세스를 사용하여 메모리 필름(610) 층 및 반도체 채널(612)과 같은 복수의 층으로 채널 홀을 채우는 단계를 포함한다. 일부 실시예에서, 메모리 필름(610)은 차단층, 저장층 및 터널링층을 포함하지만 이에 제한되지 않는 다중 유전층의 조합과 같은 복합 유전층이다. 메모리 필름(610) 및 반도체 채널(612)은 실리콘 산화층, 실리콘 질화층, 실리콘 산화층 및 폴리실리콘층 등의 복수의 층을 ALD, CVD, PVD 또는 이들의 임의의 조합을 포함하되 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 이용하여 순차적으로 증착하여 형성할 수 있다. 채널 홀 내부에 실리콘 산화물을 증착함으로써 채널 홀의 나머지 공간을 캡핑층으로 채울 수 있다. 일부 실시예에서, 채널 플러그(614)는 예를 들어 리세스를 형성하기 위해 건식 에칭 및/또는 습식 에칭을 사용하여 반도체 채널(612)을 에칭백하고 ALD, CVD, PVD 또는 이들의 조합을 포함하되 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 이용하여 폴리실리콘으로 리세스를 채움으로써 채널 홀의 상단 부분에 형성된다.
도 6b에 도시된 바와 같이, 계단 구조(618)는 유전체 스택(608)의 적어도 한 측면에(또는 유전체 스택(608)의 중간에, 도시되지 않음) 형성된다. 계단 구조(618)는 소위 "트림-에칭(trim-etch)" 프로세스에 의해 형성될 수 있으며, 이는 각각의 주기에서 패턴화된 포토레지스트 층을 트리밍(예를 들어, 점진적으로 및 내부적으로, 종종 모든 방향에서 에칭)한 후, 후속하여 트리밍된 포토레지스트 층을 에칭 마스크로 사용하여 유전체 스택(608)의 인터리빙된 희생층(606) 및 유전층(604)의 노출된 부분을 에칭함으로써, 계단 구조(618)의 한 스텝/레벨을 형성한다. 이 프로세스는 계단 구조(618)의 모든 스텝/레벨이 형성될 때까지 반복될 수 있다.
도 6c에 도시된 바와 같이, 개구부(620)(예를 들어, 슬릿)는 유전체 스택(608)(도 6b에 도시됨)을 통해 에칭된다. 개구부(620)는 DRIE와 같은 유전체(예를 들어, 실리콘 산화물 및 실리콘 질화물)의 습식 에칭 및/또는 건식 에칭에 의해 형성될 수 있다. 개구부(620)는 유전체 스택(608)의 희생층(606)(도 6b에 도시됨)을 도전층(622)으로 교체하여 복수의 인터리빙된 도전층(622) 및 유전층(604)을 형성하는 게이트 교체 프로세스를 위한 통로로서 사용될 수 있다. 도전층(622)을 갖는 희생층(606)의 교체는 유전층(604)(예를 들어, 실리콘 산화물)에 대해 선택적인 희생층(606)(예를 들어, 실리콘 질화물)을 습식 에칭하고 결과적인 측면 리세스를 도전층(622)(예를 들어, W)으로 채움으로써 수행될 수 있다. 도전층(622)은 PVD, CVD, ALD, 전기화학적 증착 또는 이들의 조합에 의해 증착될 수 있다. 도전층(622)은 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 그 결과, 게이트 교체 프로세스 이후에, 유전체 스택(608)은 일부 실시예에 따라 실리콘 기판(602) 위의 인터리빙된 도전층(622) 및 유전층(604)을 포함하는 메모리 스택(624)에 의해 대체된다. 따라서 일부 실시예에 따라 채널 구조(616)는 메모리 스택(624)을 통해 수직으로 연장되어 형성된다. 일부 실시예에서, 메모리 스택(624)은 그것의 적어도 일 측면(또는 그것의 중간, 도시되지 않음)에 계단 구조(618)를 포함한다.
방법(700)은 도 7에 도시된 바와 같이 동작 704로 진행하며, 메모리 스택을 통해 수직으로 연장되는 격리 구조가 도전층을 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리하도록 형성된다. 일부 실시예에서, 격리 구조를 형성하기 위한 동일한 프로세스에서, 메모리 스택을 통해 수직으로 연장되고 격리 구조에 대해 수직으로 및 횡방향으로 연장되는 슬릿 구조가 형성된다. 일부 실시예에서, 격리 구조를 형성하기 위해, 코어 어레이 영역과 더미 계단 영역 사이에서 횡방향으로 연장되는 개구부가 형성되고, 유전체 스페이서가 개구부에 형성된다. 일부 실시예에서, 격리 구조를 형성하기 위해, 유전체 스택의 제2 유전층의 일부는 유전체 스택의 나머지를 포함하는 격리 구조를 형성하기 위해 메모리 스택의 도전층으로 대체된다.
도 6c에 도시된 바와 같이, 개구부(620) 중 적어도 하나는 채널 구조(616)가 형성된 코어 어레이 영역(601)과 계단 구조(618)가 형성된 더미 계단 영역(603) 사이에 횡방향으로 형성된다. 개구부(620)는 메모리 스택(624)의 도전층(622)을 통해 수직으로 연장되어 도전층(622)을 코어 어레이 영역(601)의 게이트 전극(622A) 및 더미 계단 영역(603)의 커패시터 전극(622B)으로 전기적으로 분리할 수 있다.
도 6d에 도시된 바와 같이, 격리 구조(623)는 코어 어레이 영역(601)과 더미 계단 영역(603) 사이에 횡방향으로 개구부(620)(도 6c에 도시됨)에 형성된다. 일부 실시예에서, 격리 구조(623)를 형성하기 위해, ALD, CVD, PVD 또는 이들의 조합을 포함하되 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물 및/또는 고유전율(high-k) 유전체와 같은 하나 이상의 유전체 재료를 개구(620)에 증착시킴으로써 유전체 스페이서(621)가 형성된다. 유전체 스페이서(621)는 개구부(620)를 완전히 채우거나, 개구부(620)를 부분적으로 채움으로써, 개구부(620)의 나머지 공간이 유전체 스페이서(621)에 의해 둘러싸인 전도체(미도시)로 채워질 수 있도록 할 수 있다. 그럼에도 불구하고, 도 6d에 도시된 바와 같이, 유전체 스페이서(621)를 포함하는 격리 구조(623)는 일부 실시예에 따라 메모리 스택(624)을 통해 수직으로 연장되어 도전층(622)을 코어 어레이 영역(601)의 게이트 전극(622A) 및 더미 계단 영역(603)의 커패시터 전극(622B)으로 전기적으로 분리한다. 일부 실시예에서, 다른 개구부(620)에 유전체 스페이서(621)를 형성함으로써, 격리 구조(623)를 형성하기 위한 동일한 프로세스를 사용하여 슬릿 구조가 형성된다. 따라서, 슬릿 구조 및 격리 구조(623)는 동일한 구조 및 재료를 가질 수 있다. 즉, 격리 구조(623)의 형성은 추가적인 프로세스를 도입하지 않고 슬릿 구조를 형성하기 위해 기존 프로세스를 사용할 수 있다. 일부 예에서, 격리 구조(623)(및 개구부(620))는 모든 도전층(622)을 게이트 전극(622A) 및 커패시터 전극(622B)으로 절단하기 위해 메모리 스택(624)의 전체 두께를 통해 수직으로 연장되지 않을 수 있지만, 대신에 도전층(622) 중 하나 또는 일부를 게이트 전극(622A) 및 커패시터 전극(622B)으로 절단하기 위해 메모리 스택(622)의 일부를 통해 수직으로 연장될 수 있다.
비록 도시되지는 않았지만, 일부 예에서 격리 구조(예를 들어, 도 4a 및 4b의 격리 구조(412))는 유전체 스택(608)의 희생층(606)의 일부만을 게이트 교체 프로세스 동안 메모리 스택(624)의 도전층(622)으로 교체함으로써 유전체 스택(608)의 나머지 부분이 격리 구조가 될 수 있도록 하여 형성될 수 있음을 이해해야 한다. 예를 들어, 희생층(606)을 제거하기 위한 에칭 프로세스의 조건, 예컨대 에칭 속도(etching rate) 및/또는 에칭 시간은 유전체 스택(608)의 일부가 게이트 교체 프로세스 동안 코어 어레이 영역(601)과 더미 계단 영역(603)의 횡방향 사이에서 손상되지 않고 유지되도록 제어될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작 706으로 진행하며, 여기서 더미 계단 영역 내의 적어도 2개의 커패시터 전극과 각각 접촉하는 복수의 커패시터 콘택을 형성한다. 도 6d에 도시된 바와 같이, 커패시터 콘택(625)은 각각 더미 계단 영역(603)에서 커패시터 전극(622B)의 적어도 일부 위에서 그것과 접촉하여 형성된다. 커패시터 콘택(625)은 건식 에칭 및/또는 습식 에칭을 사용하여 개개의 커패시터 콘택(625)과 접촉하는 콘택 홀을 에칭하고, 후속하여 ALD, CVD, PVD 또는 이들의 조합을 포함하되, 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 콘택 홀을 채우기 위해 W와 같은 도전성 재료를 증착함으로써 형성될 수 있다. 일부 실시예에서, 커패시터 콘택(625)은 기능성 계단 영역(미도시)의 워드 라인 위에서 그것과 접촉하는 워드 라인 콘택(미도시)을 형성하기 위한 동일한 프로세스를 사용하여 형성되어, 커패시터 콘택(625) 및 워드 라인 콘택이 동일한 구조와 재질을 가지도록 할 수 있다. 즉, 커패시터 콘택(625)의 형성은 추가적인 프로세스를 도입하지 않고 워드 라인 콘택을 형성하기 위한 기존 프로세스를 사용할 수 있다.
도 8은 본 개시의 일부 실시예에 따라 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스를 동작시키기 위한 방법(800)의 흐름도를 도시한다. 도 8에 도시된 3D 반도체 디바이스의 예는 도 1a 및 도 1b에 도시된 3D 메모리 디바이스(100)를 포함한다. 도 8은 도 2를 참조하여 설명된다. 방법(800)에 도시된 동작은 완전하지 않을 수 있으며 도시된 동작의 임의의 것에 앞서, 그 이후에, 또는 그 사이에 다른 동작이 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 8에 도시된 것과 다른 순서로 수행될 수도 있다.
도 8을 참조하면, 방법(800)은 3D 반도체 디바이스의 커패시터가 충전되는 동작 802에서 시작한다. 3D 반도체 디바이스는 도 2에 도시된 복수의 인터리빙된 도전층 및 유전층 쌍의 스택을 포함할 수 있다. 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 예를 들어 도 2의 더미 계단 영역 내의 더미 계단 구조를 형성하면서 엇갈리게 배치된다. 도 2에 도시된 바와 같이, 복수의 인터리빙된 도전층과 유전층의 쌍 중의 2개의 쌍의 2개의 도전층 각각과 그러한 2개의 도전층의 수직방향 사이에 있는 하나 이상의 유전층이 커패시터(C1 또는 C2)를 형성하도록 구성될 수 있으며, 이는 2개의 해당 도전층에 접촉하는 커패시터 콘택의 쌍에 전압을 인가함으로써 충전될 수 있다. 2개의 도전층은 서로 전기적으로 분리될 수 있다. 일부 실시예에서, 커패시터(C1 또는 C2)는 3D 반도체 디바이스의 전원 라인 및 접지에 전기적으로 연결된다.
방법(800)은 도 8에 도시된 바와 같이 동작 804로 진행하고, 여기에서 커패시터에 의해 전압이 공급된다. 도 3에 도시된 바와 같이, 커패시터(C1 또는 C2)에 전하를 저장할 수 있다. 커패시터(C1 또는 C2)는 동시에 배터리로 작동하여 커패시터(C1 또는 C2)를 충전한 전압을 공급하여 필요에 따라 저장된 전하를 방출할 수 있다.
본 개시의 일 양태에 따르면, 3D 메모리 디바이스는 메모리 스택, 격리 구조 및 복수의 커패시터 콘택을 포함한다. 메모리 스택은 수직으로 인터리빙된 도전층 및 제1 유전층을 포함한다. 격리 구조는 메모리 스택의 적어도 일부를 통해 수직으로 연장되어 도전층의 적어도 일부를 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리한다. 복수의 커패시터 콘택은 각각 더미 계단 영역 내의 적어도 2개의 커패시터 전극과 접촉한다.
일부 실시예에서, 복수의 커패시터 콘택은 제1 커패시터 전극 및 제2 커패시터 전극과 각각 접촉하는 제1 커패시터 콘택 및 제2 커패시터 콘택을 포함하고, 제1 및 제2 커패시터 전극과 더미 계단 영역 내의 제1 커패시터 전극과 제2 커패시터 전극의 수직방향 사이의 하나 이상의 유전층은 커패시터를 형성하도록 구성된다.
일부 실시예에서, 제1 및 제2 커패시터 전극은 제1 및 제2 커패시터 전극의 수직방향 사이의 적어도 하나의 다른 커패시터 전극에 의해 이격된다. 일부 실시예에서, 적어도 하나의 다른 커패시터 전극은 2개의 커패시터 전극을 포함한다.
일부 실시예에서, 제1 및 제2 커패시터 전극은 서로 전기적으로 분리된다.
일부 실시예에서, 각각의 제1 유전층의 두께는 약 15nm 내지 약 30nm이다.
일부 실시예에서, 격리 구조는 메모리 스택의 코어 어레이 영역과 더미 계단 영역 사이에서 횡방향으로 연장된다.
일부 실시예에서, 격리 구조는 메모리 스택을 통해 수직으로 연장되는 유전체 스페이서를 포함한다.
일부 실시예에서, 격리 구조는 수직으로 인터리빙된 제2 유전층 및 제1 유전층을 포함하는 유전체 스택을 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 더미 계단 영역을 기능성 계단 영역으로부터 분리하기 위해 메모리 스택을 통해 수직으로 연장되고 격리 구조에 대해 수직으로 및 횡방향으로 연장되는 슬릿 구조를 더 포함한다.
일부 실시예에서, 더미 계단 영역 및 기능성 계단 영역은 메모리 스택의 동일한 면에 있다.
일부 실시예에서, 3D 메모리 디바이스는 메모리 스택을 통해 수직으로 연장되고 기능성 계단 영역을 가로질러 연장되도록 격리 구조에 평행하게 횡방향으로 연장되는 슬릿 구조를 더 포함한다.
일부 실시예에서, 기능성 계단 영역은 메모리 스택의 중간에 있고, 더미 계단 영역은 메모리 스택의 측면에 있다.
일부 실시예에서, 3D 메모리 디바이스는 각각 코어 어레이 영역의 메모리 스택을 통해 수직으로 연장되는 복수의 채널 구조를 더 포함한다.
일부 실시예에서, 도전층은 금속을 포함하고, 제1 유전층은 실리콘 산화물을 포함한다.
본 개시의 다른 양태에 따르면, 3D 반도체 디바이스는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택, 커패시터 콘택의 쌍 및 커패시터를 포함한다. 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈리게 배치된다. 한 쌍의 커패시터 콘택은 각각 복수의 인터리빙된 도전층 및 유전층 쌍 중 2쌍의 2개의 도전층과 접촉한다. 커패시터는 2개의 도전층 및 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함한다. 2개의 도전층은 서로 전기적으로 분리된다.
일부 실시예에서, 2개의 도전층은 복수의 인터리빙된 도전층 및 유전층 쌍 중 적어도 하나의 다른 쌍에 의해 이격되어, 커패시터가 2개의 도전층 및 이들 2개의 도전층의 수직방향 사이의 복수의 유전층을 포함하도록 할 수 있다.
일부 실시예에서, 각각의 유전층의 두께는 약 15 nm 내지 약 30 nm 사이이다.
일부 실시예에서, 도전층은 금속을 포함하고, 유전층은 실리콘 산화물을 포함한다.
일부 실시예에서, 커패시터는 3D 반도체 디바이스의 전원선과 접지에 전기적으로 연결된다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 수직으로 인터리빙된 도전층 및 제1 유전층을 포함하는 메모리 스택이 기판 위에 형성된다. 메모리 스택의 적어도 일부를 통해 수직으로 연장되는 격리 구조는 도전층의 적어도 일부를 코어 어레이 영역의 게이트 전극과 더미 계단 영역의 커패시터 전극으로 전기적으로 분리하도록 형성된다. 더미 계단 영역에서 적어도 2개의 커패시터 전극과 각각 접촉하는 복수의 커패시터 콘택이 형성된다.
일부 실시예에서, 각각의 제1 유전층의 두께는 약 15nm 내지 약 30nm 사이이다.
일부 실시예에서, 메모리 스택을 형성하기 위해, 수직으로 인터리빙된 제2 유전층 및 제1 유전층을 포함하는 유전체 스택이 형성되고, 더미 계단 영역에 계단 구조가 형성되며, 유전체 스택의 제2 유전층의 적어도 일부가 메모리 스택의 도전층으로 대체된다.
일부 실시예에서, 격리 구조를 형성하기 위해, 유전체 스택의 제2 유전층의 일부는 유전체 스택의 나머지를 포함하는 격리 구조를 형성하기 위해 메모리 스택의 도전층으로 대체된다.
일부 실시예에서, 코어 어레이 영역의 메모리 스택을 통해 각각 수직으로 연장되는 복수의 채널 구조가 형성된다.
일부 실시예에서, 도전층은 금속을 포함하고, 제1 유전층은 실리콘 산화물을 포함하고, 제2 유전층은 실리콘 질화물을 포함한다.
일부 실시예에서, 격리 구조를 형성하기 위해, 코어 어레이 영역과 더미 계단 영역 사이에서 횡방향으로 연장되는 개구부가 형성되고, 개구부에 유전체 스페이서가 형성된다.
일부 실시예에서, 격리 구조를 형성하기 위한 동일한 공정에서, 메모리 스택을 통해 수직으로 연장되고 격리 구조에 대해 수직으로 및 횡방향으로 연장되는 슬릿 구조가 형성된다.
본 개시의 또 다른 양태에 따르면, 3D 반도체 디바이스를 형성하는 방법이 개시된다. 3D 반도체 디바이스는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택을 포함한다. 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈리게 배치된다. 복수의 인터리빙된 도전층 및 유전층 쌍 중 2개의 쌍의 2개의 도전층과 각각 접촉하는 한 쌍의 커패시터 콘택에 전압을 인가함으로써 커패시터를 충전한다. 커패시터는 2개의 도전층 및 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함한다. 2개의 도전층은 서로 전기적으로 분리된다. 전압은 커패시터에 의해 공급된다.
일부 실시예에서, 커패시터는 3D 반도체 디바이스의 전원선과 접지에 전기적으로 연결된다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 과도한 실험 없이, 본 개시의 일반적인 개념에서 벗어남이 없이, 특정 실시예와 같은 다양한 응용을 위해 해당 기술 분야의 지식을 적용함으로써 쉽게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 드러낸다. 따라서, 그러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여 개시된 실시예의 균등물의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서의 표현 또는 용어는 설명을 위한 것이며 제한이 아닌 것으로 이해되어야 하며, 따라서 본 명세서의 표현 또는 용어는 교시 및 지침에 비추어 통상의 기술자에 의해 해석되어야 한다.
본 개시의 실시예는 지정된 기능 및 그것의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 전술되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그것의 관계가 적절하게 수행되는 한 대안적인 경계가 정의될 수 있다.
요약서는 발명자(들)에 의해 고려된 본 개시의 모든 예시적 실시예가 아닌 하나 이상의 실시예를 설명할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하려는 의도가 아니다.
본 개시의 범주와 범위는 전술한 예시적인 실시예에 의해 제한되어서는 안 되며, 아래의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원(3D) 메모리 디바이스로서,
    수직으로 인터리빙된 도전층 및 제1 유전층을 포함하는 메모리 스택과,
    상기 메모리 스택의 적어도 일부를 통해 수직으로 연장되어 상기 도전층의 적어도 일부를 코어 어레이 영역 내의 게이트 전극 및 더미 계단 영역 내의 커패시터 전극으로 전기적으로 분리하는 격리 구조와,
    상기 더미 계단 영역에서 적어도 2개의 상기 커패시터 전극과 각각 접촉하는 복수의 커패시터 콘택을 포함하는
    3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 복수의 커패시터 콘택은 제1 커패시터 전극 및 제2 커패시터 전극과 각각 접촉하는 제1 커패시터 콘택 및 제2 커패시터 콘택을 포함하고,
    상기 제1 및 제2 커패시터 전극과, 상기 더미 계단 영역 내의 상기 제1 및 제2 커패시터 전극의 수직방향 사이의 하나 이상의 유전층은 커패시터를 형성하도록 구성되는
    3D 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 및 제2 커패시터 전극은, 상기 제1 및 제2 커패시터 전극의 수직방향 사이의 적어도 하나의 다른 커패시터 전극에 의해 이격되는
    3D 메모리 디바이스.
  4. 제3항에 있어서,
    상기 적어도 하나의 다른 커패시터 전극은 2개의 커패시터 전극을 포함하는
    3D 메모리 디바이스.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 커패시터 전극은 서로 전기적으로 분리된
    3D 메모리 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 유전층의 각각의 두께는 15nm 내지 30nm인
    3D 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 격리 구조는 상기 코어 어레이 영역과 상기 메모리 스택의 상기 더미 계단 영역 사이에서 횡방향으로 연장되는
    3D 메모리 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 격리 구조는 상기 메모리 스택을 통해 수직으로 연장되는 유전체 스페이서를 포함하는
    3D 메모리 디바이스.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 격리 구조는 수직으로 인터리빙된 제2 유전층 및 상기 제1 유전층을 포함하는 유전체 스택을 포함하는
    3D 메모리 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 더미 계단 영역을 기능성 계단 영역으로부터 분리하기 위해 상기 메모리 스택을 통해 수직으로 연장되고 상기 격리 구조에 대해 수직으로 및 횡방향으로 연장되는 슬릿 구조
    를 더 포함하는 3D 메모리 디바이스.
  11. 제10항에 있어서,
    상기 더미 계단 영역 및 상기 기능성 계단 영역은 상기 메모리 스택의 동일한 면에 있는
    3D 메모리 디바이스.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 메모리 스택을 통해 수직으로 연장되고 기능성 계단 영역을 가로질러 연장되도록 상기 격리 구조에 대해 횡방향으로 평행하게 연장되는 슬릿 구조
    를 더 포함하는 3D 메모리 디바이스.
  13. 제12항에 있어서,
    상기 기능성 계단 영역은 상기 메모리 스택의 중간에 있고, 상기 더미 계단 영역은 상기 메모리 스택의 측면에 있는
    3D 메모리 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 코어 어레이 영역에서 상기 메모리 스택을 통해 각각 수직으로 연장되는 복수의 채널 구조
    를 더 포함하는 3D 메모리 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 도전층은 금속을 포함하고, 상기 제1 유전층은 실리콘 산화물을 포함하는
    3D 메모리 디바이스.
  16. 3차원(3D) 반도체 디바이스로서,
    복수의 인터리빙된 도전층 및 유전층 쌍의 스택 - 상기 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈림(staggered) - 과,
    상기 복수의 인터리빙된 도전층 및 유전층 쌍 중 2개의 쌍의 2개의 도전층과 각각 접촉하는 한 쌍의 커패시터 콘택과,
    상기 2개의 도전층 및 상기 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함하는 커패시터 - 상기 2개의 도전층은 서로 전기적으로 분리됨 -
    를 포함하는 3D 반도체 디바이스.
  17. 제16항에 있어서,
    상기 2개의 도전층은 상기 복수의 인터리빙된 도전층 및 유전층 쌍 중 적어도 다른 쌍에 의해 이격되어, 상기 커패시터가 상기 2개의 도전층 및 상기 2개의 도전층의 수직방향 사이의 복수의 유전층을 포함하도록 하는
    3D 반도체 디바이스.
  18. 제16항 또는 제17항에 있어서,
    상기 유전층의 각각의 두께는 15nm 내지 30nm인
    3D 반도체 디바이스.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전층은 금속을 포함하고, 상기 유전층은 실리콘 산화물을 포함하는
    3D 반도체 디바이스.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 커패시터는 상기 3D 반도체 디바이스의 전원선 및 접지와 전기적으로 연결되는
    3D 반도체 디바이스.
  21. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 수직으로 인터리빙된 도전층 및 제1 유전층을 포함하는 메모리 스택을 형성하는 단계와,
    상기 도전층의 적어도 일부를 코어 어레이 영역의 게이트 전극 및 더미 계단 영역의 커패시터 전극으로 전기적으로 분리하기 위해 상기 메모리 스택의 적어도 일부를 통해 수직으로 연장되는 격리 구조를 형성하는 단계와,
    상기 더미 계단 영역에서 적어도 2개의 상기 커패시터 전극과 각각 접촉하는 복수의 커패시터 콘택을 형성하는 단계
    를 포함하는 3D 메모리 디바이스 형성 방법.
  22. 제21항에 있어서,
    상기 제1 유전층의 각각의 두께는 15nm 내지 30nm인
    3D 메모리 디바이스 형성 방법.
  23. 제22항에 있어서,
    상기 메모리 스택을 형성하는 단계는,
    수직으로 인터리빙된 제2 유전층 및 상기 제1 유전층을 포함하는 유전체 스택을 형성하는 단계와,
    상기 더미 계단 영역에 계단 구조를 형성하는 단계와,
    상기 유전체 스택의 상기 제2 유전층의 적어도 일부를 상기 메모리 스택의 상기 도전층으로 교체하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  24. 제23항에 있어서,
    상기 격리 구조를 형성하는 단계는, 상기 유전체 스택의 상기 제2 유전층의 일부를 상기 메모리 스택의 상기 도전층으로 대체하여 상기 유전체 스택의 나머지 부분을 포함하는 상기 격리 구조를 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  25. 제23항 또는 제24항에 있어서,
    상기 코어 어레이 영역에서 상기 메모리 스택을 통해 수직으로 각각 연장되는 복수의 채널 구조를 형성하는 단계
    를 더 포함하는 3D 메모리 디바이스 형성 방법.
  26. 제23항 내지 제25항 중 어느 한 항에 있어서,
    상기 도전층은 금속을 포함하고, 상기 제1 유전층은 실리콘 산화물을 포함하고, 상기 제2 유전층은 실리콘 질화물을 포함하는
    3D 메모리 디바이스 형성 방법.
  27. 제21항 내지 제26항 중 어느 한 항에 있어서,
    상기 격리 구조를 형성하는 단계는,
    상기 코어 어레이 영역과 상기 더미 계단 영역 사이에서 횡방향으로 연장되는 개구부를 형성하는 단계와,
    상기 개구부에 유전체 스페이서를 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  28. 제27항에 있어서,
    상기 격리 구조를 형성하기 위한 동일한 프로세스에서, 상기 메모리 스택을 통해 수직으로 연장되고 상기 격리 구조에 대해 수직으로 및 횡방향으로 연장되는 슬릿 구조를 형성하는 단계
    를 더 포함하는 3D 메모리 디바이스 형성 방법.
  29. 3차원(3D) 반도체 디바이스를 동작시키는 방법으로서,
    상기 3D 반도체 디바이스는 복수의 인터리빙된 도전층 및 유전층 쌍의 스택 - 상기 복수의 인터리빙된 도전층 및 유전층 쌍의 에지는 엇갈림(staggered) - 을 포함하되, 상기 방법은
    상기 복수의 인터리빙된 도전층 및 유전층 쌍 중 2개의 쌍의 2개의 도전층과 각각 접촉하는 한 쌍의 커패시터 콘택에 전압을 인가함으로써 커패시터를 충전하는 단계 - 상기 커패시터는 상기 2개의 도전층 및 상기 2개의 도전층의 수직방향 사이의 하나 이상의 유전층을 포함하고, 상기 2개의 도전층은 서로 전기적으로 분리됨 - 와,
    상기 커패시터에 의해 상기 전압을 공급하는 단계를 포함하는
    3D 반도체 디바이스를 동작시키는 방법.
  30. 제29항에 있어서,
    상기 커패시터는 상기 3D 반도체 디바이스의 전원선 및 접지와 전기적으로 연결되는
    3D 반도체 디바이스를 동작시키는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871046B2 (en) * 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes
US11984153B2 (en) 2022-06-30 2024-05-14 Winbond Electronics Corp. Memory device
CN117651480A (zh) * 2024-01-29 2024-03-05 荣耀终端有限公司 电容器的制备方法、电容器及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910973B2 (en) * 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
US9082555B2 (en) * 2011-08-22 2015-07-14 Micron Technology, Inc. Structure comprising multiple capacitors and methods for forming the structure
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
JP2014053447A (ja) 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
WO2016205078A2 (en) * 2015-06-15 2016-12-22 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
JP2018157106A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
WO2018208717A1 (en) 2017-05-08 2018-11-15 Micron Technology, Inc. Memory arrays
US10629675B1 (en) * 2018-12-05 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device containing capacitor pillars and methods of making the same
KR20200073339A (ko) * 2018-12-13 2020-06-24 삼성전자주식회사 3차원 반도체 메모리 장치
CN110520984A (zh) * 2019-07-08 2019-11-29 长江存储科技有限责任公司 用于形成三维nand的电容器的结构和方法

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