KR20230012639A - 반도체 디바이스의 온칩 커패시터 구조 - Google Patents

반도체 디바이스의 온칩 커패시터 구조 Download PDF

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KR20230012639A
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 디바이스의 실시형태 및 이를 형성하는 방법이 개시된다. 일례에서, 반도체 디바이스는 반도체층, 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층, 각각이 반도체층을 통해 수직으로 연장되어 반도체층을 복수의 반도체 블록으로 분리하는 복수의 유전체 컷, 및 각각이 제1 ILD 층을 통해 수직으로 연장되고 복수의 반도체 블록과 각각 접촉하는 복수의 제1 컨택트를 포함한다.

Description

반도체 디바이스의 온칩 커패시터 구조
본 개시의 실시형태는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
집적 회로 기술은 실리콘 다이에 여러 유형의 디바이스를 만들 수 있게 한다. 가장 흔한 디바이스는 트랜지스터, 다이오드, 저항 또는 커패시터이다. 커패시터는 전하를 저장하기 위해 반도체 디바이스에서 사용되는 요소이다. 커패시터는 절연 재료에 의해 분리된 두 개의 도전성 플레이트를 포함한다. 커패시터는 전자 필터, 아날로그-디지털 변환기, 메모리 디바이스, 제어 애플리케이션 및 많은 다른 유형의 반도체 디바이스 애플리케이션과 같은 애플리케이션에서 사용된다.
커패시터가 차지하는 다이 영역을 줄이고 커패시턴스 밀도를 증가시키기 위해, 몇몇을 말하자면 예컨대 금속-절연체-금속(MIM) 커패시터, 금속-산화물-금속(MOM) 커패시터, 금속-산화물-반도체(MOS) 커패시터, 금속 프린지(fringe) 커패시터, 트렌치 커패시터 및 접합(junction) 커패시터를 포함하는 다양한 유형의 커패시터 설계가 온칩 커패시터를 집적함에 있어 사용되어 왔다.
반도체 디바이스의 실시형태 및 이를 형성하는 방법이 본원에 개시된다.
일례에서, 반도체 디바이스는 반도체층, 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층, 반도체층을 복수의 반도체 블록으로 분리하기 위해 각각이 반도체층을 통해 수직으로 연장되는 복수의 유전체 컷(cut), 및 각각이 제1 ILD 층을 통해 수직으로 연장되고 복수의 반도체 블록과 각각 접촉하는 복수의 제1 컨택트를 포함한다.
다른 예에서, 반도체 디바이스는 반도체층, 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층, 각각이 제1 ILD 층을 통해 수직으로 연장되는 복수의 제1 컨택트, 반도체층의 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층, 및 각각이 제2 ILD 층 및 반도체층을 통해 수직으로 연장되고 복수의 제1 컨택트와 각각 접촉하는 복수의 제2 컨택트를 포함한다.
또 다른 예에서, 3D(three-dimensional) 반도체 디바이스는, 제1 층간 유전체(ILD) 층, 반도체층 및 제2 ILD 층의 스택, 및 커패시터 구조를 포함한다. 커패시터 구조는 각각 제1 ILD 층을 통해 수직으로 연장되는 한 쌍의 제1 컨택트를 포함하는 제1 커패시터를 포함한다. 커패시터 구조는 반도체층을 통해 수직으로 연장되는 유전체 컷에 의해 분리된 반도체층의 한 쌍의 부분을 포함하는 제2 커패시터, 또는 각각이 제2 ILD 층을 통해 수직으로 연장되는 한 쌍의 제2 컨택트를 포함하는 제3 커패시터 중 적어도 하나를 포함한다.
본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면은, 본 개시의 실시형태를 예시하며, 더 나아가 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 구성하고 사용할 수 있게 해주는 역할을 한다.
도 1은 본 개시의 일부 실시형태에 따른, 온칩 커패시터를 구비한 예시적인 3D 메모리 디바이스의 단면의 측면도를 예시한다.
도 2는 본 개시의 일부 실시형태에 따른 온칩 커패시터를 구비한 예시적인 3D 메모리 디바이스의 평면도를 도시한다.
도 3은 본 개시의 일부 실시형태에 따른 3D 반도체 디바이스에서 커패시터가 병렬로 연결된 온칩 커패시터 구조의 개략도를 도시한다.
도 4a 및 도 4b는 각각 본 개시의 일부 실시형태에 따른 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 도시한다.
도 5a 및 도 5b는 각각 본 개시의 일부 실시형태에 따른 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 도시한다.
도 6a 및 도 6b는 본 개시의 일부 실시형태에 따른 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 도시한다.
도 7a 및 도 7b는 본 개시의 일부 실시형태에 따른 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 도시한다.
도 8a 내지 도 8f는 본 개시의 다양한 실시형태에 따라, 온칩 커패시터를 구비한 다양한 예시적인 3D 반도체 디바이스를 형성하기 위한 제조 프로세스를 도시한다.
도 9a 내지 도 9c는 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스를 형성하기 위한 다양한 방법의 흐름도를 도시한다.
도 10은 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 다른 예시적인 3D 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 11은 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스를 동작시키기 위한 방법의 흐름도를 예시한다.
첨부 도면을 참조하여 본 개시의 실시형태를 설명한다.
특정한 구성 및 배치구조가 논의되지만, 이는 설명의 목적으로만 행해진다는 점을 이해해야 한다. 당업자라면, 본 개시의 정신 및 범위로부터 일탈함이 없이 다른 구성 및 배치구조가 사용될 수 있음을 인식할 것이다. 당업자에게는, 본 개시가 다양한 다른 용례들에서도 이용될 수 있음이 자명할 것이다.
명세서에서 "일 실시형태(one embodiment)", "실시형태(an embodiment)", "예시적인 실시형태(an example embodiment)", "일부 실시형태들(some embodiments)" 등의 언급은 설명된 실시형태가 특정한 피처, 구조, 또는 특징을 포함할 수 있지만, 모든 실시형태가 반드시 특정한 피처, 구조, 또는 특징을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정한 피처, 구조 또는 특징이 실시형태와 관련되어 설명될 경우, 그러한 피처, 구조 또는 특징을 다른 실시형태들과 관련하여 달성하는 것은 명시적으로 설명하지 않더라도 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 부정 관사 또는 정관사("a", "an", 또는 "the")와 같은 용어도, 적어도 부분적으로 문맥에 의존하여, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"와 같은 용어는 반드시 배타적인 팩터를 전달하려는 것이 아니라고 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명된 것은 아닌 추가적인 팩터의 존재도 허용할 수 있다.
본 개시의 "위(on)", "위에(above)", 및 "위로(over)"의 의미는, "위(on)"가 무엇인가의 "바로 위(directly on)"를 위미할 뿐만 아니라 중간 피처 또는 층을 사이에 둔 무엇인가의 "위(on)"의 의미도 포함하도록, 또한, "위에(above)" 또는 "위로(over)"가 무엇인가의 "위에(above)" 또는 "위로(over)"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층을 사이에 두지 않은 무엇인가의 "위에(above)" 또는 "위로(over)"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, "아래(beneath)", "아래에(below)", "낮은(lower)", "위에(above)", "높은(upper)" 등과 같이 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하도록 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 사용되고 있는 디바이스의 상이한 방위들 또는 도면에 묘사된 방위 이외의 동작을 망라하기 위한 것이다. 디바이스는 달리 배향(90 도 또는 다른 방위들로 회전)될 수 있으며 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어 "기판(substrate)"은 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수 있거나 또는 패터닝되지 않고 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 포스파이드 등과 같은 다양한 반도체 재료 어레이를 포함할 수 있다. 대안으로서, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비-도전성 재료로 제조될 수 있다.
본 명세서에서 사용되는 용어 "층(layer)"은 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하향 중첩(underlying) 또는 상향 중첩(overlying) 구조 전체의 위로 연장될 수 있거나, 또는 하향 중첩 또는 상향 중첩 구조의 범위보다 적은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상면 및 저면 사이의, 또는 각 면의 임의의 수평면 쌍 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼가 형성된 면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층이 포함될 수 있고, 및/또는 그 위에, 그 위쪽에, 또는 그 아래쪽에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 인터커넥트층은 하나 이상의 도체 및 컨택트층(인터커넥트 라인 및/또는 비아 컨택트가 형성됨)과 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 용어 "명목상의(nominal)/명목상으로(nominally)"는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높은 및/또는 낮은 값들의 범위를 의미한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 용어 "약(about)"은 대상 반도체 디바이스와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 정해진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 디바이스(3D memory device)"는 메모리 셀 트랜지스터 스트링(본 명세서에서는 NAND 메모리 스트링과 같이 "메모리 스트링(memory string)"이라고 함)이 기판에 대하여 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 수직하게 배향되어 있는 반도체 디바이스를 의미한다. 본 명세서에서 사용되는 용어 "수직한(vertical)/수직하게(vertically)"는 명목상으로 기판의 측면에 대하여 수직한 것을 의미한다.
NAND 플래시 메모리 디바이스와 같은 일부 반도체 디바이스에서, 온칩 커패시터가 주변 회로에 형성된다. 커패시터는 주변 회로에서 가장 부피가 큰 디바이스이기 때문에, 온칩 커패시터의 종래의 설계는 주변 회로의 다이 영역의 축소와 함께 금속 라우팅의 유연성을 제한한다. 특히, 다수의 칩이 적층된 일부 3D 반도체 디바이스의 경우, 하나의 칩에서라도 온칩 커패시터의 넓은 면적이 디바이스 전체 사이즈의 축소를 제한할 수 있다.
본 개시에 따른 다양한 실시형태는 3D 반도체 디바이스에서 온칩 커패시터 구조의 다양한 신규 설계를 제공한다. 커패시터 유전체로서 두꺼운 두께의 ILD 층을 활용함으로써 커패시터 구조는 수직으로 확장되어 그의 평면 사이즈를 줄일 수 있다. 일부 실시형태에서, ILD 층이 형성되는 반도체층(예컨대, 박형 기판) 및 그를 관통한 유전체 컷(cut)은 또한 커패시턴스 밀도를 추가로 증가시키기 위해 커패시터 구조의 일부로서 사용된다. 일부 실시형태에서, 후면 인터커넥트 구조의 일부인 또 다른 ILD 층이 박형 기판의 반대쪽 상의 온칩 커패시터 구조내로 더욱 집적된다. 온칩 커패시터 구조는 이미 메모리 스택 외부에 두꺼운 ILD 층을 가지며 메모리 스택의 레벨이 증가함에 따라 그 두께가 지속적으로 증가하는 3D NAND 플래시 메모리 디바이스의 메모리 어레이 칩에서 사용될 수 있다. 결과적으로, 평면 다이 사이즈를 늘리지 않고도 온칩 커패시터 구조의 커패시턴스 밀도를 높일 수 있으며, 반도체 디바이스의 금속 라우팅도 단순화할 수 있다.
도 1은 본 개시의 일부 실시형태에 따른, 온칩 커패시터를 구비한 예시적인 3D 메모리 디바이스(100)의 단면의 측면도를 예시한다. 3D 메모리 디바이스(100)는 본 명세서에 개시된 온칩 커패시터를 구비한 반도체 디바이스의 일례일 수 있다. 일부 실시형태에서, 3D 메모리 디바이스(100)는 제1 반도체 구조(102) 및 제1 반도체 구조(102) 위에 적층된 제2 반도체 구조(104)를 포함하는 본딩된 칩이다. 일부 실시형태에 따르면, 제1 및 제2 반도체 구조(102, 104)는 그들 사이의 본딩 인터페이스(106)에서 접합된다. 도 1에 도시된 바와 같이, 제1 반도체 구조(102)는 실리콘(예컨대, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 또는 임의의 적합한 재료를 포함할 수 있는 기판(101)을 포함할 수 있다.
3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 기판(101) 상의 주변 회로(108)를 포함할 수 있다. 3D 메모리 디바이스(100)의 구성요소의 공간적 관계를 설명하기 위해 도 1에서 x-축, y-축 및 z-축이 포함되어 있다. 기판(101)은 x-y 평면에서 측방향으로 연장되는 2개의 측면을 포함한다: 웨이퍼의 앞쪽의 전면, 및 웨이퍼의 앞쪽의 반대편 뒤쪽의 후면. x-방향과 y-방향은 웨이퍼 평면에서 두 개의 직교하는 방향이다: x-방향은 워드 라인 방향이고, y-방향은 비트 라인 방향이다. z-축은 x-축과 y-축 모두에 수직이다. 본 명세서에서 사용되는 바와 같이, 하나의 구성요소(예컨대, 층 또는 디바이스)가 반도체 디바이스(예컨대, 3D 메모리 디바이스)의 다른 구성요소(예컨대, 층 또는 디바이스) "위에", "위" 또는 "아래"에 있는지 여부는, 기판이 z-방향(x-y 평면에 수직인 수직 방향)에서 반도체 디바이스의 가장 낮은 평면에 위치되었을 때, z-방향으로 반도체 디바이스의 기판(예컨대, 기판(101))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
일부 실시형태에서, 주변 회로(108)는 3D 메모리 디바이스(100)를 제어 및 감지하도록 구성된다. 주변 회로(108)는, 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 능동 또는 수동 구성요소(예컨대, 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함하지만 이들로 한정되지 않는, 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로일 수 있다. 주변 회로(108)는 기판(101) "위에" 형성된 트랜지스터를 포함할 수 있으며, 여기서 트랜지스터의 전체 또는 일부는 기판(101)에(예컨대, 기판(101)의 상부 표면 아래에) 및/또는 기판(101) 바로 위에 형성된다. 절연 영역(STI(shallow trench isolation)) 및 도핑된 영역(예컨대, 트랜지스터의 소스 영역 및 드레인 영역)이 기판(101)에도 형성될 수 있다. 트랜지스터는, 일부 실시형태에 따라, 어드밴스드 논리 프로세스(예컨대, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3 nm, 2nm 등의 기술 노드)를 갖는 고속 트랜지스터이다. 일부 실시형태에서, 주변 회로(108)는 프로세서 및 PLD(programmable logic device)와 같은 논리 회로 또는 SRAM과 같은 메모리 회로를 포함하는 어드밴스드 논리 프로세스와 호환 가능한 임의의 다른 회로를 더 포함할 수 있다는 것이 이해된다. 예를 들어, 제1 반도체 구조(102)의 디바이스는 CMOS(complementary metal-oxide-semiconductor) 호환 프로세스를 사용하여 형성될 수 있으며, 따라서 여기서 "CMOS 칩"으로 지칭될 수 있다.
일부 실시형태에서, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 전기 신호를 주변 회로(108)로 및 주변 회로로부터 전달하기 위해 주변 회로(108) 위에 인터커넥트층(미도시)을 더 포함한다. 인터커넥트층은, 측면 인터커넥트 라인 및 수직 인터커넥트 액세스(VIA) 컨택트를 포함하는, 복수의 인터커넥트(이하 여기서는 "컨택트"라고도 함)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "인터커넥트"는 MEOL(Middle-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트와 같은 임의의 적합한 유형의 인터커넥트을 광범위하게 포함할 수 있다. 인터커넥트층은 인터커넥트 라인 및 VIA 컨택트가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("IMD(intermetal dielectric)(금속간 유전체) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 인터커넥트층은 다수의 ILD 층에 인터커넥트 라인과 VIA 컨택트를 포함할 수 있다. 인터커넥트층의 인터커넥트 라인 및 VIA 컨택트는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 인터커넥트층의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 본딩 인터페이스(106)에서 그리고 인터커넥트층 및 주변 회로(108) 위에서 본딩층(110)을 더 포함할 수 있다. 본딩층(110)은 복수의 본딩 컨택트(111) 및 본딩 컨택트(111)를 전기적으로 절연시키는 유전체를 포함할 수 있다. 본딩 컨택트(111)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 본딩층(110)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체로 형성될 수 있다. 본딩 컨택트(111) 및 본딩층(110) 내의 둘러싼 유전체는 하이브리드 본딩에 사용될 수 있다.
유사하게, 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 또한 본딩 인터페이스(106)에서 그리고 제1 반도체 구조(102)의 본딩층(110) 위에서 본딩층(112)을 포함할 수 있다. 본딩층(112)은 복수의 본딩 컨택트(113) 및 본딩 컨택트(113)를 전기적으로 절연시키는 유전체를 포함할 수 있다. 본딩 컨택트(113)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 본딩층(112)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체로 형성될 수 있다. 본딩 컨택트(113) 및 본딩층(112) 내의 둘러싼 유전체는 하이브리드 본딩에 사용될 수 있다. 본딩 컨택트(113)는 일부 실시형태에 따라 본딩 인터페이스(106)에서 본딩 컨택트(111)와 접촉한다.
이하 상세히 설명되는 바와 같이, 제2 반도체 구조(104)는 본딩 인터페이스(106)에서 면 대 면 방식(face-to-face manner)으로 제1 반도체 구조(102)의 상부에 본딩될 수 있다. 일부 실시형태에서, 본딩 인터페이스(106)는 직접 본딩 기술(예컨대, 땜납 또는 접착제와 같은 중간층을 사용하지 않고 표면들 사이에 본딩을 형성하는 기술)이며 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있는 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려짐)의 결과로 본딩층들(110 및 112) 사이에 배치된다. 일부 실시형태에서, 본딩 인터페이스(106)는 본딩층(112 및 110)이 만나 본딩되는 장소이다. 실제로, 본딩 인터페이스(106)는 제1 반도체 구조(102)의 본딩층(110)의 상부 표면과 제2 반도체 구조(104)의 본딩층(112)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시형태에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 전기 신호를 전달하기 위해 본딩층(112) 위에 인터커넥트층(미도시)을 더 포함한다. 인터커넥트층은 MEOL 인터커넥트 및 BEOL 인터커넥트와 같은 복수의 인터커넥트를 포함할 수 있다. 인터커넥트층은 인터커넥트 라인 및 VIA 컨택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 인터커넥트층의 인터커넥트 라인 및 VIA 컨택트는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 인터커넥트층의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시형태에서, 3D 메모리 디바이스(100)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조(124)의 어레이를 포함할 수 있다. 예를 들어, 제2 반도체 구조(104)는 본 명세서에서 "메모리 어레이 칩"으로 지칭될 수 있다. 도 1에 도시된 바와 같이, 각각의 채널 구조(124)는 도전층(116) 및 유전체층(118)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리빙된(interleaved) 도전층(116) 및 유전체층(118)은 메모리 스택(114)의 일부이다. 메모리 스택(114)에서의 도전층(116)과 유전체층(118)의 쌍의 수(예컨대, 32, 64, 96, 128, 160, 192, 224, 256, 또는 그 이상)는 3D 메모리 디바이스(100)에서의 메모리 셀의 수를 결정한다. 일부 실시형태에서, 메모리 스택(114)은 서로 적층된 복수의 메모리 데크를 포함하는 다중-데크 아키텍처(미도시)를 가질 수 있다는 것이 이해된다. 각각의 메모리 데크에서 도전층(116)과 유전체층(118)의 쌍의 수는 동일하거나 상이할 수 있다.
메모리 스택(114)은 복수의 인터리빙된 도전층(116) 및 유전체층(118)을 포함할 수 있다. 메모리 스택(114)에서의 도전층(116) 및 유전체층(118)은 수직 방향으로 교호할 수 있다. 다시 말해, 메모리 스택(114)의 상부 또는 하부에 있는 것을 제외하고, 각각의 도전층(116)은 양측에서 2개의 유전체층(118)에 의해 인접하여질 수 있고, 각각의 유전체층(118)은 양측에서 2개의 도전층(116)에 의해 인접하여질 수 있다. 도전층(116)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 각각의 도전층(116)은 접착층 및 게이트 유전체층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 도전층(116)의 게이트 전극은 메모리 스택(114)의 하나 이상의 계단 구조에서 끝나는 워드 라인으로서 측방향으로 연장될 수 있다. 유전체층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 또한, 메모리 스택(114) 위의 제1 반도체층(120), 및 제1 반도체층(120) 위의 제1 반도체층(120)과 접촉하는 제2 반도체층(122)을 포함할 수 있다. 일부 실시형태에서, 제1 및 제2 반도체층(120, 122) 각각은 N형 도핑 반도체층, 예를 들어 인(P) 또는 비소(As)와 같은 N형 도펀트(들)로 도핑된 실리콘 층이다. 일부 실시형태에서, 제1 반도체층(120)은 박막 증착 및/또는 에피택셜 성장에 의해 기판 위에 형성될 수 있다. 이에 대하여, 제2 반도체층(122)은 예를 들어 단결정 실리콘을 포함하는 박형 기판일 수 있다.
일부 실시형태에서, 각각의 채널 구조(124)는 반도체층(예컨대, 반도체 채널(128)로서) 및 복합 유전체층(예컨대, 메모리 필름(126)으로서)으로 채워진 채널 홀을 포함한다. 일부 실시형태에서, 반도체 채널(128)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시형태에서, 메모리 필름(126)은 터널링층, 저장층("전하 트랩층"으로도 알려짐) 및 블로킹층을 포함하는 복합층이다. 채널 구조(124)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전체 재료를 포함하는 캡핑층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(124)는 실린더 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시형태에 따르면, 캡핑층, 반도체 채널(128), 터널링층, 저장층 및 메모리 필름(126)의 블로킹층은 이 순서로 기둥의 중심으로부터 기둥의 외부 표면을 향하여 방사상으로 배열된다. 터널링층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 블로킹층은 실리콘 산화물, 실리콘 산질화물, 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 메모리 필름(126)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시형태에서, 채널 구조(124)는 채널 구조(124)의 바닥 부분(예컨대, 하단부)에 채널 플러그(129)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 구성요소(예컨대, 채널 구조(124))의 "상단부"는 z-방향으로 기판(101)으로부터 더 멀리 떨어진 단부이고, 구성요소(예컨대, 채널 구조(124))의 "하단부"는 기판(101)이 3D 메모리 디바이스(100)의 가장 낮은 평면에 위치할 때 z-방향으로 기판(101)에 더 가까운 단부이다. 채널 플러그(129)는 반도체 재료(예컨대, 폴리실리콘)를 포함할 수 있다. 일부 실시형태에서, 채널 플러그(129)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 1에 도시된 바와 같이, 각각의 채널 구조(124)는 메모리 스택(114) 및 제1 반도체층(120)의 인터리빙된 도전층(116) 및 유전체층(118)을 통해 수직으로 연장될 수 있다. 일부 실시형태에서, 제1 반도체층(120)은 채널 구조(124)의 일부를 둘러싸고 폴리실리콘을 포함하는 반도체 채널(128)과 접촉한다. 즉, 메모리 필름(126)은 일부 실시형태에 따라 제1 반도체층(120)에 접하는 채널 구조(124)의 일부에서 분리되어, 반도체 채널(128)이 둘러싸는 제1 반도체층(120)과 접촉하도록 노출시킨다. 일부 실시형태에서, 각각의 채널 구조(124)는 제2 반도체층(122), 예를 들어 박형 기판으로 수직으로 더 연장될 수 있다. 즉, 각각의 채널 구조(124)는 메모리 스택(114)을 통해 수직으로 연장된다. 일부 실시형태에 따르면, 도 1에 도시된 바와 같이, 채널 구조(124)의 상부 부분(예컨대, 상단부)은 제2 반도체층(122)에 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 각각이 메모리 스택(114)의 인터리빙된 도전층(116) 및 유전체층(118)을 통해 수직으로 연장되는 절연 구조(130)를 더 포함할 수 있다. 각각의 절연 구조(130)는 또한, 측방향으로 연장되어 채널 구조(124)를 복수의 블록으로 분리할 수 있다. 즉, 메모리 스택(114)은 채널 구조(124)의 어레이가 각각의 메모리 블록으로 분리될 수 있도록 절연 구조(130)에 의해 복수의 메모리 블록으로 분할될 수 있다. 일부 실시형태에서, 각각의 절연 구조(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 유전체 재료로 채워진 개구(예컨대, 슬릿)를 포함한다. 일례에서, 각 절연 구조(130)는 실리콘 산화물로 채워질 수 있다.
3D 메모리 디바이스(100)는 도 1에 도시된 바와 같이, 메모리 스택(114) 위에 있고 제2 반도체층(122)과 접촉하는 후면 소스 컨택트(132)를 포함할 수 있다. 소스 컨택트(132) 및 메모리 스택(114)(및 이를 통한 절연 구조(130))은 제2 반도체층(122)(예컨대, 박형 기판)의 반대편에 배치될 수 있으며, 따라서 "후면" 소스 컨택트로서 보여질 수 있다. 일부 실시형태에서, 소스 컨택트(132)는 제1 반도체층(120) 및 제2 반도체층(122)을 통해 채널 구조(124)의 반도체 채널(128)에 전기적으로 연결된다. 제2 반도체층(122)이 N-웰을 포함하는 일부 실시형태에서, 소스 컨택트(132)는 본 명세서에서 "N-웰 픽업"이라고도 한다. 소스 컨택트(132)는 임의의 적합한 유형의 컨택트를 포함할 수 있다. 일부 실시형태에서, 소스 컨택트(132)는 VIA 컨택트를 포함한다. 일부 실시형태에서, 소스 컨택트(132)는 측방향으로 연장되는 벽-형상의 컨택트를 포함한다. 소스 컨택트(132)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착층(예컨대, 질화티타늄(TiN))으로 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 예를 들어, 3D 메모리 디바이스(100)와 외부 회로 사이에 전기 신호를 전송하는 패드-아웃을 위해 소스 컨택트(132)와 접촉하고 소스 컨택트(132) 위의 BEOL 인터커넥트층(133)을 더 포함할 수 있다. 일부 실시형태에서, 인터커넥트층(133)은 제2 반도체층(122) 위의 ILD 층(134) 및 ILD 층(134) 위의 재배분층(136)을 포함한다. 소스 컨택트(132)의 상단부는 ILD 층(134)의 상부 표면 및 재배분층(136)의 하부 표면과 같은 높이이며, 소스 컨택트(132)는 일부 실시형태에 따라 ILD 층(134)을 통해 수직으로 연장되어 제2 반도체층(122)과 접촉한다. 인터커넥트층(133)의 ILD 층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. ILD 층(134)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 인터커넥트층(133) 내의 재배분층(136)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 도전성 재료를 포함할 수 있다. 일례에서, 재배분층(136)은 Al을 포함한다. 일부 실시형태에서, 인터커넥트층(133)은 3D 메모리 디바이스(100)의 패시베이션 및 보호를 위한 최외곽층으로서 패시베이션층(138)을 더 포함한다. 재배분층(136)의 일부는 컨택트 패드(140)로서 패시베이션층(138)으로부터 노출될 수 있다. 즉, 3D 메모리 디바이스(100)의 인터커넥트층(133)은 와이어 본딩 및/또는 인터포저(interposer)와의 본딩을 위한 컨택트 패드(140)를 또한 포함할 수 있다.
일부 실시형태에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 제2 반도체층(122)을 관통하는 컨택트(142 및 144)를 더 포함한다. 제2 반도체층(122)이 박형 기판일 수 있기 때문에, 일부 실시형태에 따라서, 컨택트(142 및 144)는 쓰루 기판 컨택트(TSC)이다. 일부 실시형태에서, 컨택트(142)는 재배분층(136)과 접촉하도록 제2 반도체층(122) 및 ILD 층(134)을 통해 연장되어, 제1 반도체층(120)이 제2 반도체층(122), 소스 컨택트(132) 및 인터커넥트층(133)의 재배분층(136)을 통해 컨택트(142)에 전기적으로 연결된다. 일부 실시형태에서, 컨택트(144)는 컨택트 패드(140)와 접촉하도록 제2 반도체층(122) 및 ILD 층(134)을 통해 연장된다. 컨택트(142, 144)는 각각 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착층(예컨대, TiN)으로 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 일부 실시형태에서, 적어도 컨택트(144)는 제2 반도체층(122)으로부터 컨택트(144)를 전기적으로 절연시키기 위해 스페이서(예컨대, 유전체층)를 더 포함한다.
일부 실시형태에서, 3D 메모리 디바이스(100)는 각각 ILD 층(154)을 통해 메모리 스택(114) 외부의 제2 반도체층(122)(예컨대, P형 실리콘 기판의 N-웰)까지 수직으로 연장되는 주변 컨택트(146 및 148)를 더 포함한다. ILD 층(154)은 메모리 스택(114)의 두께와 같거나 더 큰 두께를 가질 수 있다. 각각의 주변 컨택트(146 또는 148)는 메모리 스택(114) 외부에 있는 주변 영역에서 본딩층(112)으로부터 제2 반도체층(122)까지 수직으로 연장되도록 메모리 스택(114)의 두께와 같거나 더 큰 깊이를 가질 수 있다. 일부 실시형태에서, 주변 컨택트(146)는 컨택트(142) 아래에 있고 컨택트(142)와 접촉하여, 제1 반도체층(120)이 적어도 제2 반도체층(122), 소스 컨택트(132), 인터커넥트층(133), 컨택트(142) 및 주변 컨택트(146)를 통해 제1 반도체 구조(102)에서 주변 회로(108)에 전기적으로 연결된다. 일부 실시형태에서, 주변 컨택트(148)는 컨택트(144) 아래에 있고 그와 접촉하여, 제1 반도체 구조(102)에서 주변 회로(108)가 적어도 컨택트(144) 및 주변 컨택트(148)를 통해 패드-아웃을 위한 컨택트 패드(140)에 전기적으로 연결된다. 주변 컨택트(146 및 148) 각각은 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한 메모리 스택(114)의 구조와 직접 접촉하는 인터커넥트 구조의 일부로서 다양한 로컬 컨택트("C1 컨택트"라고도 알려짐)를 포함한다. 일부 실시형태에서, 로컬 컨택트는 각각이 각각의 채널 구조(124)의 하단부 아래에서 그와 접촉하는 채널 로컬 컨택트(150)를 포함한다. 각각의 채널 로컬 컨택트(150)는 비트 라인 팬아웃(fan-out)을 위해 비트 라인 컨택트(미도시)에 전기적으로 연결될 수 있다. 일부 실시형태에서, 로컬 컨택트는 워드 라인 팬아웃을 위해 메모리 스택(114)의 계단 구조에서 각각의 도전층(116)(워드 라인을 포함) 아래에서 이와 각각 접촉하는 워드 라인 로컬 컨택트(152)를 더 포함한다. 채널 로컬 컨택트(150) 및 워드 라인 로컬 컨택트(152)와 같은 로컬 컨택트는 적어도 본딩층(112 및 110)을 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결될 수 있다. 채널 로컬 컨택트(150) 및 워드 라인 로컬 컨택트(152)와 같은 로컬 컨택트는 각각 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 스택(114) 이상의 두께를 갖는 ILD 층(154)을 활용함으로써, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)(예컨대, 메모리 어레이 칩)는, 상대적으로 큰 커패시턴스 밀도 및 상대적으로 작은 평면 사이즈를 갖는 메모리 스택 외부의 주변 영역에 커패시터 구조(156)를 포함할 수 있다. ILD 층(134)과 유사하게, ILD 층(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. ILD 층(154)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 메모리 스택(114)의 두께를 수용하기 위해, ILD 층(154)의 두께는 상대적으로 두껍고, 예를 들어 메모리 스택(114)의 두께보다 크거나 같다. ILD 층(154)은 제2 반도체층(122) 위에 형성될 수 있으며(예컨대, 박형 기판), 따라서 도 1에 도시된 바와 같이 제2 반도체층(122) 아래에서 그와 접촉한다.
커패시터 구조(156)는 또한, 일부 실시형태에 따라, 각각이 ILD 층(154)을 통해 수직으로 연장되고 제2 반도체층(122)과 접촉하는 한 쌍의 주변 컨택트(158)를 포함한다. 따라서 한 쌍의 주변 컨택트(158)는, 커패시터 유전체, 즉 한 쌍의 주변 컨택트(158) 사이에서 측방향으로 ILD 층(154)의 일부에 의해 분리된 커패시터 구조(156)의 2개의 전극으로서 작용할 수 있다. 일부 실시형태에서, 한 쌍의 주변 컨택트(158)는, 커패시터 전극 및 유전체의 사이즈 및 결과적인 커패시턴스를 더욱 증가시키기 위해, 각각 측방향으로, 예를 들어 도 1의 y-방향으로 연장되는 한 쌍의 평행한 벽-형상 컨택트이다. 주변 컨택트(146 및 148)와 유사하게, 주변 컨택트(158) 각각은 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다.
한 쌍의 주변 컨택트(158)가, 박형 실리콘 기판에 N-웰로서 도핑될 수 있는 제2 반도체층(122)과 접촉하여, 한 쌍의 주변 컨택트(158)를 전기적으로 분리할 수 있으므로, 제2 반도체층(122)을 통해 수직으로 연장하여 제2 반도체층(122)을 서로 절연된 반도체 블록으로 분리하는 유전체 컷(160)이 형성될 수 있다. 유전체 컷(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 유전체 컷(160)은 측방향으로, 예를 들어 도 1의 y-방향으로 연장하여 제2 반도체층(122)을 절단한다. 그 결과 도 1에 도시된 바와 같이, 커패시터 구조(156)는, 각각 한 쌍의 주변 컨택트(158)와 접촉하는 제2 반도체층(122)의 한 쌍의 반도체 블록, 및 제2 반도체층(122)의 한 쌍의 반도체 블록 사이 측방향으로 유전체 컷(160)을 더 포함할 수 있다. 즉, 제2 반도체층(122)의 한 쌍의 반도체 블록은 커패시터 유전체, 즉 유전체 컷(160)에 의해 분리된 커패시터 구조(156)의 2개의 전극으로서 작용할 수도 있다. 따라서, 커패시터 구조(156)는 2개의 커패시터를 병렬로 포함할 수 있다: 한 쌍의 주변 컨택트(158)와 그 사이의 ILD 층(154) 부분에 의해 형성되는 제1 커패시터, 및 제2 반도체층(122)의 한 쌍의 반도체 블록과 그 사이의 유전체 컷(160)에 의해 형성되는 제2 커패시터. 도 1에는 도시되어 있지 않지만, 아래에서 상세히 설명되는 바와 같이, 일부 예에서, ILD 층(134) 및 이를 관통하는 컨택트(예컨대, 소스 컨택트(132) 및/또는 TSC 컨택트(142 및 144)와 동일한 프로세스에서 형성된 컨택트)는 커패시터 구조(156)의 일부이기도 한 또 다른 커패시터를 형성하도록 구성될 수 있다.
일부 실시형태에서, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(예컨대, CMOS 칩)는, 제1 반도체 구조(102)의 다이 사이즈를 줄이기 위해 내부에 온칩 커패시터 구조를 갖지 않는다. 대신에, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)(예컨대, 메모리 어레이 칩)는, 3D 메모리 디바이스(100)의 주변 회로(108)에서 커패시터의 필요성을 만족시키기 위해 인터커넥트층 및 본딩층(110 및 112)을 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결된 복수의 커패시터 구조(156)를 가질 수 있다. 메모리 어레이 칩의 자연적으로 두꺼운 ILD 층(154)으로 인해, 커패시터 구조(156)의 평면 영역을 증가시키지 않고 커패시터 전극을 수직으로 연장함으로써 커패시터 구조(156)의 커패시턴스 밀도가 증가될 수 있으며, 이에 따라 본딩된 3D 메모리 디바이스(100)의 전체 다이 사이즈가 감소된다.
도 2는 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 예시적인 3D 메모리 디바이스(200)의 평면도를 예시한다. 3D 메모리 디바이스(200)는 도 1의 3D 메모리 디바이스(100)의 일례일 수 있으며, 도 2a는 일부 실시형태에 따라, 도 1의 3D 메모리 디바이스(100)의 후면의 평면도를 예시할 수 있다. 도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는, 예를 들어, 메모리 스택(114) 및 채널 구조(124)에 대응하는 메모리 스택 및 채널 구조가 형성되는 코어 어레이 영역(202)을 갖는, 도 1의 3D 메모리 디바이스(100)의 제2 반도체 구조(104)에 대응하는 메모리 어레이 칩을 포함할 수 있다. 3D 메모리 디바이스(200)의 메모리 어레이 칩은 또한, 메모리 스택이 형성되는 코어 어레이 영역(202) 외부의 하나 이상의 주변 영역(204)을 포함할 수 있다. 주변 영역(204)은 일부 실시형태에 따라 3D 메모리 디바이스(200)의 에지에 있다. 일부 실시형태에서, 컨택트 패드(206)가 컨택트 패드(140)에 대응하는 주변 영역(204)에 형성된다. 본 명세서에 개시된 온칩 커패시터 구조(예컨대, 도 1의 커패시터 구조(156))는 컨택트 패드(206) 없이 주변 영역(204)의 나머지 영역에 형성될 수 있으며, 이는 3D 메모리 디바이스(200)의 메모리 어레이 칩으로부터 추가 공간을 필요로 하지 않는다. 3D 메모리 디바이스(200)의 금속 라우팅은 코어 어레이 영역(202) 외부의 주변 영역(204)에 있는 온칩 커패시터 구조의 평면도(floorplan) 및 온칩 커패시터 구조의 감소된 평면 사이즈로 인해 역시 단순화될 수 있다.
커패시터 구조(156)가 도 1의 3D 메모리 디바이스(100)에 도시되어 있지만, 본 명세서에 개시된 온칩 커패시터 구조는 박형 기판 위에 상대적으로 두꺼운 ILD 층을 갖는 3D 반도체 디바이스와 같은 임의의 다른 적합한 반도체 디바이스에 형성될 수 있다. 커패시터 구조(156) 또는 본 명세서에 개시된 임의의 다른 온칩 커패시터 구조가 형성되는 3D 메모리 디바이스는 도 1의 3D 메모리 디바이스(100)의 예에 한정되지 않으며, 메모리 스택 및 메모리 스택 외부의 ILD 층을 포함하고 메모리 스택의 두께와 같거나 그보다 큰 두께를 갖는 임의의 적합한 아키텍처를 가질 수 있음이 또한 이해된다. 도 1의 커패시터 구조(156)와 같이 여기에 개시된 온칩 커패시터 구조는, (예컨대, 전압을 안정적으로 유지하기 위해 회로의 전원 공급 장치 또는 다른 고임피던스 구성요소를 바이패스하기 위해) 회로의 한 부분을 다른 부분으로부터 분리하기 위한 디커플링 커패시터(바이패스 커패시터라고도 알려짐), 전송 라인 상의 DC 신호 차단을 위한 커플링 커패시터, 전자 필터에서의 필터 커패시터 등과 같이, 반도체 디바이스에서 임의의 적합한 기능을 제공할 수 있음이 이해된다.
도 3은 본 개시의 일부 실시형태에 따라 3D 반도체 디바이스에서 병렬로 연결된 커패시터를 갖는 온칩 커패시터 구조(300)의 개략도를 도시한다. 도 3에 도시된 바와 같이, 3D 메모리 디바이스(100)와 같은 3D 반도체 디바이스는 제1 ILD 층(302), 반도체층(304) 및 제2 ILD 층(306)의 스택을 포함할 수 있다. 제1 및 제2 ILD 층(302 및 306)은, 도 1의 제2 반도체층(122)의 전면 및 후면에 배치된 ILD 층(154 및 134)과 같이, 반도체층(304)(예컨대, 박형 기판)의 양 반대편에 배치될 수 있다. 일부 실시형태에서, 제1 ILD 층(302)의 두께는 제2 ILD 층(306)의 두께보다 두껍다. 커패시터 구조(300)는 제1 ILD 층(302)에 기초하여 형성된 제1 커패시터 C1을 포함할 수 있다. 커패시터 구조(300)는 또한, 반도체층(304)에 기초하여 형성된 제2 커패시터 C2 및/또는 제2 ILD 층(306)에 기초하여 형성된 제3 커패시터 C3를 포함할 수 있다. 일부 실시형태에 따르면, 제1 커패시터(C1)와 제2 및 제3 커패시터(C2, C3) 중 적어도 하나는 병렬이고, 따라서 커패시터 구조(300)의 총 커패시턴스는 제1 커패시터(C1)의 커패시턴스와 제2 및 제3 커패시터(C2 및 C3) 중 적어도 하나의 커패시턴스의 합이다. 일부 실시형태에서, 커패시터 구조(300)는 3D 반도체 디바이스의 그라운드 및 파워 라인에 전기적으로 연결된 디커플링 커패시터이다. 아래에서 도 4a, 4b, 5a, 5b, 6a, 6b, 7a 및 7b는, 커패시터 구조(300)를 구현하기 위한 설계의 다양한 비제한적 예를 상세히 예시한다.
도 4a 및 도 4b는, 각각, 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스(400)의 단면의 평면도 및 측면도를 도시한다. 3D 반도체 디바이스(400)는 반도체층(408), 및 반도체층(408)의 제1 측면과 접촉하는 제1 ILD 층(402)을 포함할 수 있다. 일부 실시형태에서, 반도체층(408)은 박형 실리콘 기판과 같은 박형 기판이고, 제1 ILD 층(402)은 박형 기판의 전면에 형성된다. 도 4b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(400)는, 거꾸로 뒤집혀(즉, 박형 기판의 전면이 아래를 향하여) 다른 반도체 구조(미도시)에 적층되며, 따라서 제1 ILD 층(402)이 반도체층(408) 아래에서 반도체층(408)과 접촉한다. 반도체층(408) 및 제1 ILD 층(402)과 같은 3D 반도체 디바이스(400)에서의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(400)의 전면 및 후면이 반전되는 경우 이에 따라 변경될 수 있음을 이해해야 한다.
제1 ILD 층(402)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 ILD 층(402)은 실리콘 산화물을 포함하고, 반도체층(408)은 실리콘을 포함한다. ILD 층(402)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. ILD 층(402)은 3D 반도체 디바이스(400)의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(400)가 메모리 어레이 칩(예컨대, 도 1의 제1 반도체 구조(102))인 일부 실시형태에서, 3D 반도체 디바이스(400)는 또한 반도체층(408)의 제1 ILD 층(402)과 동일한 측에 있고 제1 ILD 층(402)과 실질적으로 동일 평면 상에 있는 메모리 스택(예컨대, 도 1의 메모리 스택(114), 도 4a 및 도 4b에 도시되지 않음)을 포함하여, ILD 층(402)의 두께가 메모리 스택의 두께와 같거나 더 크다. 3D 반도체 디바이스(400)는 또한 각각 메모리 스택을 통해 수직으로 연장되고 반도체층(408)과 접촉하는 채널 구조(예컨대, 도 1의 채널 구조(124), 도 4a 및 4b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(400)는 또한 각각이 제1 ILD 층(402)을 통해 수직으로 연장되고 반도체층(408)의 전면과 접촉하는 복수의 제1 컨택트(404)를 포함한다. 제1 컨택트(404)는 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시형태에서, 제1 컨택트(404)의 깊이는 명목상 제1 ILD 층(402)의 두께와 동일하다. 각각의 제1 컨택트(404)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 도 4a에 도시된 바와 같이, 일부 실시형태에서, 제1 컨택트(404)는 측방향으로(예컨대, 도 4a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한 벽-형상 컨택트를 포함할 수 있다.
일부 실시형태에서, 3D 반도체 디바이스(400)는 각각이 반도체층(408)을 통해 수직으로 연장되어 반도체층(408)을 복수의 반도체 블록(412)으로 분리하는 복수의 유전체 컷(410)을 더 포함한다. 각각의 유전체 컷(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료로 채워진 개구, 예를 들어 트렌치일 수 있다. 일부 실시형태에서, 유전체 컷(410)은 실리콘 산화물을 포함한다. 도 4a 및 4b에 도시된 바와 같이, 유전체 컷(410)은 각각 반도체층(408)을 통해 수직으로 연장되고 측방향으로(예컨대, 도 4a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되어 측방향으로 인터리빙된 유전체 컷(410) 및 반도체 블록(412)을 형성하는 평행한 벽-형상의 유전체 컷을 포함할 수 있다. 일부 실시형태에서, 유전체 컷(410)의 두께는 명목상 반도체층(408) 및 반도체 블록(412)의 두께와 동일하다. 일부 실시형태에서, 유전체 컷(410)의 측방향 치수(예컨대, 도 4a에서 y-방향의 길이)는, 명목상, 반도체 블록(412)이 유전체 컷(410)에 의해 서로 전기적으로 절연되도록, 반도체층(408)을 별개의 반도체 블록(412)으로 절단하기 위해 반도체층(408)의 측방향 치수(예컨대, 도 4a에서 y-방향의 길이)와 동일하다. 일부 실시형태에서, 유전체 컷(410) 및 제1 컨택트(404)는 도 4a에 도시된 바와 같이 평면도에서 서로 평행하다. 각각의 반도체 블록(412)은 반도체층(408)의 일부이며 따라서 일부 실시형태에 따라 반도체층(408)과 동일한 재료, 예를 들어 실리콘을 갖는다.
일부 실시형태에 따라, 도 4b에 도시된 바와 같이, 제1 컨택트(404)는 각각 반도체 블록(412) 아래에 있고 반도체 블록(412)과 접촉한다. 즉, 각각의 제1 컨택트(404)는 반도체 블록(412) 중 하나와 접촉하고 전기적으로 연결될 수 있다. 일부 실시형태에서, 3D 반도체 디바이스(400)는 MEOL 인터커넥트층 및/또는 BEOL 인터커넥트층과 같은 인터커넥트층(406)을 더 포함하며, 제1 컨택트(404)와 접촉하고 전기적으로 연결된다. 일부 실시형태에서, 3D 반도체 디바이스(400)는 제2 면, 예를 들어 반도체층(408)의 후면과 접촉하는 제2 ILD 층(414)을 더 포함한다. 즉, 제1 및 제2 ILD 층(402, 414)은 반도체층(408), 예를 들어 박형 기판의 양 반대편에 형성될 수 있다. 제2 ILD 층(414)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제2 ILD 층(414)은 실리콘 산화물을 포함한다. 제2 ILD 층(414)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 일부 실시형태에서, 제1 ILD 층(402)의 두께는 제2 ILD 층(414)의 두께보다 두껍다.
도 4a 및 도 4b에 도시된 바와 같이, 복수의 커패시터 구조(420)는 전술한 구성요소에 기초하여 3D 반도체 디바이스(400)에 형성될 수 있다. 일부 실시형태에서, 인접하는 제1 컨택트(404)의 쌍, 인접하는 제1 컨택트(404)의 쌍 사이에서 측방향으로 제1 ILD 층(402) 부분은 도 3의 C1에 대응하는 제1 커패시터를 형성하도록 구성되고; 인접하는 제1 컨택트(404)의 쌍과 접촉하는 인접하는 반도체 블록(412)의 쌍, 및 인접하는 반도체 블록(412)의 쌍 사이의 측방향으로 유전체 컷(410)은 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성된다. 일부 실시형태에서, 제1 및 제2 커패시터는 병렬이다. 다시 말해, 인접하는 제1 컨택트(404)의 쌍, 인접하는 제1 컨택트(404)의 쌍 사이의 측방향으로 제1 ILD 층(402) 부분, 인접하는 제1 컨택트(404)의 쌍과 접촉하는 인접하는 반도체 블록(412)의 쌍, 및 인접하는 반도체 블록(412)의 쌍 사이의 측방향으로 유전체 컷(410)은 제1 및 제2 커패시터를 병렬로 포함하는 커패시터 구조(420)를 형성하도록 구성된다. 인터커넥트층(406)을 통해 각 커패시터 구조(420)의 커패시터 전극(예컨대, 한 쌍의 제1 컨택트(404) 및 한 쌍의 반도체 블록(412))에 전압이 인가될 수 있고, 전하는 커패시터 유전체(예컨대, 각각, 한 쌍의 제1 컨택트(404)와 한 쌍의 반도체 블록(412) 사이의 측방향으로의 제1 ILD 층(402) 및 유전체 컷(410)의 부분)에 저장될 수 있다. 커패시터 구조(420)의 커패시턴스는 제1 컨택트(404), 유전체 컷(410) 및 반도체 블록(412)의 치수, 및 제1 ILD 층(402) 및 유전체 컷(410)의 재료를 포함하지만 이에 한정되지 않는 다양한 팩터에 의해 결정될 수 있다.
도 5a 및 도 5b는, 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스(500)의 단면의 평면도 및 측면도를 각각 도시한다. 3D 반도체 디바이스(500)는 반도체층(508) 및 반도체층(508)의 제1 면과 접촉하는 제1 ILD 층(502)을 포함할 수 있다. 일부 실시형태에서, 반도체층(508)은 박형 실리콘 기판과 같은 박형 기판이고, 제1 ILD 층(502)은 박형 기판의 전면에 형성된다. 도 5b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(500)는 거꾸로 뒤집혀(즉, 박형 기판의 전면이 아래를 향하여) 다른 반도체 구조(미도시)에 적층되며, 따라서 제1 ILD 층(502)이 반도체층(508) 아래에서 반도체층(508)과 접촉한다. 반도체층(508) 및 제1 ILD 층(502)과 같은 3D 반도체 디바이스(500)에서의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(500)의 전면 및 후면이 반전되는 경우 이에 따라 변경될 수 있음을 이해해야 한다.
제1 ILD 층(502)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 ILD 층(502)은 실리콘 산화물을 포함하고, 반도체층(508)은 실리콘을 포함한다. ILD 층(502)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. ILD 층(502)은 3D 반도체 디바이스(500)의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(500)가 메모리 어레이 칩(예컨대, 도 1의 제1 반도체 구조(102))인 일부 실시형태에서, 3D 반도체 디바이스(500)는 또한 반도체층(508)의 제1 ILD 층(502)과 동일한 측에 있고 제1 ILD 층(502)과 실질적으로 동일 평면 상에 있는 메모리 스택(예컨대, 도 1의 메모리 스택(114), 도 5a 및 도 5b에 도시되지 않음)을 포함하여, ILD 층(502)의 두께가 메모리 스택의 두께와 같거나 더 크다. 3D 반도체 디바이스(500)는 또한 각각 메모리 스택을 통해 수직으로 연장되고 반도체층(508)과 접촉하는 채널 구조(예컨대, 도 1의 채널 구조(124), 도 5a 및 5b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(500)는 또한 각각이 제1 ILD 층(502)을 통해 수직으로 연장되고 반도체층(508)의 전면과 접촉하는 복수의 제1 컨택트(504)를 포함한다. 제1 컨택트(504)는 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시형태에서, 제1 컨택트(504)의 깊이는 명목상 제1 ILD 층(502)의 두께와 동일하다. 각각의 제1 컨택트(504)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 도 5a에 도시된 바와 같이, 일부 실시형태에서, 제1 컨택트(504)는 측방향으로(예컨대, 도 5a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한 벽-형상 컨택트를 포함할 수 있다.
일부 실시형태에서, 3D 반도체 디바이스(500)는 각각이 반도체층(508)을 통해 수직으로 연장되어 반도체층(508)을 복수의 반도체 블록(512)으로 분리하는 복수의 유전체 컷(510)을 더 포함한다. 각각의 유전체 컷(510)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료로 채워진 개구, 예를 들어 트렌치일 수 있다. 일부 실시형태에서, 유전체 컷(510)은 실리콘 산화물을 포함한다. 도 5a 및 5b에 도시된 바와 같이, 유전체 컷(510)은 각각 반도체층(508)을 통해 수직으로 연장되고 측방향으로(예컨대, 도 5a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되어 측방향으로 인터리빙된 유전체 컷(510) 및 반도체 블록(512)을 형성하는 평행한 벽-형상의 유전체 컷을 포함할 수 있다. 일부 실시형태에서, 유전체 컷(510)의 두께는 명목상 반도체층(508) 및 반도체 블록(512)의 두께와 동일하다. 일부 실시형태에서, 유전체 컷(510)의 측방향 치수(예컨대, 도 5a에서 y-방향의 길이)는, 명목상, 반도체 블록(512)이 유전체 컷(510)에 의해 서로 전기적으로 절연되도록, 반도체층(508)을 별개의 반도체 블록(512)으로 절단하기 위해 반도체층(508)의 측방향 치수(예컨대, 도 5a에서 y-방향의 길이)와 동일하다. 일부 실시형태에서, 유전체 컷(510) 및 제1 컨택트(504)는 도 5a에 도시된 바와 같이 평면도에서 서로 평행하다. 각각의 반도체 블록(512)은 반도체층(508)의 일부이며 따라서 일부 실시형태에 따라 반도체층(508)과 동일한 재료, 예를 들어 실리콘을 갖는다.
일부 실시형태에 따라, 도 5b에 도시된 바와 같이, 제1 컨택트(504)는 각각 반도체 블록(512) 아래에 있고 반도체 블록(512)과 접촉한다. 즉, 각각의 제1 컨택트(504)는 반도체 블록(512) 중 하나와 접촉하고 전기적으로 연결될 수 있다. 일부 실시형태에서, 3D 반도체 디바이스(500)는 MEOL 인터커넥트층 및/또는 BEOL 인터커넥트층과 같은 인터커넥트층(506)을 더 포함하며, 제1 컨택트(504)와 접촉하고 전기적으로 연결된다.
일부 실시형태에서, 3D 반도체 디바이스(500)는 제2 면, 예를 들어 반도체층(508)의 후면과 접촉하는 제2 ILD 층(514)을 더 포함한다. 즉, 제1 및 제2 ILD 층(502, 514)은 반도체층(508), 예를 들어 박형 기판의 양 반대편에 형성될 수 있다. 제2 ILD 층(514)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제2 ILD 층(514)은 실리콘 산화물을 포함한다. 제2 ILD 층(514)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 일부 실시형태에서, 제1 ILD 층(502)의 두께는 제2 ILD 층(514)의 두께보다 두껍다.
3D 반도체 디바이스(400)와 달리, 3D 반도체 디바이스(500)는, 일부 실시형태에 따라, 각각 제2 ILD 층(514)을 통해 수직으로 연장되고 반도체층(508)의 반도체 블록(512) 중 하나와 접촉하는 복수의 제2 컨택트(516)를 더 포함한다. 각각의 반도체 블록(512)은 하나 이상의 제2 컨택트(516) 아래에서 이와 접촉할 수 있다. 도 5a에 도시된 바와 같이, 제2 컨택트(516)는 일부 실시형태에 따라 벽-형상 컨택트와 반대로 복수의 VIA 컨택트를 포함한다. 예를 들어, 제2 컨택트(516)는 도 5a에 도시된 바와 같이 평면도에서 제1 컨택트(504) 및 반도체 블록(512)과 정렬된 행 또는 열로 배열될 수 있다. 일부 예에서 제2 컨택트(516)는 제1 컨택트(504)와 마찬가지로 벽-형상 컨택트일 수 있음을 이해해야 한다. 도 5b에 도시된 바와 같이, 제2 컨택트(516)의 깊이는 제2 ILD 층(514)의 두께와 명목상 동일할 수 있다. 각각의 제2 컨택트(516)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착/장벽층(예컨대, TiN)으로 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 전술한 구성요소를 기반으로 3D 반도체 디바이스(500)에 복수의 커패시터 구조(520)가 형성될 수 있다. 일부 실시형태에서, 인접하는 제1 컨택트(504)의 쌍, 인접하는 제1 컨택트(504)의 쌍 사이에 측방향으로 제1 ILD 층(502) 부분은 도 3의 C1에 대응하는 제1 커패시터를 형성하도록 구성된다; 인접하는 제1 컨택트(504)의 쌍과 접촉하는 인접하는 반도체 블록(512)의 쌍, 및 인접하는 반도체 블록(512)의 쌍 사이에 측방향으로 유전체 컷(510)은 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성되고; 인접하는 반도체 블록(512)의 쌍과 접촉하는 제2 컨택트(516)(예컨대, 도 5a의 VIA 컨택트의 한 쌍의 병렬 세트), 및 제2 컨택트(516)들 사이의 제2 ILD 층(514) 부분은 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시형태에서, 제1, 제2 및 제3 커패시터는 병렬이다. 즉, 인접하는 제1 컨택트(504)의 쌍, 인접하는 제1 컨택트(504)의 쌍 사이의 측방향으로 제1 ILD 층(502) 부분, 인접하는 제1 컨택트(504)의 쌍과 접촉하는 인접하는 반도체 블록(512)의 쌍, 인접하는 반도체 블록(512)의 쌍 사이에 측방향으로 유전체 컷(510), 인접하는 반도체 블록(512)의 쌍과 접촉하는 인접하는 제2 컨택트(516)의 열의 쌍, 및 인접하는 제2 컨택트(516)의 열 사이의 측방향으로 제2 ILD 층(514) 부분은 제1, 제2 및 제3 커패시터를 병렬로 포함하는 커패시터 구조를 형성하도록 구성된다. 인터커넥트층(506)을 통해 각 커패시터 구조(520)의 커패시터 전극(예컨대, 한 쌍의 제1 컨택트(504), 한 쌍의 반도체 블록(512) 및 한 쌍의 제2 컨택트(516)의 열(column))에 전압이 인가될 수 있으며, 전하가 커패시터 유전체(예컨대, 각각, 한 쌍의 제1 컨택트(504), 한 쌍의 반도체 블록(512) 및 한 쌍의 제2 컨택트(516)의 열 사이에 측방향으로 제1 ILD 층(502) 부분, 유전체 컷(510) 및 제2 ILD 층(514) 부분)에 저장될 수 있다. 커패시터 구조(520)의 커패시턴스는 제1 컨택트(504), 유전체 컷(510), 반도체 블록(512) 및 제2 컨택트(516)의 치수, 및 제1 ILD 층(502), 유전체 컷(510) 및 제2 ILD 층(514)의 재료를 포함하지만 이에 한정되지 않는 다양한 팩터에 의해 결정될 수 있다.
도 6a 및 도 6b는, 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스(600)의 단면의 평면도 및 측면도를 각각 도시한다. 3D 반도체 디바이스(600)는 반도체층(608) 및 반도체층(608)의 제1 면과 접촉하는 제1 ILD 층(602)을 포함할 수 있다. 일부 실시형태에서, 반도체층(608)은 박형 실리콘 기판과 같은 박형 기판이고, 제1 ILD 층(602)은 박형 기판의 전면에 형성된다. 도 6b에 도시된 바와 같이, 3D 메모리 디바이스(100)에서의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(600)는 거꾸로 뒤집혀(즉, 박형 기판의 전면이 아래를 향하여) 다른 반도체 구조(미도시)에 적층되며, 따라서 제1 ILD 층(602)이 반도체층(608) 아래에서 반도체층(608)과 접촉한다. 반도체층(608) 및 제1 ILD 층(602)과 같은 3D 반도체 디바이스(600)에서의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(600)의 전면 및 후면이 반전되는 경우 이에 따라 변경될 수 있음을 이해해야 한다.
제1 ILD 층(602)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 ILD 층(602)은 실리콘 산화물을 포함하고, 반도체층(608)은 실리콘을 포함한다. ILD 층(602)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. ILD 층(602)은 3D 반도체 디바이스(600)에서의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(600)가 메모리 어레이 칩(예컨대, 도 1의 제1 반도체 구조(102))인 일부 실시형태에서, 3D 반도체 디바이스(600)는 또한 반도체층(608)의 제1 ILD 층(602)과 동일한 측에 있고 제1 ILD 층(602)과 실질적으로 동일 평면 상에 있는 메모리 스택(예컨대, 도 1의 메모리 스택(114), 도 6a 및 도 6b에 도시되지 않음)을 포함하여, ILD 층(602)의 두께가 메모리 스택의 두께와 같거나 더 크다. 3D 반도체 디바이스(600)는 또한 각각 메모리 스택을 통해 수직으로 연장되고 반도체층(608)과 접촉하는 채널 구조(예컨대, 도 1의 채널 구조(124), 도 6a 및 6b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(600)는 또한 각각이 제1 ILD 층(602)을 통해 수직으로 연장되고 반도체층(508)의 전면과 접촉하는 복수의 제1 컨택트(604)를 포함한다. 제1 컨택트(604)는 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시형태에서, 제1 컨택트(604)의 깊이는 명목상 제1 ILD 층(602)의 두께와 동일하다. 각각의 제1 컨택트(604)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 도 6a에 도시된 바와 같이, 일부 실시형태에서, 제1 컨택트(604)는 측방향으로(예컨대, 도 6a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한 벽-형상 컨택트를 포함할 수 있다.
일부 실시형태에서, 3D 반도체 디바이스(600)는 각각이 반도체층(608)을 통해 수직으로 연장되어 반도체층(608)을 복수의 반도체 블록(612)으로 분리하는 복수의 유전체 컷(610)을 더 포함한다. 각각의 유전체 컷(610)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료로 채워진 개구, 예를 들어 트렌치일 수 있다. 일부 실시형태에서, 유전체 컷(610)은 실리콘 산화물을 포함한다. 도 6a 및 6b에 도시된 바와 같이, 유전체 컷(610)은 각각 반도체층(608)을 통해 수직으로 연장되고 측방향으로(예컨대, 도 6a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되어 측방향으로 인터리빙된 유전체 컷(610) 및 반도체 블록(612)을 형성하는 평행한 벽-형상의 유전체 컷을 포함할 수 있다. 일부 실시형태에서, 유전체 컷(610)의 두께는 명목상 반도체층(608) 및 반도체 블록(612)의 두께와 동일하다. 일부 실시형태에서, 유전체 컷(610)의 측방향 치수(예컨대, 도 6a에서 y-방향의 길이)는, 명목상, 반도체 블록(612)이 유전체 컷(610)에 의해 서로 전기적으로 절연되도록, 반도체층(608)을 별개의 반도체 블록(612)으로 절단하기 위해 반도체층(608)의 측방향 치수(예컨대, 도 6a에서 y-방향의 길이)와 동일하다. 일부 실시형태에서, 유전체 컷(610) 및 제1 컨택트(604)는 도 6a에 도시된 바와 같이 평면도에서 서로 평행하다. 각각의 반도체 블록(612)은 반도체층(608)의 부분이며 따라서 일부 실시형태에 따라 반도체층(608)과 동일한 재료, 예를 들어 실리콘을 갖는다.
일부 실시형태에 따르면, 제1 컨택트(604)는 반도체 블록(612) 아래에 있고 각각 반도체 블록(612)과 접촉하고 있다. 즉, 각각의 제1 컨택트(604)는 반도체 블록(612) 중 하나와 접촉하고 이에 전기적으로 연결될 수 있다. 일부 실시형태에서, 3D 반도체 디바이스(600)는 제1 컨택트(604)와 접촉하여 전기적으로 연결되어 있는 MEOL 인터커넥트층 및/또는 BEOL 인터커넥트층과 같은 인터커넥트층(606)을 더 포함한다.
일부 실시형태에서, 3D 반도체 디바이스(600)는 제2 면, 예를 들어 반도체층(608)의 후면과 접촉하는 제2 ILD 층(614)을 더 포함한다. 즉, 제1 및 제2 ILD 층(602 및 614)은 반도체층(608), 예컨대 박형 기판의 양 반대쪽 면에 형성될 수 있다. 제2 ILD 층(614)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제2 ILD 층(614)은 실리콘 산화물을 포함한다. 제2 ILD 층(614)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 일부 실시형태에서, 제1 ILD 층(602)의 두께는 제2 ILD 층(614)의 두께보다 두껍다.
3D 반도체 디바이스(400 및 500)와 달리, 3D 반도체 디바이스(600)는 일부 실시형태에 따라, 각각 제2 ILD 층(614) 및 반도체층(608)을 양쪽 모두를 통해 수직으로 연장되고 제1 컨택트(604) 중 하나와 접촉하는 복수의 제3 컨택트(618)를 더 포함한다. 각각의 제1 컨택트(604)는 하나 이상의 제3 컨택트(618) 아래에서 이에 접촉할 수 있다. 도 6a에 도시된 바와 같이, 제3 컨택트(618)는 일부 실시형태에 따라 벽-형상 컨택트와 반대로 복수의 VIA 컨택트를 포함한다. 예를 들어, 제3 컨택트(618)는 도 6a에 도시된 바와 같이 평면도에서 반도체 블록(612) 및 제1 컨택트(604)와 정렬된 행 또는 열로 배열될 수 있다. 일부 실시형태에서 각각의 제1 컨택트(604)는, 도 6a에 도시된 바와 같이, 각각의 반도체 블록(612) 및 각각의 제3 컨택트(618)의 세트와 접촉하고 이에 전기적으로 연결된다. 일부 예에서 제3 컨택트(618)는 제1 컨택트(604)와 마찬가지로 벽-형상 컨택트일 수 있음을 이해해야 한다. 도 6b에 도시된 바와 같이, 제3 컨택트(618)의 깊이는 명목상 제2 ILD 층(614) 및 반도체층(608)의 전체 두께와 동일할 수 있다. 각각의 제3 컨택트(618)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)으로 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 일부 실시형태에서, 반도체층(608)의 각각의 반도체 블록(612)으로부터 제3 컨택트(618)를 전기적으로 절연시키기 위해 각각의 제3 컨택트(618)를 둘러싸는 유전체를 포함하는 스페이서가 형성된다.
도 6a 및 도 6b에 도시된 바와 같이, 복수의 커패시터 구조(620)가 전술한 구성요소에 기초하여 3D 반도체 디바이스(600)에 형성될 수 있다. 일부 실시형태에서, 인접하는 제1 컨택트(604)의 쌍, 인접하는 제1 컨택트(604)의 쌍 사이에서 측방향으로 제1 ILD 층(602) 부분이 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성되고; 인접하는 제1 컨택트(604)의 쌍과 접촉하는 인접하는 반도체 블록(612)의 쌍, 및 인접하는 반도체 블록(612)의 쌍 사이에서 측방향으로 유전체 컷(610)이 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성되고; 인접하는 제1 컨택트(604)의 쌍과 접촉하는 제3 컨택트(618)(예컨대, 도 6a의 VIA 컨택트의 병렬 세트의 쌍), 및 제3 컨택트(618)들 사이의 제2 ILD 층(614) 부분이 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시형태에서, 제1, 제2 및 제3 커패시터는 병렬이다. 즉, 인접하는 제1 컨택트(604)의 쌍, 인접하는 제1 컨택트(604)의 쌍 사이에 측방향으로 제1 ILD 층(602) 부분, 인접하는 제1 컨택트(604)의 쌍과 접촉하는 인접하는 반도체 블록(612)의 쌍, 인접하는 반도체 블록(612)의 쌍 사이에 측방향으로 유전체 컷(610), 인접하는 제1 컨택트(604)의 쌍과 접촉하는 인접하 제3 컨택트(618)의 열의 쌍, 및 인접하는 제3 컨택트(618)의 열 사이의 측방향으로 제2 ILD 층(614) 부분이, 제1, 제2 및 제3 커패시터를 병렬로 포함하는 커패시터 구조(620)를 형성하도록 구성된다. 인접하는 제3 컨택트(618)의 열 및 그 사이의 유전체 컷(610)은 또한, 제3 컨택트(618)의 치수에 따라 커패시터 구조(620)의 제2 커패시터에 기여할 수 있다는 것이 이해된다. 인터커넥트층(606)을 통해 각 커패시터 구조(620)의 커패시터 전극(예컨대, 한 쌍의 제1 컨택트(604), 한 쌍의 반도체 블록(612) 및 한 쌍의 제3 컨택트(618)의 열)에 전압이 인가될 수 있으며, 전하가 커패시터 유전체(예컨대, 한 쌍의 제1 컨택트(604), 한 쌍의 반도체 블록(612) 및 한 쌍의 제3 컨택트(618)의 열 사이의 측방향으로, 각각, 제1 ILD 층(602) 부분, 유전체 컷(610) 및 제2 ILD 층(614) 부분)에 저장될 수 있다. 커패시터 구조(620)의 커패시턴스는 제1 컨택트(604), 유전체 컷(610), 반도체 블록(612) 및 제3 컨택트(618)의 치수, 및 제1 ILD 층(602), 유전체 컷(610), 및 제2 ILD 층(614)의 재료를 포함하지만 이에 한정되지 않는 다양한 팩터에 의해 결정될 수 있다.
도 7a 및 도 7b는 각각 본 개시의 일부 실시형태에 따라 온칩 커패시터를 구비한 또 다른 예시적인 3D 반도체 디바이스(700)의 단면의 평면도 및 측면도를 도시한다. 3D 반도체 디바이스(700)는 반도체층(708) 및 반도체층(708)의 제1 면과 접촉하는 제1 ILD 층(702)을 포함할 수 있다. 일부 실시형태에서, 반도체층(708)은 박형 실리콘 기판과 같은 박형 기판이고, 제1 ILD 층(702)은 박형 기판의 전면에 형성된다. 도 7b에 도시된 바와 같이, 3D 메모리 디바이스(100)에서의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(700)는 거꾸로 뒤집혀(즉, 박형 기판의 전면이 아래를 향하여) 다른 반도체 구조(미도시)에 적층되며, 따라서 제1 ILD 층(702)이 반도체층(708) 아래에서 반도체층(708)과 접촉한다. 반도체층(708) 및 제1 ILD 층(702)과 같은 3D 반도체 디바이스(700)에서의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(700)의 전면 및 후면이 반전되는 경우 이에 따라 변경될 수 있음을 이해해야 한다.
제1 ILD 층(702)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 ILD 층(702)은 실리콘 산화물을 포함하고, 반도체층(708)은 실리콘을 포함한다. ILD 층(702)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. ILD 층(702)은 3D 반도체 디바이스(700)에서의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(700)가 메모리 어레이 칩(예컨대, 도 1의 제1 반도체 구조(102))인 일부 실시형태에서, 3D 반도체 디바이스(700)는 또한 반도체층(708)의 제1 ILD 층(702)과 동일한 측에 있고 제1 ILD 층(702)과 실질적으로 동일 평면 상에 있는 메모리 스택(예컨대, 도 1의 메모리 스택(114), 도 7a 및 도 7b에 도시되지 않음)을 포함하여, ILD 층(702)의 두께가 메모리 스택의 두께와 같거나 더 크다. 3D 반도체 디바이스(700)는 또한 각각 메모리 스택을 통해 수직으로 연장되고 반도체층(708)과 접촉하는 채널 구조(예컨대, 도 1의 채널 구조(124), 도 7a 및 7b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(700)는 또한 각각이 제1 ILD 층(702)을 통해 수직으로 연장되고 반도체층(708)의 전면과 접촉하는 복수의 제1 컨택트(704)를 포함한다. 제1 컨택트(704)는 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시형태에서, 제1 컨택트(704)의 깊이는 명목상 제1 ILD 층(702)의 두께와 동일하다. 각각의 제1 컨택트(704)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 도 7a에 도시된 바와 같이, 일부 실시형태에서, 제1 컨택트(704)는 측방향으로(예컨대, 도 7a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한 벽-형상 컨택트를 포함할 수 있다. 일부 실시형태에서, 3D 반도체 디바이스(700)는 제1 컨택트(704)와 접촉하고 이에 전기적으로 연결되는 MEOL 인터커넥트층 및/또는 BEOL 인터커넥트층과 같은 인터커넥트층(706)을 더 포함한다.
일부 실시형태에서, 3D 반도체 디바이스(700)는 제2 면, 예를 들어 반도체층(708)의 후면과 접촉하는 제2 ILD 층(714)을 더 포함한다. 즉, 제1 및 제2 ILD 층(702 및 714)은 반도체층(708), 예를 들어 박형 기판의 양 반대편에 형성될 수 있다. 제2 ILD 층(714)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제2 ILD 층(714)은 실리콘 산화물을 포함한다. 제2 ILD 층(714)은 일부 예에서 하나 이상의 실리콘 산화물층 및 하나 이상의 실리콘 질화물층과 같은 다수의 서브층을 포함할 수 있다는 것이 이해된다. 일부 실시형태에서, 제1 ILD 층(702)의 두께는 제2 ILD 층(714)의 두께보다 두껍다.
3D 반도체 디바이스(400 및 500)와 달리, 3D 반도체 디바이스(700)는 일부 실시형태에 따라 각각 제2 ILD 층(714) 및 반도체층(708) 양쪽 모두를 통해 수직으로 연장되고 각각의 제1 컨택트(704)와 접촉하는 복수의 제4 컨택트(719)를 더 포함한다. 도 7a에 도시된 바와 같이, 3D 반도체 디바이스(600)와는 달리, 제4 컨택트(719)는 일부 실시형태에 따라 VIA 컨택트와 반대로 복수의 벽-형상 컨택트를 포함한다. 그 결과, 제1 컨택트(704)는 각각 제4 컨택트(719) 아래에서 이에 접촉할 수 있다. 예를 들어, 각각의 제4 컨택트(719)는 도 7a에 도시된 바와 같이 평면도에서 각각의 제1 컨택트(704)와 정렬될 수 있다. 일부 실시형태에서, 평면도에서 제4 컨택트(719)의 사이즈가 제1 컨택트(704)의 사이즈보다 클 때, 각각의 제1 컨택트(704)는 각각의 제4 컨택트(719)와 접촉하고 이에 전기적으로 연결되지만, 반도체층(708)은 그러하지 않다. 도 7b에 도시된 바와 같이, 제4 컨택트(719)의 깊이는 명목상 제2 ILD 층(714) 및 반도체층(708)의 전체 두께와 동일할 수 있다. 각각의 제4 컨택트(719)는 금속층(예컨대, W, Co, Cu 또는 Al) 또는 접착제/장벽층(예컨대, TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 도전층을 포함할 수 있다. 일부 실시형태에서, 반도체층(708)으로부터 제4 컨택트(719)를 전기적으로 절연시키기 위해 각각의 제4 컨택트(719)를 둘러싸는 유전체를 포함하는 스페이서가 형성된다.
도 7a 및 도 7b에 도시된 바와 같이, 복수의 커패시터 구조(720)가 전술한 구성요소에 기초하여 3D 반도체 디바이스(700)에 형성될 수 있다. 3D 반도체 디바이스(400, 500 및 600)와는 달리, 3D 반도체 디바이스(700)는 커패시터 구조(720)를 형성하기 위해 반도체층(708)을 복수의 반도체 블록으로 분리하도록 각각 반도체층(708)을 통해 수직으로 연장되는 복수의 유전체 컷을 포함하지 않을 수 있다. 일부 예에서, 예를 들어 커패시터 구조(720)가 형성될 수 있는 반도체층(708)으로부터의 영역을 분리하기 위해 유전체 컷 또는 유사한 구조가 3D 반도체 디바이스(700)에 여전히 형성될 수 있다는 것이 이해되는데, 이는 그러나 커패시터 구조(720)의 형성에 직접적으로 기여하지 않을 수 있다.
일부 실시형태에서, 인접하는 제1 컨택트(704)의 쌍, 인접하는 제1 컨택트(704)의 쌍 사이에서 측방향으로 제1 ILD 층(702) 부분은 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성되고; 인접하는 제1 컨택트(704)의 쌍과 접촉하는 인접하는 제4 컨택트(719)의 쌍, 및 인접하는 제4 컨택트(719)의 쌍 사이의 제2 ILD 층(714) 부분은 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시형태에서, 제1 및 제3 커패시터는 병렬이다. 다시 말해서, 인접하는 제1 컨택트(704)의 쌍, 인접하는 제1 컨택트(704)의 쌍 사이에 측방향으로 제1 ILD 층(702) 부분, 인접하는 제1 컨택트(604)의 쌍과 접촉하는 인접하는 제4 컨택트(719)의 쌍, 및 인접하는 제4 컨택트(719)의 쌍 사이에 측방향으로 제2 ILD 층(714) 부분이 제1 및 제3 커패시터를 병렬로 포함하는 커패시터 구조(720)를 형성하도록 구성된다. 인터커넥트층(706)을 통해 각 커패시터 구조(720)의 커패시터 전극(예컨대, 한 쌍의 제1 컨택트(704) 및 한 쌍의 제4 컨택트(719))에 전압이 인가될 수 있으며, 전하는 커패시터 유전체(예컨대, 한 쌍의 제1 컨택트(704)와 한 쌍의 제4 컨택트(719) 사이에 각각 측방향으로 제1 ILD 층(702) 부분 및 제2 ILD 층(714) 부분)에 저장될 수 있다. 커패시터 구조(720)의 커패시턴스는 제1 컨택트(704) 및 제4 컨택트(719)의 치수, 및 제1 ILD 층(702) 및 제2 ILD 층(714)의 재료를 포함하지만 이에 한정되지 않는 다양한 팩터에 의해 결정될 수 있다.
도 8a 내지 도 8f는 본 개시의 다양한 실시형태에 따라 온칩 커패시터를 구비한 다양한 예시적인 3D 반도체 디바이스를 형성하기 위한 제조 프로세스을 도시한다. 도 9a 내지 도 9c는 본 개시의 일부 실시형태에 따라 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스를 형성하기 위한 다양한 방법(901, 903 및 905)의 흐름도를 도시한다. 도 10은 본 개시의 일부 실시형태에 따라 온칩 커패시터를 구비한 다른 예시적인 3D 반도체 디바이스를 형성하기 위한 방법(1000)의 흐름도를 도시한다. 도 8a 내지 8f, 도 9a 내지 도 9c 및 도 10에 도시된 3D 반도체 디바이스의 예는, 도 4a, 4b, 5a, 5b, 6a, 6b, 7a 및 7b에 도시된 3D 반도체 디바이스(400, 500, 600 및 700)를 포함한다. 도 8a 내지 8f, 도 9a 내지 9c 및 도 10을 함께 설명한다. 방법(901, 903, 905 및 1000)에 도시된 동작은 완전하지 않으며 다른 동작이 예시된 동작 중 어느 것의 전, 후 또는 그 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 9a 내지 9c 및 도 10에 도시된 것과 다른 순서로 수행될 수도 있다.
도 9a 내지 9c를 참조하면, 각각의 방법(901, 903 및 905)은 기판의 제1 면에 제1 ILD 층이 형성되는 동작(902)에서 시작한다. 기판은 실리콘 기판일 수 있다. 제1 면은 기판의 전면일 수 있다. 일부 실시형태에서, 제1 ILD 층은 실리콘 산화물을 포함한다. 도 8a에 예시된 바와 같이, ILD 층(804)은 실리콘 기판(802)의 전면에 형성된다. ILD 층(804)은, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD) 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 산화물층 및/또는 실리콘 질화물층과 같은 하나 이상의 유전체층을 증착함으로써 형성될 수 있다.
각 방법(901, 903, 905)은 도 9a 내지 9c에 도시된 바와 같이 각각이 제1 ILD 층을 통해 수직으로 연장되고 기판과 접촉하는 복수의 제1 컨택트가 형성되는 동작 904로 진행한다. 일부 실시형태에서, 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함한다. 일부 실시형태에서, 메모리 스택이 기판의 제1 면에 형성되고, 각각이 메모리 스택을 통해 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 클 수 있다. 일부 실시형태에서, 메모리 스택과 접촉하는 복수의 워드 라인 컨택트가 복수의 제1 컨택트를 형성하기 위한 동일한 프로세스에서 형성된다.
도 8a에 도시된 바와 같이, 컨택트(806)는 ILD 층(804)을 통해 수직으로 연장되어 실리콘 기판(802)의 전면과 접촉하도록 형성된다. 컨택트(806)를 형성하기 위해, 일부 실시형태에 따르면, 실리콘 기판(802)의 전면에서 멈추는, RIE(reactive ion etch)와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 트렌치와 같은 컨택트 개구가 먼저 ILD 층(804)을 통해 에칭된다. 이어서 도전성 재료가, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스을 사용하여 ILD 층(804)에 그리고 접착/장벽층 및 각 컨택트 개구를 채우는 컨택트 코어를 형성하도록 컨택트 개구로 증착될 수 있다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 도전성 재료를 제거하고 ILD 층(804) 및 컨택트(806)의 상부 표면을 평탄화한다.
도 8a에는 도시되어 있지 않지만, 3D 메모리 디바이스(예컨대, 도 1의 3D 메모리 디바이스(100))가 형성되는 일부 예에서, 메모리 스택(예컨대, 도 1의 메모리 스택(114))이 또한 메모리 스택 외부의 주변 영역에 컨택트(806)가 형성될 수 있도록 실리콘 기판(802)의 전면에 형성될 수 있음이 이해된다. 각각 메모리 스택을 통해 수직으로 연장되는 채널 구조(예컨대, 도 1의 채널 구조(124))도 형성될 수 있다. 일부 실시형태에서, 메모리 스택과 접촉하는 워드 라인 컨택트(예컨대, 도 1의 워드 라인 로컬 컨택트(152))가 컨택트(806)를 형성하기 위한 동일한 프로세스에서 형성되어, 컨택트(806)의 형성이 추가적인 프로세스를 제조 흐름 내로 도입하지 않는다. 일부 실시형태에서, ILD 층(804)의 두께 및 컨택트(806)의 깊이는 ILD 층(804)의 두께가 메모리 스택의 두께와 같거나 더 크도록 메모리 스택의 두께에 기초하여 결정된다.
도 8b에 도시된 바와 같이, 인터커넥트층(807)이 컨택트(806) 위에 이와 접촉하여 형성된다. 다른 ILD 층(미도시)이 ILD 층(804) 위에 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 증착함으로써 ILD 층(804)의 상부에 형성될 수 있다. 인터커넥트는 습식 에칭 및/또는 건식 에칭(예컨대, RIE)을 사용하여 ILD 층을 통해 컨택트 개구를 에칭한 다음 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 컨택트 개구를 도전성 재료로 채움으로써 형성될 수 있다.
각각의 방법(901, 903, 905)은 도 9a 내지 9c에 도시된 바와 같이 기판이 기판의 제1 면에 반대되는 제2 면으로부터 박형화되는 동작 906으로 진행한다. 제2 면은 기판의 후면일 수 있다. 도 8c에 도시된 바와 같이, 실리콘 기판(802)(도 8b에 도시됨) 및 그 위에 형성된 구성요소(예컨대, ILD 층(804) 및 컨택트(806))는 거꾸로 뒤집어지고 CMP, 그라인딩, 및 에칭과 같은 하나 이상의 박형화 프로세스를 사용하여 그 후면으로부터 박형화되고 반도체층(즉, 박형(thinned) 실리콘 기판(802))을 형성한다.
각각의 방법(901, 903, 905)은 도 9a 내지 9c에 도시된 바와 같이 동작 908로 진행하고, 여기서 박형 기판을 통해 수직으로 각각 연장되는 복수의 유전체 컷이 박형 기판을 복수의 반도체 블록으로 분리하도록 형성되어, 복수의 반도체 블록이 각각 복수의 제1 컨택트와 접촉한다. 일부 실시형태에서, 복수의 유전체 컷은 각각 박형 기판을 통해 수직으로 연장되고 측방향으로 연장되어 측방향으로 인터리브된 유전체 컷 및 반도체 블록을 형성하는 복수의 평행한 벽-형상 유전체 컷을 포함한다. 일부 실시형태에서 도 9a에 도시된 바와 같이, 이로써 커패시터 구조가 3D 반도체 디바이스(예컨대, 도 4a 및 도 4b의 3D 반도체 디바이스(400))에 형성된다. 커패시터 구조는 한 쌍의 제1 컨택트와 그 사이에 있는 제1 ILD 층 부분을 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 한 쌍의 반도체 블록과 그 사이의 유전체 컷을 갖는 제2 커패시터를 포함할 수 있다.
도 8c에 도시된 바와 같이, 유전체 컷(808)이 ILD 층(804)과 접촉하도록 박형 실리콘 기판(802)을 통해 수직으로 연장되어 형성된다. 유전체 컷(808)은 박형 실리콘 기판(802)을 별개의 반도체 블록(810)으로 분리할 수 있어서, 반도체 블록(810)은 각각 컨택트(806)와 접촉한다. 유전체 컷(808)을 형성하기 위해, 일부 실시형태에 따라, 트렌치와 같은 컷 개구가 컨택트(806)의 위치에 기초한 리소그래피 프로세스를 사용하여 먼저 패터닝되어, 컷 개구에 의해 분리된 결과적인 반도체 블록(810)이 각각 컨택트(806)와 정렬된다. 그런 다음 일부 실시형태에 따라, ILD 층(804)에서 멈추는 RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 패터닝된 컷 개구가 박형 실리콘 기판(802)을 통해 에칭될 수 있다. 그런 다음 유전체 재료는 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 박형 실리콘 기판(802)의 후면과 컷 개구로 증착될 수 있다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 유전체 재료를 제거하고 박형 실리콘 기판(802) 및 유전체 컷(808)의 상부 표면을 평탄화한다.
각각의 방법(903, 905)은 도 9b 및 도 9c에 도시된 바와 같이 동작 910으로 진행하고, 여기서 박형 기판의 제2 면에 제2 ILD 층이 형성된다. 일부 실시형태에서, 제2 ILD 층은 실리콘 산화물을 포함한다. 도 8d 및 도 8e에 도시된 바와 같이, ILD 층(812)은 박형 실리콘 기판(802)의 후면에 형성된다. ILD 층(812)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 산화물층 및/또는 실리콘 질화물층과 같은 하나 이상의 유전체층을 증착함으로써 형성될 수 있다.
방법(903)은 도 9b에 예시된 바와 같이 동작 910에서 동작 912로 진행하며, 여기서 각각이 제2 ILD 층을 통해 수직으로 연장되는 복수의 제2 컨택트가 형성되어, 복수의 반도체 블록 각각이 하나 이상의 제2 컨택트와 접촉한다. 일부 실시형태에서, 복수의 제2 컨택트는 복수의 VIA 컨택트를 포함한다. 일부 실시형태에서, 제2 ILD 층을 통해 수직으로 연장되고 박형 기판과 접촉하는 소스 컨택트가 복수의 제2 컨택트를 형성하기 위한 동일한 프로세스에서 형성된다. 이로써 커패시터 구조가 3D 반도체 디바이스(예컨대, 도 5a 및 5b의 3D 반도체 디바이스(500))에 형성된다. 커패시터 구조는 한 쌍의 제1 컨택트와 그 사이에 있는 제1 ILD 층 부분을 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 한 쌍의 반도체 블록과 그 사이의 유전체 컷을 갖는 제2 커패시터를 포함할 수 있다. 커패시터는 한 쌍의 제2 컨택트의 세트 및 그 사이에 제2 ILD 층 부분을 갖는 제3 커패시터를 더 포함할 수 있다.
도 8d에 도시된 바와 같이, 박형 실리콘 기판(802)의 반도체 블록(810)과 접촉하도록 ILD 층(812)을 통해 수직으로 연장되는 컨택트(814)가 형성된다. 일부 실시형태에 따라, 각각의 반도체 블록(810)이 컨택트 개구의 각각의 세트와 정렬되도록 반도체 블록(810)의 위치에 기초한 리소그래피 프로세스를 사용하여 VIA 홀과 같은 컨택트 개구가 먼저 패터닝된다. 그런 다음 패터닝된 컨택트 개구는 일부 실시형태에 따라 박형 실리콘 기판(802)에서 멈추는 RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 ILD 층(812)을 통해 에칭될 수 있다. 이어서 도전성 재료는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스을 사용하여 ILD 층(812) 위에 그리고 접착층/장벽층 및 각 컨택트(814)의 컨택트 코어를 형성하기 위한 컨택트 개구 내로 증착될 수 있다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 도전성 재료를 제거하고 ILD 층(812) 및 컨택트(814)의 상부 표면을 평탄화한다. 일부 실시형태에서, ILD 층(812)을 통과하고 박형 실리콘 기판(802)과 접촉하는 소스 컨택트(예컨대, 도 1의 후면 소스 컨택트(132))가 컨택트(814)를 형성하기 위한 동일한 프로세스에서 형성되어, 컨택트(814)의 형성이 제조 흐름에 추가 프로세스를 도입하지 않는다.
대안적으로, 방법(905)은 도 9c에 예시된 바와 같이 동작 910에서 동작 914로 진행하고, 여기서 제2 ILD 층 및 박형 기판을 통해 각각 수직으로 연장되는 복수의 제3 컨택트가 형성되어, 복수의 제1 컨택트 각각이 제3 컨택트 중 하나 이상과 접촉한다. 일부 실시형태에서, 복수의 제3 컨택트는 복수의 VIA 컨택트를 포함한다. 일부 실시형태에서, 제2 ILD 층 및 박형 기판을 통해 수직으로 연장되는 패드 컨택트가 복수의 제3 컨택트를 형성하기 위한 동일한 프로세스에서 형성되고, 컨택트 패드가 패드 컨택트 위에 이와 접촉하여 형성된다. 이로써 커패시터 구조가 3D 반도체 디바이스(예컨대, 도 6a 및 도 6b의 3D 반도체 디바이스(600))에 형성된다. 커패시터 구조는 한 쌍의 제1 컨택트와 그 사이에 있는 제1 ILD 층 부분을 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 한 쌍의 반도체 블록과 그 사이의 유전체 컷을 갖는 제2 커패시터를 포함할 수 있다. 커패시터는 한 쌍의 제3 컨택트의 세트와 그 사이에 있는 제2 ILD 층 부분을 갖는 제3 커패시터를 더 포함할 수 있다.
도 8e에 도시된 바와 같이, 컨택트(816)는 ILD 층(812) 및 박형 실리콘 기판(802)을 통해 수직으로 연장되어 컨택트(806)와 접촉하도록 형성된다. 컨택트(816)를 형성하기 위해, VIA 홀과 같은 컨택트 개구가 먼저 컨택트(806)의 위치에 기초한 리소그래피 프로세스을 사용하여 패터닝되고, 일부 실시형태에 따라 각각의 컨택트(806)가 각각의 컨택트 개구의 세트와 정렬된다. 그런 다음 일부 실시형태에 따라 컨택트(806)에서 멈추는 RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 패터닝된 컨택트 개구가 ILD 층(812) 및 박형 실리콘 기판(802)을 통해 에칭될 수 있다. 도전성 재료는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스을 사용하여 ILD 층(812)에 그리고 접착층/장벽층 및 각 컨택트(816)의 컨택트 코어를 형성하기 위해 컨택트 개구 내로 증착될 수 있다. 일부 실시형태에서, 스페이서를 형성하기 위해 유전체 재료가 먼저 컨택트 개구 내로 증착된다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 도전성 재료를 제거하고 ILD 층(812) 및 컨택트(816)의 상부 표면을 평탄화한다. 일부 실시형태에서, ILD 층(812) 및 박형 실리콘 기판(802)을 통하는 패드 컨택트(예컨대, 도 1의 컨택트(144))가 컨택트(816)를 형성하기 위한 동일한 프로세스에서 형성되고, 컨택트(816)의 형성이 제조 흐름에 추가 프로세스를 도입하지 않는다. 그러면 컨택트 패드(예컨대, 도 1의 컨택트 패드(140))가 패드 컨택트 위에 그리고 이와 접촉하여 형성될 수 있다.
도 10을 참조하면, 방법(1000)은 기판의 제1 면에 제1 ILD 층이 형성되는 동작 1002에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 제1 면은 기판의 전면일 수 있다. 일부 실시형태에서, 제1 ILD 층은 실리콘 산화물을 포함한다. 도 8a에 예시된 바와 같이, ILD 층(804)은 실리콘 기판(802)의 전면에 형성된다. ILD 층(804)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물층 및/또는 실리콘 질화물층과 같은 하나 이상의 유전체층을 증착함으로써 형성될 수 있다.
방법(1000)은 도 10에 도시된 바와 같이 동작 1004로 진행하며, 여기서 각각이 제1 ILD 층을 통해 수직으로 연장되고 기판과 접촉하는 복수의 제1 컨택트가 형성된다. 일부 실시형태에서, 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함한다. 일부 실시형태에서, 메모리 스택이 기판의 제1 면에 형성되고, 각각이 메모리 스택을 통해 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 클 수 있다. 일부 실시형태에서, 메모리 스택과 접촉하는 복수의 워드 라인 컨택트가 복수의 제1 컨택트를 형성하는 것과 동일한 프로세스에서 형성된다.
도 8a에 도시된 바와 같이, 컨택트(806)는 ILD 층(804)을 통해 수직으로 연장되어 실리콘 기판(802)의 전면과 접촉하도록 형성된다. 컨택트(806)를 형성하기 위해, 일부 실시형태에 따르면, 실리콘 기판(802)의 전면에서 멈추는, RIE(reactive ion etch)와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 트렌치와 같은 컨택트 개구가 먼저 ILD 층(804)을 통해 에칭된다. 이어서 도전성 재료가, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스을 사용하여 ILD 층(804)에 그리고 접착/장벽층 및 각 컨택트 개구를 채우는 컨택트 코어를 형성하도록 컨택트 개구로 증착될 수 있다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 도전성 재료를 제거하고 ILD 층(804) 및 컨택트(806)의 상부 표면을 평탄화한다.
도 8a에는 도시되어 있지 않지만, 3D 메모리 디바이스(예컨대, 도 1의 3D 메모리 디바이스(100))가 형성되는 일부 예에서, 메모리 스택(예컨대, 도 1의 메모리 스택(114))이 또한 메모리 스택 외부의 주변 영역에 컨택트(806)가 형성될 수 있도록 실리콘 기판(802)의 전면에 형성될 수 있음이 이해된다. 각각 메모리 스택을 통해 수직으로 연장되는 채널 구조(예컨대, 도 1의 채널 구조(124))도 형성될 수 있다. 일부 실시형태에서, 메모리 스택과 접촉하는 워드 라인 컨택트(예컨대, 도 1의 워드 라인 로컬 컨택트(152))가 컨택트(806)를 형성하기 위한 동일한 프로세스에서 형성되어, 컨택트(806)의 형성이 추가적인 프로세스를 제조 흐름 내로 도입하지 않는다. 일부 실시형태에서, ILD 층(804)의 두께 및 컨택트(806)의 깊이는 ILD 층(804)의 두께가 메모리 스택의 두께와 같거나 더 크도록 메모리 스택의 두께에 기초하여 결정된다.
도 8b에 도시된 바와 같이, 인터커넥트층(807)이 컨택트(806) 위에 이와 접촉하여 형성된다. 다른 ILD 층(미도시)이 ILD 층(804) 위에 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 증착함으로써 ILD 층(804)의 상부에 형성될 수 있다. 인터커넥트는 습식 에칭 및/또는 건식 에칭(예컨대, RIE)을 사용하여 ILD 층을 통해 컨택트 개구를 에칭한 다음 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 컨택트 개구를 도전성 재료로 채움으로써 형성될 수 있다.
방법(1000)은 도 10에 도시된 바와 같이 동작 1006으로 진행하며, 여기서 기판이 기판의 제1 면에 반대되는 제2 면으로부터 박형화된다. 제2 면은 기판의 후면일 수 있다. 도 8c에 도시된 바와 같이, 실리콘 기판(802)(도 8b에 도시됨) 및 그 위에 형성된 구성요소(예컨대, ILD 층(804) 및 컨택트(806))는 거꾸로 뒤집어지고 CMP, 그라인딩, 및 에칭과 같은 하나 이상의 박형화 프로세스를 사용하여 그의 후면으로부터 박형화되어 반도체층(즉, 박형 실리콘 기판(802))을 형성한다.
방법(1000)은 도 10에 도시된 바와 같이 동작 1008로 진행하며, 여기서 박형 기판의 제2 면에 제2 ILD 층이 형성된다. 일부 실시형태에서, 제2 ILD 층은 실리콘 산화물을 포함한다. 도 8f에 도시된 바와 같이, ILD 층(812)은 박형 실리콘 기판(802)의 후면에 형성된다. ILD 층(812)은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 산화물층 및/또는 실리콘 질화물층과 같은 하나 이상의 유전체층을 증착함으로써 형성될 수 있다.
방법(1000)은 도 10에 도시된 바와 같이 동작 1010으로 진행하며, 여기서 각각 제2 ILD 층 및 박형 기판을 통해 수직으로 연장되고 복수의 제1 컨택트와 각각 접촉하는 복수의 제2 컨택트가 형성된다. 일부 실시형태에서, 복수의 제2 컨택트는 복수의 벽-형상 컨택트를 포함한다. 일부 실시형태에서, 제2 ILD 층 및 박형 기판을 통해 수직으로 연장되는 패드 컨택트가 복수의 제2 컨택트를 형성하기 위한 동일한 프로세스에서 형성되고, 컨택트 패드는 패드 컨택트 위에 그리고 이와 접촉하여 형성될 수 있다. 이로써 커패시터 구조가 3D 반도체 디바이스(예컨대, 도 7a 및 7b의 3D 반도체 디바이스(700))에 형성된다. 커패시터 구조는 한 쌍의 제1 컨택트와 그 사이에 있는 제1 ILD 층 부분을 갖는 제1 커패시터를 포함할 수 있다. 커패시터는 또한 한 쌍의 제2 컨택트와 그 사이에 있는 제2 ILD 층 부분을 갖는 제3 커패시터를 포함할 수 있다.
도 8f에 도시된 바와 같이, 컨택트(818)는 ILD 층(812) 및 박형 실리콘 기판(802)을 통해 수직으로 연장되어 컨택트(806)와 접촉하도록 형성된다. 컨택트(818)를 형성하기 위해, 트렌치와 같은 컨택트 개구는 먼저 컨택트(806)의 위치에 기초한 리소그래피 프로세스를 사용하여 패터닝되고, 일부 실시형태에 따라, 각각의 컨택트(806)가 각각의 컨택트 개구와 정렬되도록 한다. 그런 다음 일부 실시형태에 따라 컨택트(806)에서 멈추는, RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 패터닝된 컨택트 개구가 ILD 층(812) 및 박형 실리콘 기판(802)을 통해 에칭될 수 있다. 도전성 재료는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 프로세스을 사용하여 ILD 층(812)에 그리고 접착층/장벽층 및 각 컨택트(818)의 컨택트 코어를 형성하기 위해 컨택트 개구 내로 증착될 수 있다. 일부 실시형태에서, 스페이서를 형성하기 위해 유전체 재료가 먼저 컨택트 개구 내로 증착된다. 일부 실시형태에서, 에칭 및/또는 CMP와 같은 평탄화 프로세스가 수행되어 과도한 도전성 재료를 제거하고 컨택트(818) 및 ILD 층(812)의 상부 표면을 평탄화한다. 일부 실시형태에서, ILD 층(812) 및 박형 실리콘 기판(802)을 통하는 패드 컨택트(예컨대, 도 1의 컨택트(144))가 컨택트(818)를 형성하기 위한 동일한 프로세스에서 형성되고, 컨택트(818)의 형성이 제조 흐름에 추가 프로세스를 도입하지 않는다. 그러면 컨택트 패드(예컨대, 도 1의 컨택트 패드(140))가 패드 컨택트 위에 그리고 이와 접촉하여 형성될 수 있다.
도 11은, 본 개시의 일부 실시형태에 따라, 온칩 커패시터를 구비한 예시적인 3D 반도체 디바이스를 동작시키기 위한 방법(1100)의 흐름도를 예시한다. 도 11에 도시된 3D 반도체 디바이스의 예는 도 4a, 4b, 5a, 5b, 6a, 6b, 7a 및 7b에 도시된 3D 반도체 디바이스(400, 500, 600, 700)를 포함한다. 도 3을 참조하여 도 11을 설명한다. 방법(1100)에 도시된 동작은 완전하지 않으며 다른 동작이 예시된 동작 중 어느 것의 전, 후 또는 그 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 11에 도시된 것과 다른 순서로 수행될 수도 있다.
도 11을 참조하면, 방법(1100)은 3D 반도체 디바이스에서 제1 커패시터와 제2 및 제3 커패시터 중 적어도 하나가 동시에 충전되는 동작(1102)에서 시작한다. 일부 실시형태에서, 제1 커패시터와 제2 및 제3 커패시터 중 적어도 하나는 병렬이다. 3D 반도체 디바이스는 제1 ILD 층, 반도체층 및 제2 ILD 층, 예를 들어 도 3의 제1 ILD 층(302), 반도체층(304) 및 제2 ILD 층(306)의 스택을 포함할 수 있다. 도 3에 도시된 바와 같이, 각각이 제1 ILD 층(302)과 그 사이의 제1 ILD 층(302) 부분을 통해 수직으로 연장되는 한 쌍의 제1 컨택트는 제1 커패시터(C1)를 형성하도록 구성될 수 있으며, 제1 커패시터(C1)는 한 쌍의 제1 컨택트에 전압을 인가함으로써 충전될 수 있다. 반도체층(304)을 통해 수직으로 연장되는 유전체 컷에 의해 분리되는 반도체층(304)의 한 쌍의 부분과 그 사이의 유전체 컷은 제2 커패시터(C2)를 형성하도록 구성될 수 있으며, 제2 커패시터(C2)는 반도체층(304)의 한 쌍의 부분에 전압을 인가함으로써 충전될 수 있다. 제2 ILD 층(306)을 통해 수직으로 각각 연장되는 한 쌍의 제2 컨택트와 그 사이의 제2 ILD 층(306) 부분은 제3 커패시터(C3)를 형성하도록 구성될 수 있으며, 제3 커패시터(C3)는 한 쌍의 제2 컨택트에 전압을 인가함으로써 충전될 수 있다.
방법(1100)은, 도 11에 도시된 바와 같이 동작 1104로 진행하며, 여기서 제1 커패시터와 제2 및 제3 커패시터 중 적어도 하나에 의해 동시에 전압이 공급된다. 도 3에 도시된 바와 같이, 제1 커패시터(C1)와 제2 및 제3 커패시터(C2, C3) 중 적어도 하나에 전하가 저장될 수 있다. 제1 커패시터(C1)와 제2 및 제3 커패시터(C2, C3) 중 적어도 하나는 배터리로서 동작하여 커패시터에 충전된 전압을 동시에 공급하여 필요에 따라 저장된 전하를 방출할 수 있다.
본 개시의 일 측면에 따르면, 반도체 디바이스는 반도체층, 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층, 반도체층을 복수의 반도체 블록으로 분리하기 위해 각각이 반도체층을 통해 수직으로 연장되는 복수의 유전체 컷(cut), 및 각각이 제1 ILD 층을 통해 수직으로 연장되고 복수의 반도체 블록과 각각 접촉하는 복수의 제1 컨택트를 포함한다.
일부 실시형태에서, 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함한다.
일부 실시형태에서, 복수의 유전체 컷은 각각이 반도체층을 통해 수직으로 연장되고 측방향으로 연장되어 측방향으로 인터리빙된 유전체 컷 및 반도체 블록을 형성하는 복수의 평행한 벽-형상 유전체 컷을 포함한다.
일부 실시형태에서, 인접하는 제1 컨택트의 쌍, 인접하는 제1 컨택트의 쌍 사이의 제1 ILD 층 부분, 인접하는 제1 컨택트의 쌍과 접촉하는 반도체 블록의 인접하는 쌍, 및 인접하는 반도체 블록의 쌍 사이의 유전체 컷은 커패시터를 형성하도록 구성된다.
일부 실시형태에서, 반도체 디바이스는, 반도체층의 제1 면 위의 메모리 스택, 및 각각 메모리 스택을 통해 수직으로 연장되고 반도체층과 접촉하는 복수의 채널 구조를 더 포함한다. 일부 실시형태에서, 복수의 제1 컨택트는 메모리 스택 외부의 주변 영역에 배치된다.
일부 실시형태에서, 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 크다.
일부 실시형태에서, 반도체 디바이스는, 반도체층의 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층, 및 각각이 제2 ILD 층을 통해 수직으로 연장되는 복수의 제2 컨택트를 포함한다. 일부 실시형태에서, 복수의 반도체 블록 각각은 제2 컨택트들 중 하나 이상과 접촉한다.
일부 실시형태에서, 복수의 제2 컨택트는 복수의 VIA(Vertical Interconnect Access) 컨택트를 포함한다.
일부 실시형태에서, 인접하는 제1 컨택트의 쌍, 인접하는 제1 컨택트의 쌍 사이의 제1 ILD 층 부분, 인접하는 제1 컨택트의 쌍과 접촉하는 반도체 블록의 인접하는 쌍, 인접하는 반도체 블록의 쌍 사이의 유전체 컷, 인접하는 반도체 블록의 쌍과 접촉하는 제2 컨택트, 및 제2 컨택트들 사이의 제2 ILD 층 부분은 커패시터를 형성하도록 구성된다.
일부 실시형태에서, 반도체 디바이스는, 반도체층의 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층, 및 각각이 제2 ILD 층 및 반도체층을 통해 수직으로 연장되는 복수의 제3 컨택트를 포함한다. 일부 실시형태에서, 복수의 제1 컨택트 각각은 제3 컨택트들 중 하나 이상과 접촉한다.
일부 실시형태에서, 복수의 제3 컨택트는 복수의 VIA 컨택트를 포함한다.
일부 실시형태에서, 인접하는 제1 컨택트의 쌍, 인접하는 제1 컨택트의 쌍 사이의 제1 ILD 층 부분, 인접하는 제1 컨택트의 쌍과 접촉하는 반도체 블록의 인접하는 쌍, 인접하는 반도체 블록의 쌍 사이의 유전체 컷, 인접하는 제1 컨택트의 쌍과 접촉하는 제3 컨택트, 및 제3 컨택트들 사이의 제2 ILD 층 부분은 커패시터를 형성하도록 구성된다.
본 개시의 다른 측면에 따르면, 반도체 디바이스는 반도체층, 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층, 각각이 제1 ILD 층을 통해 수직으로 연장되는 복수의 제1 컨택트, 반도체층의 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층, 및 각각이 제2 ILD 층 및 반도체층을 통해 수직으로 연장되고 복수의 제1 컨택트와 각각 접촉하는 복수의 제2 컨택트를 포함한다.
일부 실시형태에서, 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함하고, 복수의 제2 컨택트는 복수의 평행한 벽-형상 컨택트를 포함한다.
일부 실시형태에서, 인접하는 제1 컨택트의 쌍, 인접하는 제1 컨택트의 쌍 사이의 제1 ILD 층 부분, 인접하는 제1 컨택트의 쌍과 접촉하는 제2 컨택트의 인접하는 쌍, 및 인접하는 제2 컨택트의 쌍 사이의 제2 ILD 층 부분은 커패시터를 형성하도록 구성된다.
일부 실시형태에서, 반도체 디바이스는, 반도체층의 제1 면 위의 메모리 스택, 및 각각 메모리 스택을 통해 수직으로 연장되고 반도체층과 접촉하는 복수의 채널 구조를 더 포함한다. 일부 실시형태에서, 복수의 제1 컨택트는 메모리 스택 외부의 주변 영역에 배치된다.
일부 실시형태에서, 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 크다.
본 개시의 또 다른 측면에 따르면, 3D(three-dimensional) 반도체 디바이스는, 제1 층간 유전체(ILD) 층, 반도체층 및 제2 ILD 층의 스택, 및 커패시터 구조를 포함한다. 커패시터 구조는 각각 제1 ILD 층을 통해 수직으로 연장되는 한 쌍의 제1 컨택트를 포함하는 제1 커패시터를 포함한다. 커패시터 구조는 반도체층을 통해 수직으로 연장되는 유전체 컷에 의해 분리된 반도체층의 한 쌍의 부분을 포함하는 제2 커패시터, 또는 각각이 제2 ILD 층을 통해 수직으로 연장되는 한 쌍의 제2 컨택트를 포함하는 제3 커패시터 중 적어도 하나를 더 포함한다.
일부 실시형태에서, 제1 커패시터와 제2 커패시터 또는 제3 커패시터 중 적어도 하나는 병렬이다.
일부 실시형태에서, 제1 커패시터는 한 쌍의 제1 컨택트 사이에 제1 ILD 층 부분을 더 포함하고, 제2 커패시터는 한 쌍의 반도체층 부분 사이에 유전체 컷을 더 포함하고, 그리고 제3 커패시터는 한 쌍의 제2 컨택트 사이에 제2 ILD 층 부분을 더 포함한다.
일부 실시형태에서, 한 쌍의 제2 컨택트 각각은 반도체층을 통해 수직으로 더 연장되고 한 쌍의 제1 컨택트 각각과 접촉한다.
일부 실시형태에서, 한 쌍의 제1 컨택트는 한 쌍의 평행한 벽-형상 컨택트를 포함한다.
일부 실시형태에서, 한 쌍의 제2 컨택트는 한 쌍의 평행한 벽-형상 컨택트를 포함한다.
일부 실시형태에서, 한 쌍의 제2 컨택트는 한 쌍의 VIA 컨택트의 병렬 세트를 포함한다.
일부 실시형태에서, 3D 반도체 디바이스는, 제1 ILD 층과 동일한 측의 반도체층 위의 메모리 스택, 및 각각이 메모리 스택을 통해 수직으로 연장되고 반도체층과 접촉하는 복수의 채널 구조를 더 포함한다. 일부 실시형태에서, 복수의 제1 컨택트는 메모리 스택 외부의 주변 영역에 배치된다.
일부 실시형태에서, 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 크다.
일부 실시형태에서, 제1 및 제2 ILD 층은 실리콘 산화물을 포함하고, 반도체층은 실리콘을 포함한다.
일부 실시형태에서, 커패시터 구조는 3D 반도체 디바이스의 그라운드 및 파워 라인에 전기적으로 연결된다.
특정 실시형태들에 대한 전술한 설명은 당업자가 과도한 실험없이 본 개시의 일반적인 개념 내에서, 다양한 애플리케이션을 위해 이러한 특정 실시형태를 당업계의 지식을 이용하여 용이하게 수정 및/또는 조정할 수 있도록 본 개시의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시형태의 균등물의 의미 및 범위 내에 속하는 것이다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다.
본 개시의 실시형태는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약은 본 개시자(들)에 의해 고려되는 본 개시의 실시형태들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시형태들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (28)

  1. 반도체 디바이스로서:
    반도체층;
    상기 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD:interlayer dielectric) 층;
    상기 반도체층을 복수의 반도체 블록으로 분리하기 위해 각각이 상기 반도체층을 통해 수직으로 연장되는 복수의 유전체 컷(cut); 및
    각각이 상기 제1 ILD 층을 통해 수직으로 연장되고 상기 복수의 반도체 블록과 각각 접촉하는 복수의 제1 컨택트
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함하는, 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 유전체 컷은 각각이 상기 반도체층을 통해 수직으로 연장되고 측방향으로 연장되어 측방향으로 인터리빙된(interleaved) 상기 유전체 컷 및 상기 반도체 블록을 형성하는 복수의 평행한 벽-형상 유전체 컷을 포함하는, 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    인접하는 상기 제1 컨택트의 쌍, 상기 인접하는 상기 제1 컨택트의 쌍 사이의 상기 제1 ILD 층 부분, 상기 인접하는 상기 제1 컨택트의 쌍과 접촉하는 상기 반도체 블록의 인접하는 쌍, 및 상기 인접하는 상기 반도체 블록의 쌍 사이의 유전체 컷은 커패시터를 형성하도록 구성되는, 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체층의 제1 면 위의 메모리 스택, 및 각각 상기 메모리 스택을 통해 수직으로 연장되고 상기 반도체층과 접촉하는 복수의 채널 구조를 더 포함하고, 상기 복수의 제1 컨택트는 상기 메모리 스택 외부의 주변 영역에 배치되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 ILD 층의 두께는 상기 메모리 스택의 두께와 같거나 더 큰, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체층의 상기 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층; 및
    각각이 상기 제2 ILD 층을 통해 수직으로 연장되는 복수의 제2 컨택트 - 상기 복수의 반도체 블록 각각은 상기 제2 컨택트들 중 하나 이상과 접촉함 -;
    를 더 포함하는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 복수의 제2 컨택트는 복수의 VIA(Vertical Interconnect Access) 컨택트를 포함하는, 반도체 디바이스.
  9. 제7항 또는 제8항에 있어서,
    인접하는 상기 제1 컨택트의 쌍, 상기 인접하는 상기 제1 컨택트의 쌍 사이의 상기 제1 ILD 층 부분, 상기 인접하는 상기 제1 컨택트의 쌍과 접촉하는 상기 반도체 블록의 인접하는 쌍, 상기 인접하는 상기 반도체 블록의 쌍 사이의 상기 유전체 컷, 상기 인접하는 상기 반도체 블록의 쌍과 접촉하는 상기 제2 컨택트, 및 상기 제2 컨택트들 사이의 상기 제2 ILD 층 부분은 커패시터를 형성하도록 구성되는, 반도체 디바이스.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체층의 상기 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층; 및
    각각이 상기 제2 ILD 층 및 상기 반도체층을 통해 수직으로 연장되는 복수의 제3 컨택트 - 상기 복수의 제1 컨택트 각각은 상기 제3 컨택트들 중 하나 이상과 접촉함 -;
    를 더 포함하는, 반도체 디바이스.
  11. 제10항에 있어서,
    상기 복수의 제3 컨택트는 복수의 VIA 컨택트를 포함하는, 반도체 디바이스.
  12. 제10항 또는 제11항에 있어서,
    인접하는 상기 제1 컨택트의 쌍, 상기 인접하는 상기 제1 컨택트의 쌍 사이의 상기 제1 ILD 층 부분, 상기 인접하는 상기 제1 컨택트의 쌍과 접촉하는 상기 반도체 블록의 인접하는 쌍, 상기 인접하는 상기 반도체 블록의 쌍 사이의 상기 유전체 컷, 상기 인접하는 상기 제1 컨택트의 쌍과 접촉하는 상기 제3 컨택트, 및 상기 제3 컨택트들 사이의 상기 제2 ILD 층 부분은 커패시터를 형성하도록 구성되는, 반도체 디바이스.
  13. 반도체 디바이스로서:
    반도체층;
    상기 반도체층의 제1 면과 접촉하는 제1 층간 유전체(ILD) 층;
    각각이 상기 제1 ILD 층을 통해 수직으로 연장되는 복수의 제1 컨택트;
    상기 반도체층의 상기 제1 면에 대향하는 제2 면과 접촉하는 제2 ILD 층; 및
    각각이 상기 제2 ILD 층 및 상기 반도체층을 통해 수직으로 연장되고 상기 복수의 제1 컨택트와 각각 접촉하는 복수의 제2 컨택트
    를 포함하는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 복수의 제1 컨택트는 복수의 평행한 벽-형상 컨택트를 포함하고, 상기 복수의 제2 컨택트는 복수의 평행한 벽-형상 컨택트를 포함하는, 반도체 디바이스.
  15. 제13항 또는 제14항에 있어서,
    인접하는 상기 제1 컨택트의 쌍, 상기 인접하는 상기 제1 컨택트의 쌍 사이의 상기 제1 ILD 층 부분, 상기 인접하는 상기 제1 컨택트의 쌍과 접촉하는 상기 제2 컨택트의 인접하는 쌍, 및 상기 인접하는 상기 제2 컨택트의 쌍 사이의 상기 제2 ILD 층 부분은 커패시터를 형성하도록 구성되는, 반도체 디바이스.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체층의 제1 면 위의 메모리 스택, 및 각각 상기 메모리 스택을 통해 수직으로 연장되고 상기 반도체층과 접촉하는 복수의 채널 구조를 더 포함하고, 상기 복수의 제1 컨택트는 상기 메모리 스택 외부의 주변 영역에 배치되는, 반도체 디바이스.
  17. 제16항에 있어서,
    상기 제1 ILD 층의 두께는 상기 메모리 스택의 두께와 같거나 더 큰, 반도체 디바이스.
  18. 3D(three-dimensional) 반도체 디바이스로서:
    제1 층간 유전체(ILD) 층, 반도체층 및 제2 ILD 층의 스택; 및
    커패시터 구조로서:
    각각 상기 제1 ILD 층을 통해 수직으로 연장되는 한 쌍의 제1 컨택트를 포함하는 제1 커패시터; 및
    상기 반도체층을 통해 수직으로 연장되는 유전체 컷에 의해 분리된 상기 반도체층의 한 쌍의 부분을 포함하는 제2 커패시터, 또는 각각이 상기 제2 ILD 층을 통해 수직으로 연장되는 한 쌍의 제2 컨택트를 포함하는 제3 커패시터 중 적어도 하나를 포함하는,
    상기 커패시터 구조
    를 포함하는, 3D 반도체 디바이스.
  19. 제18항에 있어서,
    상기 제1 커패시터와 상기 제2 커패시터 또는 상기 제3 커패시터 중 상기 적어도 하나는 병렬인, 3D 반도체 디바이스.
  20. 제18항 또는 제19항에 있어서,
    상기 제1 커패시터는 상기 한 쌍의 제1 컨택트 사이에 상기 제1 ILD 층 부분을 더 포함하고, 상기 제2 커패시터는 상기 한 쌍의 반도체층 부분 사이에 유전체 컷을 더 포함하고, 그리고 상기 제3 커패시터는 상기 한 쌍의 제2 컨택트 사이에 상기 제2 ILD 층 부분을 더 포함하는, 3D 반도체 디바이스.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 한 쌍의 제2 컨택트 각각은 상기 반도체층을 통해 수직으로 더 연장되고 상기 한 쌍의 제1 컨택트 각각과 접촉하는, 3D 반도체 디바이스.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 한 쌍의 제1 컨택트는 한 쌍의 평행한 벽-형상 컨택트를 포함하는, 3D 반도체 디바이스.
  23. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 한 쌍의 제2 컨택트는 한 쌍의 평행한 벽-형상 컨택트를 포함하는, 3D 반도체 디바이스.
  24. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 한 쌍의 제2 컨택트는 한 쌍의 VIA 컨택트의 병렬 세트를 포함하는, 3D 반도체 디바이스.
  25. 제18항 내지 제24항 중 어느 한 항에 있어서,
    상기 제1 ILD 층과 동일한 측의 상기 반도체층 위의 메모리 스택, 및 각각이 상기 메모리 스택을 통해 수직으로 연장되고 상기 반도체층과 접촉하는 복수의 채널 구조를 더 포함하고, 상기 복수의 제1 컨택트는 상기 메모리 스택 외부의 주변 영역에 배치되는, 3D 반도체 디바이스.
  26. 제25항에 있어서,
    상기 제1 ILD 층의 두께는 상기 메모리 스택의 두께와 같거나 더 큰, 3D 반도체 디바이스.
  27. 제18항 내지 제26항 중 어느 한 항에 있어서,
    상기 제1 및 제2 ILD 층은 실리콘 산화물을 포함하고, 상기 반도체층은 실리콘을 포함하는, 3D 반도체 디바이스.
  28. 제18항 내지 제27항 중 어느 한 항에 있어서,
    상기 커패시터 구조는 상기 3D 반도체 디바이스의 그라운드 및 파워 라인에 전기적으로 연결되는, 3D 반도체 디바이스.
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