JP7181406B2 - 新規性のあるキャパシタ構造およびそれを形成する方法 - Google Patents

新規性のあるキャパシタ構造およびそれを形成する方法 Download PDF

Info

Publication number
JP7181406B2
JP7181406B2 JP2021530953A JP2021530953A JP7181406B2 JP 7181406 B2 JP7181406 B2 JP 7181406B2 JP 2021530953 A JP2021530953 A JP 2021530953A JP 2021530953 A JP2021530953 A JP 2021530953A JP 7181406 B2 JP7181406 B2 JP 7181406B2
Authority
JP
Japan
Prior art keywords
substrate
major surface
conductive plates
conductive
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021530953A
Other languages
English (en)
Other versions
JP2022509272A (ja
Inventor
リアン・チェン
チェン・ガン
シン・ウ
ウェイ・リウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022509272A publication Critical patent/JP2022509272A/ja
Application granted granted Critical
Publication of JP7181406B2 publication Critical patent/JP7181406B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Description

キャパシタは、集積回路において広く使用されている。キャパシタは、電気エネルギーを蓄え、放出することができるものであって、集積回路内の電圧ブースターまたは電力安定化装置として機能する。現在の３次元（３Ｄ）－ＮＡＮＤ技術では、３Ｄ－ＮＡＮＤメモリセルの動作中に高い電圧を供給するための電圧ブースターとして働く複数のキャパシタが用いられ得る。
ディープサブミクロンＣＭＯＳ（ｄｅｅｐ ｓｕｂ－ｍｉｃｒｏｎ ＣＭＯＳ）のためのキャパシタ構造は、薄い誘電体層によって分離された２つの平坦な平行プレートを用いて製作され得る。これらのプレートは、金属または多結晶シリコンなどの、導電材料の層によって形成される。キャパシタ構造は、通常、下にある誘電体層によって基板から分離される。これらの構造において高い静電容量密度を達成するうえで、余分なプレートを導入するために追加のチップ面積が必要である。より大きな蓄電容量を達成するために集積回路内の３Ｄ－ＮＡＮＤデバイスの限界寸法が縮小していくにつれ、キャパシタ構造は、より小さな寸法およびより高い静電容量密度を必要とするスケーリング条件を満たせなくなる。
本発明の概念は、新規性のあるキャパシタ構造に関係し、より具体的には、プレートが基板の頂面から基板の対向する底面まで延在する縦型キャパシタ構造に関係する。それに加えて、プレートは基板内に同心円状に配設され、これによりスケーリング条件を満たすために縮小されたチップ面積において高い静電容量密度を達成する。
３Ｄ ＮＡＮＤ技術が高密度および高容量に移行するにつれ、特に６４Ｌから１２８Ｌアーキテクチャに移行するにつれ、デバイスの数、金属線の数が著しく増加し、チップ面積は基本的に変わらないままであった。したがって、キャパシタおよび接着パッドなどの、他の電子コンポーネントを導入するため空間がどんどん小さくなっていく。金属酸化物シリコン（ＭＯＳ）／金属酸化物金属（ＭＯＭ）キャパシタは、典型的には、広いシリコン面積を必要とする。さらに、ＭＯＳキャパシタの面積が広いと、時間依存誘電体破壊（ＴＤＤＢ）故障率が高くなる可能性がある。したがって、広い面積を占有することなく回路要件（たとえば、高い静電容量密度）を満たすための新しいキャパシタ構造が必要とされる。
本開示では、新規性のあるキャパシタ構造が導入される。本開示の一態様により、集積回路（ＩＣ）チップが提供される。本ＩＣチップは、対向する第１および第２の主表面を有する基板を含む。複数のトランジスタが、基板の第１の主表面内の第１の位置に形成され、キャパシタが、基板の第２の位置に形成される。本キャパシタは、基板内に形成され、基板の第１の主表面から第２の主表面まで延在する第１の導電プレートと、基板内に形成され、第１の主表面から第２の主表面まで延在する第２の導電プレートと、第１の導電プレートと第２の導電プレートとの間に形成され、第１の主表面から第２の主表面まで延在する絶縁構造とをさらに備える。
いくつかの実施形態において、第１の導電プレート、第２の導電プレート、および絶縁構造は、閉形状（リング形状など）であり、絶縁構造が第１のプレートと第２のプレートとの間に配設されるように基板内に同心円状に配置構成される。たとえば、第１の導電プレート、第２の導電プレート、および絶縁構造は、基板内に同心円状に配置構成され、正方形の外形、円形の外形、三角形の外形、長方形の外形、卵形の外形、菱形の外形、台形の外形、五角形の外形、六角形の外形、平行四辺形の外形、または星型の外形を有することができる。
一実施形態において、第１の導電プレートおよび第２の導電プレートは、ドーピングされたシリコンまたは金属から作製される。第１の導電プレートは、第１の極性で電気的に結合され得、第２の導電プレートは、第２の極性で電気的に結合され得る。
本開示のキャパシタ構造は、基板の第１の主表面の上に形成された誘電体層と、絶縁層内に形成された複数のコンタクトとをさらに備えることができる。複数のコンタクトは、第１および第２の導電プレート内に貫入し、第１および第２の導電プレートと電気的に結合され得る。
本開示の別の態様により、キャパシタ構造を製造するための方法が提供される。開示されている本方法では、第１の主表面から基板内にドープ領域が形成される。絶縁層が、基板のドープ領域の上に形成される。複数のコンタクトが、絶縁層内に形成される。複数のコンタクトは、ドープ領域内にさらに貫入する。その後、基板の一部が、基板の第２の主表面から取り除かれる。パターン形成マスクが形成されている第２の主表面から基板をエッチングすることを通じて基板のドープ領域に複数のトレンチおよび導電線が形成される。トレンチは基板を通過して絶縁層を露出させ、導電線はトレンチによって相隔てて並び、コンタクトは導電線に直接接触している。複数のトレンチは、その後、誘電体材料を充填される。
本開示のさらに別の態様により、半導体デバイスが提供される。半導体デバイスは、対向する第１および第２の主表面を有する基板を含むことができる。メモリセル領域が、基板の第１の主表面内に形成され、キャパシタ構造が、メモリセル領域に隣接して形成される。キャパシタ構造は、第１の主表面から第２の主表面まで延在する基板内の第１の導電プレートと、第１の主表面から第２の主表面まで延在する基板内の第２の導電プレートと、第１の導電プレートと第２の導電プレートとの間に配設され、第１の主表面から第２の主表面まで延在する分離構造とを備える。
いくつかの実施形態において、本開示において開示されている半導体デバイスのメモリセル領域は、ＤＲＡＭメモリセル、ＮＡＮＤメモリセル、３次元ＮＡＮＤメモリセル、相変化メモリセル、または磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む。
本開示により、縦型キャパシタ構造が基板内に形成され得る。キャパシタ構造は、キャパシタ構造のプレートが基板の一部から作製されているシリコン誘電体シリコン構成を有する。キャパシタ構造は、シリコン基板の予備領域内に形成され得る。キャパシタ構造のプレートは、基板の頂面から底面まで延在し、高い静電容量密度を提供する同心円状の外形を有している。キャパシタ構造のプレートは、基板の頂面から底面まで延在する絶縁構造によって隔てられて並ぶ。絶縁構造は、キャパシタ構造および隣接するアクティブメモリセルを任意の電気的干渉からさらに分離する。本開示のキャパシタ構造は、高い静電容量密度を提供し、より小さいチップ面積を占有し、電気的不具合を防止し、スケーリング条件を満たす。
本開示の態様は、添付の図面とともに読むと、次の詳細な説明から最もよく理解される。当業界における標準的な慣行に従って、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、説明がわかりやすくなるように適宜大きくまたは小さくされ得る。
本開示の例示的な実施形態による、キャパシタ構造の断面図である。 本開示の例示的な実施形態による、キャパシタ構造の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の断面図である。 本開示の例示的な実施形態による、キャパシタ構造を製造する様々な途中経過の上から見下ろした図である。 本開示の例示的な実施形態による、集積回路チップの図である。 本開示の例示的な実施形態による、キャパシタ構造を製造するためのプロセスのフローチャートである。
次の開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態、または例を提供する。コンポーネントおよび構成の特定の例が、本開示を単純化するために、以下で説明されている。これらは、もちろん単なる例であって、限定を意図したものではない。たとえば、次の説明の中の第２の特徴の上を覆うか、または上に載る第１の特徴を形成することは、第１および第２の特徴が形成され、特徴が直接接触し得る実施形態を含み、また、第１の特徴と第２の特徴との間に追加の特徴が形成され、したがって第１の特徴と第２の特徴とが直接接触し得ない実施形態を含み得る。それに加えて、本開示では、様々な例において参照番号および／または文字を繰り返し得る。この繰り返しは、単純化および明確化を目的としたものであり、それ自体、説明されている様々な実施形態および／または構成の間の関係を指示するものではない。
さらに、「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
図１Ａは、キャパシタ構造１００の断面図であり、図１Ｂは、キャパシタ構造１００の上から見下ろした図である。図１Ａにおけるキャパシタ構造１００の断面図は、図１Ｂにおける線Ａ－Ａ’を含む垂直平面と同じ平面から取得される。
図示されているように、キャパシタ構造１００は、頂面（または第１の主表面）１０２ａおよび底面（または第２の主表面）１０２ｂを有する基板１０２を備える。キャパシタ構造１００は、基板１０２内に形成され、頂面１０２ａから底面１０２ｂまで延在する複数の第１の導電プレートおよび複数の第２の導電プレートをさらに含み得る。たとえば、図１Ａ／図１Ｂに示されているように、２つの第１の導電プレート１０８ａ／１０８ｃ、および２つの第２の導電プレート１０８ｂ／１０８ｄが、キャパシタ構造１００に含まれる。図１Ａおよび図１Ｂは単なる例であり、キャパシタ構造１００は、技術要求条件に基づき２つより多い第１の導電プレート、および２つより多い第２の導電プレートを備えることができることに留意されたい。第１および第２の導電プレートは、頂部限界寸法（ＣＤ）ＣＤ１、底部ＣＤ ＣＤ２、および高さＴ１を有することができる。ＣＤ１およびＣＤ２は、所望の静電容量値に基づき定義され、１２０ｎｍよりも大きい。Ｔ１は、２μｍから３μｍの範囲内にあるものとしてよい。
図１において、第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、閉形状（リング状など）として示され、基板１０２内に同心円状に配置構成されている。第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、複数の絶縁構造１０４ａ～１０４ｄによって交互に配設され、相隔てて並ぶ。代替的実施形態では、第１の導電プレート、第２の導電プレート、および絶縁構造は、基板内に同心円状に配置構成され、正方形の外形、円形の外形、三角形の外形、長方形の外形、卵形の外形、菱形の外形、台形の外形、五角形の外形、六角形の外形、平行四辺形の外形、または星型の外形を有することができる。
基板１０２は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板を含み得る。基板１０２は、たとえば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体などの半導体材料を含み得る。図１の一実施形態において、基板１０２は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含み得るＩＶ族半導体である。基板１０２は、バルクウェハまたはエピタキシャル層であってもよい。
第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、イオン注入プロセスを介してＰ型ドーパントをドープされたシリコンであってよい。たとえば、第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、４ｅ１５ｃｍ－３から８ｅ１５ｃｍ－３のドーパント濃度でホウ素をドープされ得る。別の例では、第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、５ｅ１５ｃｍ－３から８ｅ１５ｃｍ－３のドーパント濃度でヒ素をドープするなどのイオン注入を介してＮ型ドーパントをドープされたシリコンであってよい。図１Ａ／図１Ｂに示されているように、ドーパント領域１１０は、基板１０２内のイオン注入の間に形成され得る。さらに別の例では、第１および第２の導電プレートは、タングステン、銅、またはアルミニウムなどの金属から作製することができる。第１の導電プレートは、第１の極性で電気的に結合され、第２の導電プレートは、第２の極性で電気的に結合され得る。いくつかの例において、第１の極性は正であり、第２の極性は負である。他の例では、回路要件に応じて第１の極性は負であり、第２の極性は正である。
なおも図１Ａおよび図１Ｂを参照すると、絶縁構造１０４は、基板１０２の頂面１０２ａから底面１０２ｂまで延在する。絶縁構造１０４は、また、リング状であり、基板１０２内に同心円状に配置構成され得る。絶縁構造１０４は、第１のプレート１０８ａ／１０８ｃと第２のプレート１０８ｂ／１０８ｄとの間に配設され、キャパシタの絶縁層として機能する。絶縁構造１０４は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＯＮ、ＺｒＯ、または高Ｋ材料から作製することができる。絶縁構造１０４は、１６０ｎｍから２１０ｎｍの範囲内の頂部限界寸法（ＣＤ）Ｄ３と、１４０ｎｍから１８０ｎｍの範囲内の底部ＣＤ Ｄ４と、２μｍから３μｍの間の高さＴ１とを有することができる。
様々なキャパシタが、キャパシタ構造１００に基づき形成され得る。たとえば、第１の導電プレート１０８ａ、絶縁構造１０４ｂ、および第２の導電プレート１０８ｂは、第１の導電プレート１０８ａが第１の極性と電気的に結合され、第２の導電プレート１０８ｂが第２の極性と電気的に結合されるときに、第１のキャパシタを形成することができる。同様に、別の例では、第１の導電プレート１０８ｃ、絶縁構造１０４ｄ、および第２の導電プレート１０８ｄは、第２のキャパシタを形成することができる。さらに別の例では、回路要件に応じて、第１の導電プレート１０８ｃ、絶縁構造１０４ｃ、および第２の導電プレート１０８ｂは、第３のキャパシタを形成することができる。
キャパシタ構造１００は、基板１０２の頂面１０２ａの上に形成された誘電体層１１２をさらに含む。誘電体層１１２は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＯＮ、ＺｒＯ、または高Ｋ材料を含むことができる。誘電体層１１２は、５μｍから６μｍの範囲内の厚さを有することができる。複数のコンタクト１０６が、さらに、誘電体層１１２内に形成され、第１および第２の導電プレート１０８内に貫入し得る。コンタクト１０６は、２５０ｎｍから３００ｎｍの範囲内の頂部ＣＤ Ｄ５、１２０ｎｍから１６０ｎｍの範囲内の底部ＣＤ Ｄ６、および４．５μｍから５μｍの間の高さＴ２を有することができる。コンタクト１０６は、タングステン、銅、またはアルミニウムから作成され得る。コンタクト１０６は、２０ｎｍから５０ｎｍの間の深さで第１および第２の導電プレート１０８内に貫入し、第１および第２の導電プレート１０８と電気的に結合され得る。コンタクト１０６は、コンタクト１０６の斜視図を示すために、図１Ｂでは破線で描かれていることに留意されたい。
図２Ａから図８Ｂは、キャパシタ構造１００の形成における中間段階を例示している。図２Ａから図８Ｂの図番号の各々は、文字「Ａ」および「Ｂ」を含み、ここで、文字「Ａ」は断面図を示し、「Ｂ」は上から見下ろした図を示している。断面図は、上から見下ろした図中の線Ａ－Ａ’を含む垂直平面と同じ平面から取得される。
図２Ａ／図２Ｂに示されているように、基板１０２が用意されている。その後、ドープ領域１１０が、イオン注入プロセス、インサイチュ（ｉｎ ｓｉｔｕ）ドープエピタキシャル成長、プラズマドーピングプロセス（ＰＬＡＤ）、または当技術分野で知られているような他の方法によって形成される。一実施形態において、ドープ領域１１０は、ヒ素、リン、アンチモン、または他のＮ型ドナー材料を含むＮ型ドーパントをドープされ得る。別の実施形態において、ドープ領域１１０は、ホウ素、アルミニウム、ガリウム、インジウム、または他のＰ型アクセプタ材料を含むＰ型ドーパントをドープされ得る。ドープ領域１１０の深さＴ３は、２μｍから１０μｍの範囲内であるものとしてよい。図２Ａ／図２Ｂの一実施形態において、ドープ領域１１０は、ホウ素をドープされ、４ｅ１５ｃｍ－３から８ｅ１５ｃｍ－３の間のドーパント濃度を有する。
基板１０２は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板を含み得る。基板１０２は、たとえば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体などの半導体材料を含み得る。基板１０２は、バルクウェハまたはエピタキシャル層であってもよい。図２Ａ／図２Ｂの実施形態において、基板１０２は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含み得るＩＶ族半導体である。
図３Ａ／図３Ｂにおいて、誘電体層１１２が基板１０２の頂面１０２ａの上に形成されている。誘電体層１１２は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＯＮ、ＺｒＯ、または高Ｋ材料を含むことができる。誘電体層１１２は、５μｍから６μｍの範囲内の厚さを有することができる。誘電体層１１２を形成するために、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、拡散、またはこれらの任意の組合せなどの、任意の好適な堆積プロセスが適用され得る。
図４Ａ／図４Ｂは、複数のコンタクト１０６が誘電体層１１２内に形成されることを例示している。コンタクト１０６を形成するために、パターン形成されたマスクスタック（図示せず）が誘電体層１１２の上に形成され得る。マスクスタックは、１つまたは複数のハードマスク層およびフォトレジスト層を含むことができる。マスクスタックは、フォトレジストコーティング（たとえば、スピンオンコーティング）、ソフトベーキング、マスクアライメント、露光、露光後ベーキング、フォトレジスト現像、リンス、乾燥（たとえば、スピンドライおよび／またはハードベーキング）、および同様の方法をさらに含み得るリソグラフィプロセス（たとえば、フォトリソグラフィまたは電子ビームリソグラフィ）などの任意の好適な技術によりパターン形成され得る。パターン形成されたマスクスタックが形成されると、湿式エッチングまたは乾式エッチングなどのエッチングプロセスが適用され得る。エッチングプロセスでは、誘電体層１１２をエッチングし、マスクスタックのパターンを誘電体層１１２に転写して、複数のコンタクト開口部（図４Ａ／図４Ｂでは図示せず）を形成する。コンタクト開口部は、先細りの外形を有することができる。コンタクト開口部は、２０ｎｍから５０ｎｍの間の深さの陥凹部を基板の一部に形成することによって基板１０２内にさらに貫入する。エッチングプロセスが完了したときに、その後のプラズマアッシングおよびウェットクリーンが適用され、残りのマスクスタックを除去することができる。コンタクト開口部は、リング形状であり、ドープ領域１１０内に同心円状に配設され得る。
導電層（図４Ａ／図４Ｂには図示せず）が、コンタクト開口部内に形成され得る。導電層は、誘電体層１１２の頂面をさらに覆うことができる。導電層は、コバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、または他の適切な導体を含み、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、電子ビーム蒸着、またはこれらの任意の組合せなどの好適な堆積プロセスによって堆積され得る。代替的に、導電層は、銅（Ｃｕ）、銅マグネシウム（ＣｕＭｎ）、銅アルミニウム（ＣｕＡｌ）、および同様のものを含み得、電気化学メッキ（ＥＣＰ）プロセスが適用され得る。いくつかの実施形態において、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、または他の好適な材料などの、障壁層（図４Ａ／４Ｂには図示せず）が導電層の前に形成される。障壁層は、物理気相堆積（ＰＶＤ）、ＣＶＤ、ＡＬＤ、または他のよく知られている堆積技術を使用することによって形成することができる。
導電層がコンタクト開口部内に形成されたときに、その後の化学機械研磨（ＣＭＰ）などの表面平坦化プロセスが実行され、それにより、誘電体層１１２の頂面の上の過剰な導電層が除去され、コンタクト開口部内に残っている導電層がコンタクト１０６を形成する。図４Ａ／図４Ｂに示されているように、コンタクト１０６はリング形状であり、ドープ領域１１０内に同心円状に配設される。コンタクト１０６は、２０ｎｍから５０ｎｍの間の深さでドープ領域１１０内にさらに貫入する。コンタクト１０６は先細りの外形を有し、２５０ｎｍから３００ｎｍの範囲内の頂部ＣＤ、１２０ｎｍから１６０ｎｍの範囲内の底部ＣＤ、および４．５μｍから５μｍの間の高さを有する。
図５Ａ／図５Ｂは、基板１０２が上下逆に反転され、その後の基板薄化プロセスのために底面１０２ｂが露出される反転プロセスを例示している。
図６Ａ／図６Ｂにおいて、底面１０２ｂから基板１０２の底部を除去するために薄化プロセスが導入されている。いくつかの実施形態において、ドープされていない基板１０２の底部が除去される。化学機械研磨（ＣＭＰ）、エッチングバック、またはこれらの任意の組合せなどの、任意の好適なプロセスが、基板１０２を薄化するために適用され得る。薄化プロセスの後、基板１０２は、２μｍから３μｍの範囲内であるＴ１の厚さを有する。コンタクト１０６は、コンタクト１０６の斜視図を示すために、図５Ｂおよび図６Ｂでは破線で描かれていることに留意されたい。
図７Ａ／図７Ｂにおいて、複数のトレンチ１１４および導電線１１６が形成されている。トレンチ１１４および導電線１１６を形成するために、パターン形成されたマスクスタック（図示せず）が、ドープ領域１１０内の基板１０２の底面１０２ｂの上に形成され得る。マスクスタックは、１つまたは複数のハードマスク層およびフォトレジスト層を含むことができる。マスクスタックは、フォトレジストコーティング（たとえば、スピンオンコーティング）、ソフトベーキング、マスクアライメント、露光、露光後ベーキング、フォトレジスト現像、リンス、乾燥（たとえば、スピンドライおよび／またはハードベーキング）、および同様の方法をさらに含み得るリソグラフィプロセス（たとえば、フォトリソグラフィまたは電子ビームリソグラフィ）などの任意の好適な技術によりパターン形成され得る。
パターン形成されたマスクスタックが形成されると、湿式エッチングまたは乾式エッチングなどのエッチングプロセスが適用され得る。エッチングプロセスでは、基板１０２をエッチングして、マスクスタックのパターンを基板１０２に転写する。パターン形成されたマスクスタックによって露出された基板の一部分が除去されて、複数のトレンチ１１４ａ～１１４ｄが形成され、パターン形成されたマスクスタックによって保護されている基板の一部分が残り、ドープ領域１１０に複数の導電線１１６ａ～１１６ｄが形成される。トレンチ１１４は、誘電体層１１２を露出させる。トレンチ１１４は、１６０ｎｍから２１０ｎｍの範囲内の頂部ＣＤ Ｄ３と、１４０ｎｍから１８０ｎｍの範囲内の底部ＣＤ Ｄ４と、２μｍから３μｍの間の高さＴ１とを有することができる。トレンチ１１４および導電線１１６は、リング形状であり、基板１０２内に交互に配設される。さらに、コンタクト１０６は、パターン形成されたマスクスタックによって導電線１１６上に着地するように整列される。
図８Ａ／図８Ｂにおいて、絶縁層（図示せず）がトレンチ１１４を充填するように形成されている。絶縁層は、基板１０２の底面１０２ｂをさらに覆う。絶縁層は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＯＮ、ＺｒＯ、または高Ｋ材料を含むことができる。絶縁層は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、拡散プロセス、またはこれらの任意の組合せによって形成され得る。絶縁層が形成されたときに、ＣＭＰプロセスまたはエッチバックプロセスなどの、その後の表面平坦化プロセスが実行され、底面１０２ｂの上の過剰な絶縁層が除去され得る。
表面平坦化が完了した後、トレンチ１１４内の残っている絶縁層は絶縁構造１０４を形成し、導電線１１６は、絶縁構造１０４によって互いに分離されているキャパシタ構造の導電プレート１０８となる。導電プレート１０８は、第１の極性と電気的に結合されている第１のプレート１０８ａ／１０８ｃと、第２の極性と電気的に結合されている第２のプレート１０８ｂ／１０８ｄとを含む。第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、リング形状であり、基板１０２内に同心円状に配設される。第１の導電プレート１０８ａ／１０８ｃおよび第２の導電プレート１０８ｂ／１０８ｄは、頂面１０２ａから底面１０２ｂまでさらに延在する。絶縁構造１０４は、基板の底面１０２ｂから頂面１０２ａまで延在する。絶縁構造１０４は、リング形状であり、第１の導電プレートと第２の導電プレートとの間に同心円状に配設される。複数のコンタクト１０６が、誘電体層１１２内に形成される。コンタクト１０６は、誘電体層１１２を通過し、第１および第２の導電プレートにさらに着地する。図８Ａ／図８Ｂに示されているように、図１Ａ／図１Ｂに例示されているキャパシタ構造１００と同一の完全なキャパシタ構造１００が形成される。
図９は、本開示の一実施形態による集積回路チップ２００を例示している。集積回路チップ２００は、境界２０４と、集積回路チップ２００の第１の位置に配置されているメモリセル領域２０２とを有する。メモリセル領域２０２は、ＤＲＡＭメモリセル、ＮＡＮＤメモリセル、３次元（３Ｄ）－ＮＡＮＤメモリセル、相変化メモリセル、または磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルなどの、複数のメモリセルを備えることができる。集積回路チップ２００は、メモリセル領域２０２に隣接し、集積回路チップ２００の第２の位置に配置されている１つまたは複数のキャパシタ構造１００をさらに含む。キャパシタ構造は、図１および図８に例示されているキャパシタ構造１００と同一である。キャパシタ構造１００およびメモリセル領域２０２の各々は、電気的干渉を防ぐために、それぞれの絶縁構造１０４ａによって分離されている。
図１０は、本開示のいくつかの実施形態によるキャパシタ構造を製造するためのプロセス３００のフローチャートである。プロセス３００はステップ３０４から始まり、ここで、ドープ領域が基板内に形成される。ドープ領域は、Ｎ型ドーパントまたはＰ型ドーパントをドープされ得る。ドープ領域は、イオン注入プロセス、インサイチュ（ｉｎ ｓｉｔｕ）ドープエピタキシャル成長、プラズマドーピングプロセス（ＰＬＡＤ）、または他の好適な技術を介して形成され得る。いくつかの実施形態において、ステップ３０４は、図２Ａ／図２Ｂを参照しつつ例示されているように実行され得る。
次いで、プロセス３００はステップ３０６に進み、ここで、誘電体層がドープ領域の上に形成される。誘電体層は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＯＮ、ＺｒＯ、または高Ｋ材料を含むことができる。誘電体層は、５μｍから６μｍの範囲内の厚さを有することができる。いくつかの実施形態において、ステップ３０６は、図３Ａ／図３Ｂを参照しつつ例示されているように実行され得る。
プロセス３００のステップ３０８では、複数のコンタクトが、誘電体層内にさらに形成されるものとしてよく、ドープ領域内に貫入する。コンタクトは先細りの外形を有し、２５０ｎｍから３００ｎｍの範囲内の頂部ＣＤ、１２０ｎｍから１６０ｎｍの範囲内の底部ＣＤ、および４．５μｍから５μｍの間の高さを有することができる。コンタクトは、タングステン、銅、またはアルミニウムから作成され得る。コンタクトは、リング形状であり、ドープ領域内に同心円状に配設される。いくつかの実施形態において、ステップ３０８は、図４Ａ／図４Ｂを参照しつつ例示されているように実行され得る。
次いで、プロセス３００はステップ３１０に進み、ここで、基板が底面から薄化される。いくつかの実施形態において、基板は、上下逆に反転され、薄化プロセスのために底面を露出させることができる。ドープされていない基板の底部は、ＣＭＰプロセス、エッチバックプロセス、またはこれらの組合せによって除去することができる。いくつかの実施形態において、ステップ３１０は、図５Ａ～図６Ｂを参照しつつ例示されているように実行され得る。
プロセス３００のステップ３１２では、複数のトレンチおよび導電プレートが、フォトリソグラフィプロセスとエッチングプロセスとの組合せを通じてドープ領域内に形成され得る。パターン形成されたマスクスタックは、ドープ領域内の基板の底面の上に形成され得る。その後のエッチング処理が導入され、基板をエッチングして、マスクスタックのパターンを基板に転写する。パターン形成されたマスクスタックによって露出された基板の一部分が除去され、トレンチが形成される。パターン形成されたマスクスタックによって保護されているドープ領域内の基板の一部分は、導電プレートとして機能するように残される。トレンチおよび導電プレートは、リング形状であり、交互に配設され、ドープ領域内に同心円状に配置構成される。いくつかの実施形態において、ステップ３１２は、図７Ａ／図７Ｂを参照しつつ例示されているように実行され得る。
次いで、プロセス３００はステップ３１４に進み、ここで、絶縁層がトレンチを充填するように形成される。絶縁層は、基板の底面をさらに覆う。ＣＭＰプロセスまたはエッチバックプロセスなどの、その後の表面平坦化プロセスが実行され、底面の上の過剰な絶縁層が除去され得る。表面平坦化が完了した後、トレンチ内の残っている絶縁層が絶縁構造を形成し、最終的なキャパシタ構造が完成する。
最終的なキャパシタ構造は、第１の極性と電気的に結合されている複数の第１の導電プレートと、第２の極性と電気的に結合されている複数の第２の導電プレートとを含む。第１の導電プレートおよび第２の導電プレートは、リング形状であり、基板のドープ領域内に同心円状に配設される。第１の導電プレートおよび第２の導電プレートは、基板の頂面から底面までさらに延在する。絶縁構造は、基板の底面から頂面まで延在する。絶縁構造は、リング形状であり、第１のプレートと第２のプレートとの間に同心円状に配設される。複数のコンタクトが、誘電体層内に形成される。コンタクトは、誘電体層を通過し、第１および第２の導電プレート内にさらに貫入する。いくつかの実施形態において、ステップ３１４は、図８Ａ／図８Ｂを参照しつつ例示されているように実行され得る。
プロセス３００の実行前、実行中、および実行後に追加のステップが提供されてよく、説明されているステップのいくつかは、プロセス３００の追加の実施形態に対して置き換えられ、排除され、または異なる順序で実行され得ることに留意されたい。その後のプロセスステップでは、様々な追加の相互接続構造（たとえば、導電線および／またはビアを有する金属化層）が、半導体デバイス１００の上に形成され得る。そのような相互接続構造は、半導体デバイス１００を他のコンタクト構造および／または能動デバイスと電気的に接続して、機能回路を形成する。パッシベーション層、入力／出力構造、および同様のものなどの追加のデバイス特徴も形成され得る。
本明細書において説明されている様々な実施形態には、関係している例に勝るいくつかの利点がある。たとえば、従来の金属酸化物シリコン（ＭＯＳ）／金属酸化物金属（ＭＯＭ）キャパシタは、典型的には、広いシリコン面積を必要とする。ＭＯＳキャパシタの面積が広いと、時間依存誘電体破壊（ＴＤＤＢ）故障率が高くなる可能性がある。本開示では、縦型キャパシタ構造が基板内に形成される。キャパシタ構造は、キャパシタ構造のプレートが基板の一部から作製されているシリコン誘電体シリコン構成を有する。キャパシタ構造は、シリコン基板の予備領域内に形成され得る。キャパシタ構造のプレートは、基板の頂面から底面まで延在し、高い静電容量密度を提供する同心円状の外形を有し、占有するチップ面積が小さい。キャパシタ構造のプレートは、基板の頂面から底面まで延在する絶縁構造によって隔てられて並ぶ。絶縁構造は、キャパシタ構造を隣接するアクティブメモリセルからさらに分離して電気的干渉を防ぐ。本開示のキャパシタ構造は、高い静電容量密度を提供し、より小さいチップ面積を占有し、電気的不具合を防止し、スケーリング条件を満たす。
前述の説明は、当業者が本開示の諸態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書で紹介された実施形態と同じ目的を実行するため、および／または、同じ効果を達成するために、他のプロセスおよび構造を設計または修正する基礎として本開示を容易に用い得る、ということを理解すべきである。また、当業者は、そのような等価な構成が本開示の趣旨および範囲から逸脱しないこと、そして、本開示の趣旨および範囲から逸脱することなく、当業者が本明細書に様々な変更、置換、および改変を行い得ることを、理解すべきである。
１００ キャパシタ構造
１０２ 基板
１０２ａ 頂面（または第１の主表面）
１０２ｂ 底面（または第２の主表面）
１０４ 絶縁構造
１０４ａ～１０４ｄ 絶縁構造
１０６ コンタクト
１０８ 第１および第２の導電プレート
１０８ａ／１０８ｃ 第１の導電プレート
１０８ｂ／１０８ｄ 第２の導電プレート
１１０ ドーパント領域
１１２ 誘電体層
１１４ トレンチ
１１４ａ～１１４ｄ トレンチ
１１６ 導電線
１１６ａ～１１６ｄ 導電線
２００ 集積回路チップ
２０２ メモリセル領域
２０４ 境界
３００ プロセス

Claims (20)

  1. 対向する第１および第２の主表面、並びに第１のドーパント濃度で第１のドーパントがドーピングされたドープ領域を有する基板と、
    前記基板のドープ領域で形成され、前記第１のドーパント濃度で前記第１のドーパントがドーピングされ、前記基板の前記第１の主表面から前記第２の主表面まで延在する少なくとも２つの導電プレートと、
    前記少なくとも２つの導電プレートのうちの２つの隣接する導電プレートの間に形成され、前記第１の主表面から前記第２の主表面まで延在する少なくとも１つの絶縁構造と
    を備える、キャパシタ。
  2. 前記導電プレートおよび前記絶縁構造は、閉形状であり、前記基板内に同心円状に配置構成される、請求項１に記載のキャパシタ。
  3. 前記少なくとも２つの導電プレートのうちの第１の導電プレートは、第１の極性と電気的に結合され、前記少なくとも２つの導電プレートのうちの第２の導電プレートは、第２の極性と電気的に結合される、請求項１に記載のキャパシタ。
  4. 前記少なくとも２つの導電プレートは、Ｐ型ドーパントまたはＮ型ドーパントを有するシリコンから作製される、請求項１に記載のキャパシタ。
  5. 前記少なくとも２つの導電プレートおよび前記少なくとも１つの絶縁構造は、先細りであり、交互に配置されている、請求項１に記載のキャパシタ。
  6. 前記少なくとも２つの導電プレートは、前記第１の主表面で第１の限界寸法を、前記第２の主表面で第２の限界寸法を備え、前記第１の限界寸法は前記第２の限界寸法よりも大きい、請求項５に記載のキャパシタ。
  7. 前記少なくとも１つの絶縁構造は、前記第１の主表面で頂部限界寸法を、前記第２の主表面で底部限界寸法を備え、前記頂部限界寸法は前記底部限界寸法よりも小さい、請求項５に記載のキャパシタ。
  8. 前記少なくとも２つの導電プレートおよび前記少なくとも１つの絶縁構造は、前記第１の主表面および前記第２の主表面で同一平面にある、請求項１に記載のキャパシタ。
  9. 前記基板の前記第１の主表面の上に形成された誘電体層であって、前記誘電体層は頂面と底面とを備え、前記底面は前記第１の主表面と直接接触している、誘電体層と、
    前記誘電体層内に形成された複数のコンタクトであって、前記複数のコンタクトは前記少なくとも２つの導電プレート内にさらに貫入する、複数のコンタクトと
    をさらに備える、請求項１に記載のキャパシタ。
  10. 前記複数のコンタクトは、先細りである、請求項９に記載のキャパシタ。
  11. 前記複数のコンタクトは、前記誘電体層の前記頂面で頂部限界寸法を、前記誘電体層の前記底面で底部限界寸法を備え、前記頂部限界寸法は前記底部限界寸法よりも大きい、請求項１０に記載のキャパシタ。
  12. 対向する第１および第２の主表面、並びに第１のドーパント濃度で第１のドーパントがドーピングされたドープ領域を有する基板と、
    前記基板の前記第１の主表面の第１の位置に形成されているトランジスタと、
    前記基板の第２の位置に形成されているキャパシタであって、
    前記基板のドープ領域で形成され、前記第１のドーパント濃度で前記第１のドーパントがドーピングされ、前記基板の前記第１の主表面から前記第２の主表面まで延在する少なくとも２つの導電プレートと、
    前記少なくとも２つの導電プレートのうちの２つの隣接する導電プレートの間に形成され、前記第１の主表面から前記第２の主表面まで延在する少なくとも１つの絶縁構造と
    を備えるキャパシタと
    を備える、集積回路（ＩＣ）チップ。
  13. 前記導電プレートおよび前記絶縁構造は、閉形状であり、前記基板内に同心円状に配置構成される、請求項１２に記載のＩＣチップ。
  14. 前記少なくとも２つの導電プレートのうちの第１の導電プレートは、第１の極性と電気的に結合され、前記少なくとも２つの導電プレートのうちの第２の導電プレートは、第２の極性と電気的に結合される、請求項１２に記載のＩＣチップ。
  15. 前記少なくとも２つの導電プレートは、Ｐ型ドーパントまたはＮ型ドーパントを有するシリコンから作製される、請求項１２に記載のＩＣチップ。
  16. 前記基板の前記第１の主表面の上に形成された誘電体層であって、前記誘電体層は頂面と底面とを備え、前記底面は前記第１の主表面と直接接触している、誘電体層と、
    前記誘電体層内に形成された複数のコンタクトであって、前記複数のコンタクトは前記少なくとも２つの導電プレート内にさらに貫入する、複数のコンタクトと
    をさらに備える、請求項１２に記載のＩＣチップ。
  17. 第１の主表面から基板内にドープ領域を形成するステップと、
    前記基板の前記ドープ領域の上に絶縁層を形成するステップと、
    前記絶縁層内に複数のコンタクトを形成するステップであって、前記複数のコンタクトは前記ドープ領域内に貫入する、ステップと、
    第２の主表面から前記基板の一部分を除去するステップと、
    前記第２の主表面から前記基板をエッチングすることを通じて前記基板の前記ドープ領域内に複数のトレンチおよび導電線を形成するステップであって、前記トレンチは前記基板を通過して前記絶縁層を露出させ、前記導電線は前記トレンチによって相隔てて並び、前記コンタクトは前記導電線に直接接触している、ステップと、
    前記複数のトレンチに誘電体材料を充填するステップと
    を含む、方法。
  18. 表面平坦化プロセスを実行して前記基板の前記第２の主表面の上の過剰な誘電体材料を除去するステップをさらに含む、請求項１７に記載の方法。
  19. 前記基板の前記一部分を除去するステップは、ドープされていない前記基板の前記一部分を除去するステップを含む、請求項１７に記載の方法。
  20. 前記第１の主表面から前記基板内に前記ドープ領域を形成するステップは、イオンのビームを前記基板の前記第１の主表面上に誘導して前記基板内に前記ドープ領域を形成するステップを含む、請求項１７に記載の方法。
JP2021530953A 2019-02-18 2019-02-18 新規性のあるキャパシタ構造およびそれを形成する方法 Active JP7181406B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/075366 WO2020168453A1 (en) 2019-02-18 2019-02-18 Novel capacitor structure and method of forming the same

Publications (2)

Publication Number Publication Date
JP2022509272A JP2022509272A (ja) 2022-01-20
JP7181406B2 true JP7181406B2 (ja) 2022-11-30

Family

ID=68927579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021530953A Active JP7181406B2 (ja) 2019-02-18 2019-02-18 新規性のあるキャパシタ構造およびそれを形成する方法

Country Status (7)

Country Link
US (3) US11232825B2 (ja)
EP (1) EP3853896A4 (ja)
JP (1) JP7181406B2 (ja)
KR (1) KR102642279B1 (ja)
CN (1) CN110622305B (ja)
TW (1) TWI743464B (ja)
WO (1) WO2020168453A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900251B (zh) * 2020-08-26 2024-02-27 上海华虹宏力半导体制造有限公司 Mom电容器及半导体元件
KR20230012639A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스의 온칩 커패시터 구조
CN112219289B (zh) * 2020-09-02 2023-05-02 长江存储科技有限责任公司 用于形成半导体器件中的片上电容器结构的方法
US20220359651A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349044A (ja) 1999-06-08 2000-12-15 Nec Corp コンタクトホール
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2006190924A (ja) 2004-12-30 2006-07-20 Samsung Electro Mech Co Ltd キャパシタ内蔵型プリント基板およびその製造方法
JP2009070969A (ja) 2007-09-12 2009-04-02 Shinko Electric Ind Co Ltd キャパシタ内蔵基板及びその製造方法
US20100052099A1 (en) 2008-08-29 2010-03-04 Industrial Technology Research Institute Capacitor device and method for manufacturing the same
JP2011023439A (ja) 2009-07-14 2011-02-03 Shinko Electric Ind Co Ltd キャパシタ及びその製造方法
JP2014505354A (ja) 2010-12-09 2014-02-27 テッセラ，インコーポレイテッド 高密度３次元集積コンデンサ
JP2017092080A (ja) 2015-11-02 2017-05-25 富士通株式会社 容量素子及び容量素子の製造方法
WO2018048529A1 (en) 2016-09-06 2018-03-15 Qualcomm Incorporated Deep trench active device with backside body contact

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003290486A1 (en) * 2003-12-23 2005-07-14 Telefonaktiebolaget Lm Ericsson (Publ) Capacitor
JP2006190869A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体装置の設計方法および信頼性評価方法
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7682922B2 (en) * 2007-01-18 2010-03-23 International Business Machines Corporation Post STI trench capacitor
US7538006B1 (en) * 2008-05-24 2009-05-26 International Business Machines Corporation Annular damascene vertical natural capacitor
US7723816B2 (en) * 2008-08-06 2010-05-25 International Business Machines Corporation Implementing decoupling capacitors with hot-spot thermal reduction on integrated circuit chips
JP4867961B2 (ja) * 2008-09-08 2012-02-01 ソニー株式会社 容量素子
JP2011029249A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp 半導体装置
US8549922B2 (en) * 2010-03-10 2013-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Motion detection using capacitor having different work function materials
US8896087B2 (en) * 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
JP2012074684A (ja) * 2010-09-03 2012-04-12 Elpida Memory Inc 半導体装置およびその製造方法
KR101845977B1 (ko) * 2011-11-21 2018-04-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
EP3087604A4 (en) * 2013-12-23 2017-09-06 Intel Corporation Through-body-via isolated coaxial capacitor and techniques for forming same
US9397038B1 (en) * 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9755013B2 (en) * 2015-04-22 2017-09-05 Globalfoundries Inc. High density capacitor structure and method
CN105552021A (zh) * 2016-01-18 2016-05-04 华北电力大学 一种基于电荷精确分布的t-tsv的mos电容量化方法
US9698214B1 (en) * 2016-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure of integrated circuit chip and method of fabricating the same
US10134830B2 (en) * 2016-09-13 2018-11-20 Texas Instruments Incorporated Integrated trench capacitor
US11244952B2 (en) * 2018-12-19 2022-02-08 Micron Technology, Inc. Array of capacitors, array of memory cells, methods of forming an array of capacitors, and methods of forming an array of memory cells

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349044A (ja) 1999-06-08 2000-12-15 Nec Corp コンタクトホール
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2006190924A (ja) 2004-12-30 2006-07-20 Samsung Electro Mech Co Ltd キャパシタ内蔵型プリント基板およびその製造方法
JP2009070969A (ja) 2007-09-12 2009-04-02 Shinko Electric Ind Co Ltd キャパシタ内蔵基板及びその製造方法
US20100052099A1 (en) 2008-08-29 2010-03-04 Industrial Technology Research Institute Capacitor device and method for manufacturing the same
JP2011023439A (ja) 2009-07-14 2011-02-03 Shinko Electric Ind Co Ltd キャパシタ及びその製造方法
JP2014505354A (ja) 2010-12-09 2014-02-27 テッセラ，インコーポレイテッド 高密度３次元集積コンデンサ
JP2017092080A (ja) 2015-11-02 2017-05-25 富士通株式会社 容量素子及び容量素子の製造方法
WO2018048529A1 (en) 2016-09-06 2018-03-15 Qualcomm Incorporated Deep trench active device with backside body contact

Also Published As

Publication number Publication date
TW202032801A (zh) 2020-09-01
CN110622305A (zh) 2019-12-27
TWI743464B (zh) 2021-10-21
KR20210079335A (ko) 2021-06-29
US20220101906A1 (en) 2022-03-31
US11232825B2 (en) 2022-01-25
EP3853896A4 (en) 2022-06-08
US20220059152A1 (en) 2022-02-24
CN110622305B (zh) 2021-03-23
US11887646B2 (en) 2024-01-30
US20200265886A1 (en) 2020-08-20
KR102642279B1 (ko) 2024-02-28
EP3853896A1 (en) 2021-07-28
JP2022509272A (ja) 2022-01-20
WO2020168453A1 (en) 2020-08-27

Similar Documents

Publication Publication Date Title
JP7181406B2 (ja) 新規性のあるキャパシタ構造およびそれを形成する方法
CN110875352A (zh) 集成电路、mram单元和用于制造存储器件的方法
US11721609B2 (en) Through silicon contact structure and method of forming the same
TWI727408B (zh) 整合式晶片及其形成方法
US20230120530A1 (en) Memory device, semiconductor device, and manufacturing method thereof
TWI771100B (zh) 具有含錳襯墊層的半導體元件結構及其製備方法
US10510825B2 (en) Metal-insulator-metal capacitor with improved time-dependent dielectric breakdown
US11824004B2 (en) Method for fabricating semiconductor device structure with manganese-containing conductive plug
TWI786722B (zh) 具有不同深寬比之導電栓柱與含錳襯墊層的半導體元件結構及其製備方法
CN116648058B (zh) 一种半导体器件及其制造方法、电子设备
US11791163B1 (en) Manufacturing method of semiconductor structure and semiconductor structure
US11690232B2 (en) High density memory devices with low cell leakage and methods for forming the same
TWI809463B (zh) 具有冠狀結構與互連部之下電容器電極的半導體元件結構的製備方法
US20230058626A1 (en) Transistor, semiconductor structure, and manufacturing method thereof
TW202234662A (zh) 位元線與電容器接觸點之間具有氣隙的半導體元件及其製備方法
CN115706050A (zh) 存储器阵列区域中的导电层及其形成方法
CN115064498A (zh) 半导体结构的制造方法及半导体结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221117

R150 Certificate of patent or registration of utility model

Ref document number: 7181406

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150