CN110875352A - 集成电路、mram单元和用于制造存储器件的方法 - Google Patents
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Abstract
一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路。集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括以交替的方式彼此堆叠的多个介电层和多个金属层。多个金属层包括下部金属层和设置在下部金属层上方的上部金属层。底部电极设置在下部金属层上方并与下部金属层电接触。磁隧道结(MTJ)设置在底部电极的上表面上方。顶部电极设置在MTJ的上表面上方。侧壁间隔件围绕顶部电极的外围。小于整个顶部电极表面与金属通孔直接电接触，金属通孔连接至上部金属层。本发明的实施例还涉及MRAM单元和用于制造存储器件的方法。
Description
技术领域
本发明的实施例涉及集成电路、MRAM单元和用于制造存储器件的方法。
背景技术
许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在没有电源的情况下保留其存储的数据，而易失性存储器在断电时丢失其存储的数据。磁阻式随机存取存储器(MRAM)是优于当前电子存储器的下一代非易失性电子存储器的一种有前景的候选者。与当前的非易失性存储器(诸如闪速随机存取存储器)相比，MRAM通常更快并且具有更好的耐久性。与当前的易失性存储器(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))相比，MRAM通常具有相似的性能和密度，但功耗更低。
发明内容
本发明的实施例提供了一种集成电路，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，并且包括以交替的方式彼此堆叠的多个介电层和多个金属层，其中，所述多个金属层包括下部金属层和设置在所述下部金属层上方的上部金属层；底部电极，设置在所述下部金属层上方并与所述下部金属层电接触；磁隧道结(MTJ)，设置在所述底部电极的上表面上方；顶部电极，设置在所述磁隧道结的上表面上方，其中，所述顶部电极具有电极顶面；金属通孔，与小于整个所述顶部电极直接电接触；以及其中，所述金属通孔与所述上部金属层的底面电接触。
本发明的另一实施例提供了一种磁阻式随机存取存储器(MRAM)单元，设置在半导体衬底上，所述磁阻式随机存取存储器单元包括：底部电极，设置在所述半导体衬底上方；磁隧道结(MTJ)，设置在所述底部电极上方；顶部电极，设置在所述磁隧道结的上表面上方，其中，所述顶部电极具有电极顶面；金属通孔，与小于整个所述顶部电极直接电接触；以及其中，所述金属通孔与上部金属层的底面电接触。本发明的另一实施例提供了一种用于制造包括存储器阵列区域和外围区域的存储器件的方法，所述存储器阵列区域包括磁阻式随机存取存储器(MRAM)单元，所述方法包括：在介电层的上表面上方形成蚀刻停止层，其中，在存储器阵列区域中，所述蚀刻停止层具有开口，所述开口使第一下层金属线的上表面的至少部分暴露；在所述蚀刻停止层上方形成底部电极层，所述底部电极层向下延伸穿过所述开口，以物理和电连接到所述第一下层金属线；在所述底部电极层上方形成磁隧道结(MTJ)层；在所述磁隧道结层上方形成顶部电极；形成至少围绕所述磁隧道结层和所述顶部电极的间隔件层；使用相同的图案化掩模来蚀刻所述间隔件层以形成通孔开口和沟槽开口，所述通孔开口暴露小于所述顶部电极的整个顶面，所述沟槽开口暴露所述外围区域中的第二下层金属线的上表面；以及在所述通孔开口中形成与所述顶部电极的顶面直接电接触和物理接触的金属通孔，并且在所述外围区域中的所述沟槽开口中形成金属线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了包括MRAM单元的一些实施例的电子存储器件的部分的截面图，该MRAM单元包括磁隧道结(MTJ)。
图1B示出了MRAM单元的截面图，其示出了MRAM单元的通孔和顶部电极之间的未对准。
图2示出了包括MRAM单元的集成电路的一些实施例的截面图。
图3示出了包括MRAM单元的图2的集成电路的一些实施例的顶视图。
图4示出了图2的集成电路的MRAM单元的放大截面图。
图5A至图12示出了一系列增量制造步骤的一系列截面图。
图13示出了以流程图格式示出本发明的一些实施例的方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
磁阻式随机存取存储器(MRAM)单元包括顶部电极和底部电极以及布置在顶部电极和底部电极之间的磁隧道结(MTJ)。在传统的MRAM单元中，顶部电极通过通孔耦合到上面的金属层(例如，金属1、金属2、金属3等)，该通孔通过接触层耦合到顶部电极。接触层可以由钛或氮化钛制成，而顶部电极由钽制成。出于本说明书的目的，“通孔”是MRAM单元和上面的金属线之间的相对窄的金属连接。通孔通常比金属线更窄。通孔的底面几乎与顶部电极的顶面一样宽。虽然这种顶部电极布置是有效的，但是使用若干工艺步骤来产生这种布置。本发明提供了用于将顶部电极直接耦合到更窄的通孔而没有插入接触层的技术，并且以限制所使用的工艺步骤的数量的方式实现。
参考图1A，存储器件100的部分的截面图包括存储器阵列区域和外围区域。根据一些实施例，存储区域包括用于多个MRAM单元101的金属层至金属层连接布置103和金属线118。示出了两个MRAM单元101(单元1和单元2)，但是为了方便起见，相同的参考标号用于描述MRAM单元101。MRAM单元101包括底部电极102和顶部电极104，它们通过磁隧道结(MTJ)106彼此分隔开。顶部电极104、MTJ 106和一部分底部电极102由侧壁间隔件126围绕。底部电极102和顶部电极104设置在下部金属层114和通孔116之间。侧壁间隔件126可以由例如氮化硅、碳化硅、Si3N4、SiON或前述一种或多种的组合制成。介电保护层124围绕间隔件126，并且层间介电(ILD)或金属间介电(IMD)层127设置在介电保护层124上方。介电衬垫138，诸如二氧化硅衬垫或氮化硅衬垫，可以共形地位于介电保护层140上面。
MTJ 106包括下部铁磁电极108和上部铁磁电极110，它们通过隧道势垒层112彼此分隔开。在一些实施例中，下部铁磁电极108可以具有固定或“钉扎”磁取向，而上部铁磁电极110具有可变或“自由”磁取向，其可以在两个或多个不同的磁极之间切换，每个磁极表示不同的数据状态，诸如不同的二进制状态。然而，在其它实施方式中，MTJ 106可以垂直“翻转”，使得下部铁磁电极108具有“自由”磁取向，而上部铁磁电极110具有“固定”磁取向。
在一些实施例中，侧壁间隔件126包括顶部间隔件表面，其与顶部电极104的顶部电极表面104a处于大致相同的高度。蚀刻停止层142a的部分保持设置在间隔件126的顶上并且围绕通孔116的外围。蚀刻停止层142a的宽度部分地由间隔件的宽度控制，该间隔件在沉积时支撑蚀刻停止层142a。可以看出蚀刻停止层142b的下部从侧壁间隔件126的底部向外延伸。在一些实施例中，蚀刻停止层142a、142b可以由碳化硅(SiC)制成。当蚀刻蚀刻停止层142a以形成用于通孔116的开口时，开口不延伸超过蚀刻停止层142a，从而将通孔116限制在MRAM单元101之上的区域。蚀刻停止层142a的上部可以包括位于顶部电极104正上方(并且在一些情况下直接接触)的中心区域，以及在间隔件126上方向下逐渐变细或向下倾斜的外围区域。
在顶部电极104的顶部上沉积蚀刻停止层142a的优势在于蚀刻停止层142a可以代替在一些工艺中沉积在顶部电极104的顶部上的钛/氮化钛层以防止氧化并且保留为设置在通孔和顶部电极之间的接触件。通过随后的光/蚀刻步骤去除该钛/氮化钛层。因此，使用蚀刻停止层142a并在通孔116和顶部电极104之间提供直接接触消除了对钛/氮化钛接触件的需要，从而节省了工艺步骤和成本。在一些实施例中，顶部电极104由钨或氮化钛制成，以促进顶部电极和通孔116之间的直接连接。
通孔116的底面的宽度d1明显窄于顶部电极104的宽度d2。通孔116连接到第二通孔119，第二通孔119又连接到上部金属线118。上部金属线118可以延伸到截面图的平面内(例如，延伸到图1A的纸内)，以提供至存储器阵列和/或外围中的其它器件的连接路径，而通孔116是柱状(例如，正方形或圆形)并且仅耦合顶部电极104和第二通孔119。图1B示意性地示出了在一些实施例中通孔116x的位置的变化如何导致相对于顶部电极104的未对准。
参考图1A，MRAM单元101通过窄通孔116和与上部金属层118相关的通孔119连接到上部金属层118。与使用较宽的通孔或跳线相比，该窄通孔116减少了连接中使用的金属量。在一些实施例中，通孔116的底面在平面界面处与小于顶部电极的整个顶面相接。在图1A中可以看出，使用与顶部电极104直接连接的窄通孔116可以使得MRAM单元101的整体高度更容易与后段制程(BEOL)工艺流程兼容。
图2示出了集成电路200的一些实施例的截面图，该集成电路200包括设置在集成电路200的互连结构204中的MRAM单元202a、202b。集成电路200包括衬底206。例如，206可以是体衬底(例如，体硅衬底)或绝缘体上硅(SOI)衬底。示出的实施例示出了一个或多个浅沟槽隔离(STI)区域208，其可以包括位于衬底206内的介电填充沟槽。
两个字线晶体管210、212设置在STI区域208之间。字线晶体管210、212分别包括字线栅电极214、216；分别包括字线栅极电介质218、220；字线侧壁间隔件222；以及源极/漏极区域224。源极/漏极区域224设置在字线栅电极214、216和STI区域208之间的衬底206内，并且被掺杂为具有与分别位于栅极电介质218、220下方的沟道区域的第二导电类型相反的第一导电类型。字线栅电极214、216可以是例如掺杂的多晶硅或金属，诸如铝、铜或它们的组合。字线栅极电介质218、220可以是例如氧化物，诸如二氧化硅或高k介电材料。字线侧壁间隔件222可以由例如氮化硅(例如，Si3N4)制成。
互连结构204布置在衬底206上方并将器件(例如，晶体管210、212)彼此耦合。互连结构204包括多个IMD层226、228、230和多个金属化层232、234、236，它们以交替的方式彼此层叠。IMD层226、228、230可以由例如低k电介质(诸如未掺杂的硅酸盐玻璃)或氧化物(诸如二氧化硅)或极低k介电层制成。金属化层232、234、236包括形成在沟槽内的金属线238、240、241，并且可以由诸如铜或铝的金属制成。接触件244从底部金属化层232延伸到源极/漏极区域224和/或栅电极214、216；并且通孔246在金属化层232、234、236之间延伸。接触件244和通孔246延伸穿过介电保护层250、252(其可以由介电材料制成并且可以在制造期间用作蚀刻停止层)。介电保护层250、252可以由例如极低k介电材料制成，诸如SiC。接触件244和通孔246可以由例如金属制成，诸如铜或钨。
被配置为存储相应数据状态的MRAM单元202a、202b布置在相邻金属层之间的互连结构204内。MRAM单元202a包括由导电材料制成的底部电极254和顶部电极256。在其顶部电极256和底部电极254之间，MRAM单元202a包括MTJ 258。MRAM单元202a还包括侧壁间隔件260。通孔242具有与顶部电极256的顶面共面并且直接电连接的(欧姆耦合)的最下表面。通孔242将顶部电极256电连接至上部金属层(未示出，见图1A)。
图3示出了图2的集成电路200的顶视图的一些实施例，如图2和图3中所示的切割线所示。可以看出，在一些实施例中，当从上方观察时，MRAM单元202a、202b可以具有正方形、矩形或圆形形状。然而，在其它实施例中，例如由于许多蚀刻工艺的实用性，所示正方形的角可以变圆，从而使得MRAM单元202a、202b具有带圆角的正方形或矩形形状，或具有圆形或椭圆形形状。MRAM单元202a、202b分别布置在金属线240、241上方，并且具有分别与金属线242直接电连接的顶部电极256，金属线242和顶部电极256之间没有通孔或接触件。
现在参考图4，提供了图2的MRAM单元202a的放大截面图。如图所示，MRAM单元202a包括底部电极254和顶部电极256，其中，MTJ 258设置在底部电极254和顶部电极256之间。底部电极254向下延伸穿过介电保护层252中的开口以制成与下面的金属线240(未示出)的电接触。
在所示实施例中，MTJ 258包括下部铁磁电极266(其可具有固定磁取向)和上部铁磁电极268(其可具有自由磁取向)。隧道势垒层270设置在下部铁磁电极266和上部铁磁电极268之间；并且覆盖层272设置在上部铁磁电极168上方。下部铁磁电极266可以是合成反铁磁(SAF)结构，其包括顶部固定铁磁层274、底部固定铁磁层276和夹在顶部固定铁磁层274和底部固定铁磁层276之间的金属层278。
在一些实施例中，上部铁磁电极268包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd等。在一些实施例中，覆盖层272包括WO2、NiO、MgO、Al2O3、Ta2O5、MoO2、TiO2、GdO、Al、Mg、Ta、Ru等。在一些实施例中，隧道势垒层270在上部铁磁电极268和下部铁磁电极266之间提供电隔离，同时仍允许电子在适当条件下隧穿隧道势垒层270。隧道势垒层270可包括例如氧化镁(MgO)、氧化铝(例如，Al2O3)、NiO、GdO、Ta2O5、MoO2、TiO2、WO2等。
在操作中，通常通过测量MTJ 258的电阻来读取上部(例如，自由)铁磁电极268的可变磁极性。由于磁隧道效应，MTJ 258的电阻随着可变磁极性而变化。此外，在操作中，通常使用自旋转移力矩(STT)效应来改变或切换可变磁极性。根据STT效应，电流通过MTJ 258以引起电子从下部(例如，固定)铁磁电极266至上部(例如，自由)铁磁电极268的流动。当电子穿过下部铁磁电极266时，电子的自旋被极化。当自旋极化电子到达上部铁磁电极268时，自旋极化电子向可变磁极施加扭矩并切换自由铁磁电极(例如，顶部电极268)的状态。读取或改变可变磁极性的可选方法也是合适的。例如，在一些可选方法中，固定和/或自由铁磁电极266/268的磁极垂直于隧道势垒层270与固定和/或自由铁磁电极266/268之间的界面，使得MTJ 258是垂直MTJ。
有利地，因为顶部电极256本身与通孔242直接电接触而没有中间接触件，所以MRAM单元202a、202b的总高度可以相对于先前的方法减小。与先前的方法相比，这种减小的高度使得MRAM单元202a、202b更容易与BEOL工艺流程兼容。因此，由于消除了与形成顶部电极256和通孔242之间的接触相关的工艺，MRAM单元202a、202b的形成提供了更好的MRAM操作并减小了制造成本。此外，因为通孔242的底面不像顶部电极的顶面那样宽，所以可以减少金属的量。
参考图5A至图12，提供了在各个制造阶段具有MRAM单元的半导体结构的一些实施例的截面图。虽然图5A至图12描述为一系列步骤，但是应当理解，这些步骤不是限制性的，因为在其它实施例中可以改变这些步骤的顺序，并且所公开的方法也适用于其它结构。在其它实施例中，可以全部或部分地省略所示出和/或描述的一些步骤。
图5A示出了一些实施例的截面图，示出了设置在衬底上方的互连结构204的部分(图5A中未示出，但先前在图2中示出)。互连结构204包括IMD层228和水平延伸穿过IMD层228的金属线240。IMD层228可以是氧化物(诸如二氧化硅)、低k介电材料或极低k介电材料。金属线240可以由金属制成，金属诸如铝、铜或它们的组合。在一些实施例中，衬底可以是体硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，衬底也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)或更高阶的半导体衬底。在许多情况下，例如，衬底表现为半导体晶圆，并且可以具有1英寸(25mm)；2英寸(51毫米)；3英寸(76毫米)；4英寸(100毫米)；5英寸(130毫米)或125毫米(4.9英寸)；150毫米(5.9英寸，通常称为“6英寸”)；200毫米(7.9英寸，通常称为“8英寸”)；300毫米(11.8英寸，通常称为“12英寸”)；450毫米(17.7英寸，通常称为“18英寸”)的直径。在完成工艺之后，例如在形成MRAM单元之后，可以任选地将这种晶圆与其它晶圆或管芯堆叠，并且然后将其分割为对应于单个IC的单个管芯。
在IMD层228上方和金属线240上方形成第一介电保护层252。在一些实施例中，第一介电保护层252包括厚度为约200埃的SiC(碳化硅)。在第一介电保护层252上方形成第二介电保护层253。在一些实施例中，第二介电保护层具有与第一介电保护层252不同的化学成分，并且可以例如包括厚度为约200埃的SrO(氧化锶)。底部电极层254形成在介电保护层252、253上方，并且向下延伸穿过介电保护层252、253中的开口，以制成与金属线240的上部的电接触。底部电极层254可以是导电材料，诸如例如氮化钛、氮化钽、钛、钽或前述的一种或多种组合。此外，在一些实施例中，底部电极层254可以是例如约10至100纳米厚。
在底部电极层254的上表面上方形成磁隧道结(MTJ)堆叠件258，并且在MTJ堆叠件258上方形成顶部电极层256。顶部电极层256可以是导电材料，诸如例如氮化钛、氮化钽、钛、钽、钨或前述的一种或多种组合。此外，顶部电极层256可以是例如约10至100纳米厚。MTJ 258和/或顶部电极256的侧壁可以相对于穿过底部电极254的上表面的法线测量成不是90度的角度。
在底部电极254的侧部、MTJ 258的侧壁、顶部电极256的侧壁和上表面上方形成侧壁间隔件260。在一些实施例中，侧壁间隔件可以由例如氮化硅、碳化硅、Si3N4、SiON或前述的一种或多种组合形成。沉积蚀刻停止层以产生覆盖电极顶面和间隔件的顶面的第一部分的蚀刻停止层142a。蚀刻停止层的附加部分142b(可以相对于第一部分142a不连续)邻接底部电极254的外围。
然后例如通过化学气相沉积(CVD)、等离子体气相沉积(PVD)、旋涂技术或热氧化在蚀刻停止层142上方形成保护层230，保护层230诸如例如氮氧化硅(SiON)层或极低k介电层。在一些实施例中，保护层230的顶面在第二介电保护层253的表面之上约1080埃。在一些实施例中，然后对保护层230实施化学机械平坦化(CMP)以平坦化保护层230的上表面。
CMP停止层502设置在保护层230的上表面上方。在一些实施例中，CMP停止层502由氮化硅和/或氮氧化硅制成。在一些实施例中，CMP停止层502的厚度为约200埃。牺牲氧化物层503沉积在CMP停止层502上。在一些实施例中，牺牲氧化物层503由正硅酸乙酯(TEOS)制成。在一些实施例中，牺牲氧化物层503的厚度为约150埃。底部抗反射涂(BARC)层504沉积在牺牲氧化物层503上。
在图5B中，实施CMP工艺。CMP工艺停止在剩余的CMP停止层502上，使得CMP停止层502保留在顶部电极256之上的区域中。
在图6中，在存储器阵列上方形成掩模(未示出)，并且已经实施蚀刻以从外围区域上方去除保护层230，从而暴露外围区域中的第二介电保护层253。然后，将由介电材料(诸如氧化物或极低k(ELK)电介质)制成的IMD或ILD层602施加在存储器阵列区域中的保护层230的顶部上和外围区域中的第二介电保护层253的顶部上。在一些实施例中，IMD或ILD层602在存储器阵列区域中具有约500埃的厚度，并且在外围区域中具有约1700埃的厚度。蚀刻停止层603沉积在IMD或ILD层602上。在一些实施例中，蚀刻停止层603包括正硅酸乙酯(TEOS)。在蚀刻停止层603的顶部上施加无氮抗反射层(NFARL)605。在一些实施例中，NFARL605的厚度为约200埃。将掩模层607(诸如硬掩模或光刻胶掩模)施加到NFARL 605上。在一些实施例中，掩模层607包括氮化钛(TiN)并且厚度为约350埃。
在图7中，使用光刻将存储器阵列区域中的掩模层607图案化为具有通孔开口708，通孔开口708将保持顶部金属层通孔，顶部金属层通孔将接触顶部电极256。在外围区域中，掩模层607还图案化为具有沟槽开口710，沟槽开口710将用于形成将保持顶部金属层线的沟槽或开口，该顶部金属层线将接触金属线240。在一些实施例中，沟槽开口710比通孔开口708宽。在一些实施例中，这些开口可以是双镶嵌开口。因为通孔开口708和沟槽开口710在相同的图案化操作中形成(例如，使用相同的图案化掩模)，所以可以严密控制通孔开口708和沟槽开口710之间的对准。通孔开口708和沟槽开口710之间的改进的对准可以帮助减少将填充通孔开口708的顶部金属层通孔和顶部电极256之间的未对准。该未对准在图1B中示出。
在图8A中，例如，共形图案化层812(诸如，氮化硅层或氮氧化硅层)沉积在图案化的掩模层607的顶部上。在图8B中，蚀刻掉共形图案化层812的均匀垂直厚度，留下共形图案层812’的填充通孔开口708并在外围的沟槽开口710处形成间隔件710a的剩余部分。实施第一蚀刻以在沟槽开口710中的中心区域中形成开口815。通孔开口708中的剩余共形图案化层812’防止蚀刻通孔开口，并且间隔件710a防止蚀刻沟槽开口710的外围。
在图9中，使用选择性蚀刻来回蚀刻剩余的共形图案化层812’，以从开口708去除共形图案化层812’并去除间隔件710a。在去除间隔件710a之后并且在从开口708去除共形图案化层812’之后，实施进一步蚀刻，诸如高度各向异性蚀刻(例如，垂直蚀刻，诸如干蚀刻)以在存储器阵列区域中形成通孔开口前体901’并且在外围区域中形成沟槽开口前体。
在图10中，实施蚀刻工艺以去除通孔开口901的底部处的蚀刻停止层142a，使得开口901暴露电极256的顶面的部分。蚀刻工艺也去除了位于开口903的底部处的保护层252，使得开口903暴露金属线240的顶部。
在图11中，使用诸如铝或铜的金属来填充沟槽和开口。因此，在存储器阵列区域中，通孔开口901填充有金属通孔242，金属通孔242具有与顶部电极256的顶面直接接触的底面，从而提供欧姆连接。在一些实施例中，金属通孔242的底面与小于顶部电极256的整个顶面接触。在集成电路的另一区域中，诸如在形成CMOS逻辑器件的外围区域中，金属线或跳线243通过通孔245耦合到下面的金属线240。
在图12中，然后实施CMP操作以平坦化金属线部件242、243的上表面和介电保护层602的上表面，从而产生图12以及图1A和/或图4的结构。
图13示出了根据一些实施例的制造包括存储器阵列区域和外围区域的存储器件的方法1300，该存储器阵列区域包括磁阻式随机存取存储器(MRAM)单元。虽然该方法和其它方法在此处示出和描述为一系列步骤或事件，但是应该理解，本发明不限于示出的顺序或步骤。因此，在一些实施例中，这些步骤可以以与示出的不同的顺序实施，和/或可以同时实施。此外，在一些实施例中，所示出的步骤或事件可以被细分为多个步骤或事件，其可以在不同的时间实施或与其它步骤或子步骤同时实施。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其它未示出的步骤或事件。
例如，在一些实施例中，步骤1302至1310可以对应于先前在图5A和图5B中示出的结构。在1302处，在介电层的上表面上方形成蚀刻停止层。蚀刻停止层具有开口，该开口使下面的金属线的上表面的至少部分暴露。在1304处，在蚀刻停止层上方形成底部电极层。底部电极层向下延伸穿过开口，以制成与下面的金属层的物理和电接触。在1306处，在底部电极层上方形成磁隧道结(MTJ)层。在1308处，在磁隧道结层上方形成顶部电极层。在1310处，形成围绕至少MTJ层和顶部电极的间隔件层。在1312处，其可以对应于先前图6至图10示出的实例，使用相同的图案化掩模来蚀刻间隔件层以形成暴露小于顶部电极的整个顶面的通孔开口和暴露外围区域中的第二下层金属线的上表面的沟槽开口。在1314处，其可以对应于先前图11示出的实例，形成与顶部电极的顶面直接物理接触和电接触的金属通孔，并且在外围区域中的沟槽开口中形成金属线。
一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路。集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括以交替的方式彼此堆叠的多个介电层和多个金属层。多个金属层包括下部金属层和设置在下部金属层上方的上部金属层。底部电极设置在下部金属层上方并与下部金属层电接触。磁隧道结(MTJ)设置在底部电极的上表面上方。顶部电极设置在MTJ的上表面上方并具有电极顶面。侧壁间隔件围绕顶部电极的外围。小于整个顶部电极表面与金属通孔直接电接触，金属通孔与上部金属层的底面电接触。
在一些实施例中，所述顶部电极包括钨。在一些实施例中，所述顶部电极包括氮化钛。在一些实施例中，所述磁隧道结具有侧壁，所述侧壁相对于穿过所述底部电极的上表面的法线测量的角度成不是90度的角度。在一些实施例中，集成电路还包括，设置在所述电极顶面上的蚀刻停止层，其中，所述蚀刻停止层围绕所述金属通孔的外围。在一些实施例中，集成电路还包括，设置在所述底部电极的外围处的所述蚀刻停止层的附加部分。其它实施例涉及设置在半导体衬底上的磁阻式随机存取存储器(MRAM)单元。MRAM单元包括设置在半导体衬底上方的底部电极，并且磁隧道结(MTJ)设置在底部电极上方。顶部电极设置在MTJ的上表面上方，其中，顶部电极具有电极顶面。金属通孔与小于整个顶部电极直接电接触。金属通孔与上部金属层的底面电接触。
在一些实施例中，所述顶部电极包括钨。在一些实施例中，所述顶部电极包括氮化钛。在一些实施例中，所述磁隧道结具有侧壁，所述侧壁相对于穿过所述底部电极的上表面的法线测量的角度成不是90度的角度。在一些实施例中，磁阻式随机存取存储器单元还包括，设置在所述电极顶面上并且围绕所述金属通孔的外围的蚀刻停止层。在一些实施例中，磁阻式随机存取存储器单元还包括，设置在所述底部电极的外围处的所述蚀刻停止层的附加部分。
一种用于制造包括存储器阵列区域和外围区域的存储器件的方法，该存储器阵列区域包括磁阻式随机存取存储器(MRAM)单元。在该方法中，在介电层的上表面上方形成蚀刻停止层，其中，在存储器阵列区域中，蚀刻停止层具有开口，该开口使第一下层金属线的上表面的至少部分暴露。在蚀刻停止层上方形成底部电极层。底部电极层向下延伸穿过开口，以物理和电连接到第一下层金属线。在底部电极层上方形成磁隧道结(MTJ)层。在磁隧道结层上方形成顶部电极。形成间隔件层以至少围绕MTJ层和顶部电极。使用相同的图案化掩模来蚀刻间隔件层以形成通孔开口和沟槽开口，该通孔开口暴露小于整个顶部电极的顶面，该沟槽开口暴露外围区域中的第二下层金属线的上表面。在通孔开口中形成与顶部电极的顶面直接电接触和物理接触的金属通孔，并且在外围区域中的沟槽开口中形成金属线。
在一些实施例中，所述沟槽开口比所述通孔开口宽。在一些实施例中，该方法还包括，在所述图案化掩模上方沉积共形图案化层。在一些实施例中，所述蚀刻包括实施第一蚀刻以去除所述共形图案化层的均匀垂直厚度以暴露所述沟槽开口内的中心区域以及由围绕所述沟槽开口的外围的剩余共形图案化层形成的间隔件。在一些实施例中，该方法还包括实施第二蚀刻以在由所述间隔件限定的所述中心区域中产生沟槽开口前体。
在一些实施例中，该方法还包括实施第三蚀刻以从所述通孔开口去除所述间隔件和所述剩余共形图案化层。在一些实施例中，该方法还包括实施第四蚀刻以产生所述通孔开口和所述沟槽开口。在一些实施例中，所述共形图案化层包括氮化硅或氮氧化硅。
应当理解，在该说明书中以及在下面的权利要求中，术语“第一”、“第二”、“第三”等仅仅是用于易于描述的通用标识符，以区域分附图或一系列附图的不同元件。这些术语本身并不意味着这些元件的任何时间排序或结构接近度，并且不旨在描述不同示出的实施例和/或未示出的实施例中的相应元件。例如，结合第一附图描述的“第一介电层”可能不一定对应于结合另一图描述的“第一介电层”，并且可能不一定对应于非示出的实施例中的“第一介电层”。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种集成电路，包括：
半导体衬底；
互连结构，设置在所述半导体衬底上方，并且包括以交替的方式彼此堆叠的多个介电层和多个金属层，其中，所述多个金属层包括下部金属层和设置在所述下部金属层上方的上部金属层；
底部电极，设置在所述下部金属层上方并与所述下部金属层电接触；
磁隧道结(MTJ)，设置在所述底部电极的上表面上方；
顶部电极，设置在所述磁隧道结的上表面上方，其中，所述顶部电极具有电极顶面；
金属通孔，与小于整个所述顶部电极直接电接触；以及
其中，所述金属通孔与所述上部金属层的底面电接触。
2.根据权利要求1所述的集成电路，其中，所述顶部电极包括钨。
3.根据权利要求1所述的集成电路，其中，所述顶部电极包括氮化钛。
4.根据权利要求1所述的集成电路，其中，所述磁隧道结具有侧壁，所述侧壁相对于穿过所述底部电极的上表面的法线测量的角度成不是90度的角度。
5.根据权利要求1所述的集成电路，还包括，设置在所述电极顶面上的蚀刻停止层，其中，所述蚀刻停止层围绕所述金属通孔的外围。
6.根据权利要求5所述的集成电路，还包括，设置在所述底部电极的外围处的所述蚀刻停止层的附加部分。
7.一种磁阻式随机存取存储器(MRAM)单元，设置在半导体衬底上，所述磁阻式随机存取存储器单元包括：
底部电极，设置在所述半导体衬底上方；
磁隧道结(MTJ)，设置在所述底部电极上方；
顶部电极，设置在所述磁隧道结的上表面上方，其中，所述顶部电极具有电极顶面；
金属通孔，与小于整个所述顶部电极直接电接触；以及
其中，所述金属通孔与上部金属层的底面电接触。
8.根据权利要求7所述的磁阻式随机存取存储器单元，其中，所述顶部电极包括钨。
9.根据权利要求7所述的磁阻式随机存取存储器单元，其中，所述顶部电极包括氮化钛。
10.一种用于制造包括存储器阵列区域和外围区域的存储器件的方法，所述存储器阵列区域包括磁阻式随机存取存储器(MRAM)单元，所述方法包括：
在介电层的上表面上方形成蚀刻停止层，其中，在存储器阵列区域中，所述蚀刻停止层具有开口，所述开口使第一下层金属线的上表面的至少部分暴露；
在所述蚀刻停止层上方形成底部电极层，所述底部电极层向下延伸穿过所述开口，以物理和电连接到所述第一下层金属线；
在所述底部电极层上方形成磁隧道结(MTJ)层；
在所述磁隧道结层上方形成顶部电极；
形成至少围绕所述磁隧道结层和所述顶部电极的间隔件层；
使用相同的图案化掩模来蚀刻所述间隔件层以形成通孔开口和沟槽开口，所述通孔开口暴露小于所述顶部电极的整个顶面，所述沟槽开口暴露所述外围区域中的第二下层金属线的上表面；以及
在所述通孔开口中形成与所述顶部电极的顶面直接电接触和物理接触的金属通孔，并且在所述外围区域中的所述沟槽开口中形成金属线。
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