CN111969104B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN111969104B
CN111969104B CN201910419208.XA CN201910419208A CN111969104B CN 111969104 B CN111969104 B CN 111969104B CN 201910419208 A CN201910419208 A CN 201910419208A CN 111969104 B CN111969104 B CN 111969104B
Authority
CN
China
Prior art keywords
inter
dielectric layer
layer
forming
metal dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910419208.XA
Other languages
English (en)
Other versions
CN111969104A (zh
Inventor
郭致玮
王明俊
曾译苇
赖育聪
廖俊雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201910419208.XA priority Critical patent/CN111969104B/zh
Priority to US16/439,712 priority patent/US10847709B1/en
Priority to US17/064,614 priority patent/US11283007B2/en
Publication of CN111969104A publication Critical patent/CN111969104A/zh
Application granted granted Critical
Publication of CN111969104B publication Critical patent/CN111969104B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本发明公开一种半导体元件及其制作方法,其中该半导体元件主要包含一磁性隧道结(magnetic tunneling junction,MTJ)设于一基底上,一第一金属间介电层设于该MTJ周围,一金属内连线设于该MTJ上,一第二金属间介电层设于该第一金属内连线上并环绕该金属内连线以及一金属氧化层设于该第二金属间介电层内并环绕该金属内连线。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件,用来提供使用者移动方位等资讯。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上,然后形成一第一金属间介电层环绕该MTJ,形成一蚀刻停止层于该第一金属间介电层上,形成一第二金属间介电层于该蚀刻停止层上,形成一图案化硬掩模于该第二金属间介电层上,进行一第一蚀刻制作工艺以形成一接触洞于该第二金属间介电层内并暴露出该蚀刻停止层,进行一第二蚀刻制作工艺去除该图案化硬掩模,进行一第三蚀刻制作工艺去除该蚀刻停止层以及该第一金属间介电层并暴露出该MTJ,再形成一金属内连线于该接触洞内。
本发明另一实施例公开一种半导体元件,其主要包含一磁性隧道结(magnetictunneling junction,MTJ)设于一基底上,一第一金属间介电层设于该MTJ周围,一金属内连线设于该MTJ上,一第二金属间介电层设于该第一金属内连线上并环绕该金属内连线以及一金属氧化层设于该第二金属间介电层内并环绕该金属内连线。
附图说明
图1至图9为本发明一实施例制作MRAM单元的方式示意图;
图10为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 阻障层 50 自由层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 70 第一间隙壁
72 金属间介电层 76 下电极
78 上电极 80 蚀刻停止层
82 金属间介电层 84 图案化硬掩模
86 图案化掩模 88 有机介电层
90 含硅硬掩模与抗反射层 92 图案化光致抗蚀剂
94 开口 96 接触洞
98 沟槽 100 通孔
102 湿式清洗制作工艺 104 金属内连线
106 金属氧化层 108 通孔导体
110 沟槽导体
具体实施方式
请参照图1至图3,图1至图3为本发明一实施例制作一半导体元件,或更具体而言一MRAM单元的方式示意图。如图1至图5所示,首先提供一基底12,例如一由半导体材料所构成的基底12,其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组,且基底12上较佳定义有一磁性隧道结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言,基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件,其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件,层间介电层18可设于基底12上并覆盖MOS晶体管,且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术,在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞,其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中,金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中,金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor),金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36,其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN),但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于遮盖层40上。在本实施例中,形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一阻障层(barrier layer)48、一自由层(free layer)50以及一第二电极层52。在本实施例中,第一电极层44以及第二电极层52较佳包含导电材料,例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者,例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等,用以固定或限制邻近层的磁矩方向。阻障层48可由包含氧化物的绝缘材料所构成,例如氧化铝(AlOx)或氧化镁(MgO),但均不局限于此。自由层50可以是由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB),但不限于此。其中,自由层50的磁化方向会受外部磁场而「自由」改变。另外遮盖层40以及遮盖层42较佳包含不同材料,例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅,但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中,图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示,随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14,其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78,而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是,本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38,然后去除图案化掩模54,再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性,剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是,本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32,使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图3所示,形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中,衬垫层68较佳包含氧化硅,但又可依据制作工艺需求选用其他介电材料,例如又可包含氧化硅、氮氧化硅或氮碳化硅。
值得注意的是,相较于现有技术将甲硅烷(SiH4)与氨气(NH3)反应形成由氮化硅所构成的衬垫层68,本发明较佳以四氯化硅(SiCl4)取代甲硅烷,亦即在形成MTJ 62后将四氯化硅与氨气反应形成同样由氮化硅所构成的衬垫层68。由于现有以甲硅烷与氨气反应形成氮化硅的过程中同时会产生氢气等副产物影响MTJ 62的磁性表现,本发明改以四氯化硅取代甲硅烷即可在形成氮化硅的过程中将原本一同产生的氢气取代为氯化氢,如此即可避免下方的MTJ 62受到氢气影响其磁性表面。
请接着参照图4至图9,图4至图9为形成衬垫层68后于MTJ 62上方形成金属内连线的方法示意图,其中为了凸显形成金属内连线的细部特征图4至图9仅撷取图3中部分MTJ62的顶部。如图4所示,首先形成另一金属间介电层72于MTJ区域14以及逻辑区域16并覆盖MTJ 62,然后依序形成一蚀刻停止层80于金属间介电层72表面,一金属间介电层82于蚀刻停止层80上,一图案化硬掩模84镶嵌于金属间介电层82内以及一图案化硬掩模86于图案化硬掩模84及金属间介电层82上。在本实施例中,图案化掩模86可包含一有机介电层(organic dielectric layer,ODL)88、一含硅硬掩模与抗反射(silicon-containing hardmask bottom anti-reflective coating,SHB)层90以及一图案化光致抗蚀剂92,其中图案化光致抗蚀剂92包含一开口94暴露出部分SHB层90。在本实施例中,蚀刻停止层80较佳包含氮掺杂碳化物层(nitrogen doped carbide,NDC),金属间介电层82较佳包含一超低介电常数介电层,例如可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC),图案化硬掩模84则较佳包含氮化钛。
如图5所示,接着利用图案化光致抗蚀剂92进行一蚀刻制作工艺,将图案化光致抗蚀剂92中的开口94依序转移至SHB层90、ODL 88以及下方的金属间介电层82内并同时形成一接触洞96。需注意的是,本阶段将开口94图案转移至金属间介电层82后较佳去除或消耗所有图案化光致抗蚀剂92、SHB层90以及部分ODL88,使部分ODL 88仍残留于图案化硬掩模84表面。在本实施例中,本阶段所进行的蚀刻制作工艺较佳以八氟环丁烷(C4F8)为主要蚀刻气体成分去除部分金属间介电层82以形成接触洞96。
如图6所示,接着进行一蚀刻制作工艺,利用以四氟化碳(CF4)为主要蚀刻气体成分去除剩余的ODL88、部分图案化硬掩模84以及部分金属间介电层82,由此扩大接触洞96并同时形成宽度较大的沟槽98以及宽度较小的通孔100,其中本阶段所进行的蚀刻制作工艺在形成沟槽98与通孔100时较佳暴露出蚀刻停止层80表面但较佳不去除任何蚀刻停止层80。
随后如图7所示,先进行一湿式清洗制作工艺102完全去除剩余的图案化硬掩模84,再接着于湿式清洗制作工艺102后进行一处理制作工艺去除副产物。更具体而言,本阶段所进行的清洗制作工艺较佳包含两阶段,其中第一阶段所进行的湿式清洗制作工艺102较佳利用过氧化氢去除图案化硬掩模84但不去除任何蚀刻停止层80,然后于第二阶段所进行的干式处理制作工艺中利用氮气(或不含氢气的其他气体成分)去除清洗过程中可能产生的副产物。需注意的是,本阶段虽依序以湿式清洗制作工艺102搭配后续干式处理制作工艺来拔除图案化硬掩模84,但不局限于此,依据本发明一实施例又可仅进行湿式清洗制作工艺102拔除图案化硬掩模84但省略之后的干式处理制作工艺,此变化型也属本发明所涵盖的范围。
如图8所示,接着可在不形成图案化掩模的情况下进行一蚀刻制作工艺,再次以四氟化碳(CF4)为主要蚀刻气体成分去除或打开部分蚀刻停止层80、部分金属间介电层72及部分衬垫层68并暴露出下方的MTJ 62或上电极78。需注意的是,本实施例虽于图8完成湿式清洗制作工艺102及干式处理制作工艺后才打开部分蚀刻停止层80,但不局限于此,依据本发明一实施例又可选择于图6利用利用以四氟化碳(CF4)去除剩余的ODL 88、部分图案化硬掩模84以及部分金属间介电层82时便接着去除部分蚀刻停止层80、部分金属间介电层72及部分衬垫层68并暴露出下方的MTJ 62,然后再进行图7的制作工艺依序以湿式清洗制作工艺102及干式处理制作工艺拔除图案化硬掩模84,此顺序或变化型也属本发明所涵盖的范围。
如图9所示,然后于接触洞96中填入所需的金属材料,例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺,例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线104于接触洞内电连接下方的MTJ 62。
请继续参照图10,图10为本发明一实施例的一半导体元件的结构示意图。如图10所示,本发明可于前述图4形成金属间介电层82于蚀刻停止层80表面时镶嵌一金属氧化层106于金属间介电层82内,然后再依序进行图5至图9的制作工艺进行一系列的蚀刻与清洗制作工艺形成接触洞96于金属间介电层82及金属氧化层106内,之后再填入金属材料于接触洞96内形成金属内连线104。一般而言,金属内连线104完成后会再额外通入一合成气体(forming gas),利用例如氢气以及/或氮气的混合物修补元件中的悬浮键结(danglingbond)。由于合成气体中的氢气如上所述容易影响MTJ 62的磁性表现,本实施例较佳于金属间介电层82中镶嵌一由氧化铝(Al2O3)所构成的金属氧化层106作为一阻障层来防止通入合成气体时氢气影响下方的MTJ 62。
以整体结构来看,图10所揭露的半导体元件主要包含MTJ 62设于基底12上,金属间介电层72设于MTJ 62周围,金属内连线104设于MTJ 62上,金属间介电层82设于金属间介电层72上并环绕金属内连线104,蚀刻停止层80设于金属间介电层72及金属间介电层82之间,以及金属氧化层106设于金属间介电层82内并环绕金属内连线104,其中金属间介电层82上表面切齐金属内连线104上表面。从细部来看,金属内连线104包含一通孔导体108以及一沟槽导体110,其中通孔导体108系被金属间介电层72、蚀刻停止层80、金属间介电层82以及金属氧化层106所环绕,而沟槽导体110则仅被金属间介电层82所环绕。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (8)

1.一种制作半导体元件的方法,其特征在于,包含:
形成磁性隧道结(magnetic tunneling junction,MTJ)于基底上;
形成第一金属间介电层环绕该磁性隧道结;
形成蚀刻停止层于该第一金属间介电层上;
形成第二金属间介电层于该蚀刻停止层上;
形成第一图案化硬掩模镶嵌于该第二金属间介电层内;
形成第二图案化硬掩模于该第一图案化硬掩模以及该第二金属间介电层上;
进行第一蚀刻制作工艺以形成一接触洞于该第二金属间介电层内并暴露出该蚀刻停止层;
进行第二蚀刻制作工艺去除该第一图案化硬掩模;
进行第三蚀刻制作工艺去除该蚀刻停止层以及该第一金属间介电层并暴露出该磁性隧道结;
形成一金属内连线于该接触洞内;
其中,所述方法另包含:
形成该第二图案化硬掩模于该第一图案化硬掩模上;
进行第四蚀刻制作工艺去除部分该第二金属间介电层以形成通孔;以及
进行该第一蚀刻制作工艺去除部分该第二金属间介电层以形成该接触洞,其中该接触洞包含沟槽以及该通孔;
于形成该第一金属间介电层前形成衬垫层于该磁性隧道结旁;以及
将四氯化硅与氨气反应以形成该衬垫层。
2.如权利要求1所述的方法,其中该第一图案化硬掩模包含氮化钛。
3.如权利要求1所述的方法,其中该第二蚀刻制作工艺包含:
进行湿式清洗制作工艺以去除该第一图案化硬掩模;以及
在该湿式清洗制作工艺后进行处理制作工艺去除副产物。
4.如权利要求3所述的方法,其中该湿式清洗制作工艺包含利用过氧化氢去除该第一图案化硬掩模。
5.如权利要求3所述的方法,其中该处理制作工艺包含利用氮气去除副产物。
6.如权利要求1所述的方法,其中该第三蚀刻制作工艺包含利用四氟化碳去除该蚀刻停止层以及该第一金属间介电层并暴露出该磁性隧道结。
7.如权利要求1所述的方法,另包含于形成该接触洞之前形成金属氧化层于该第二金属间介电层内。
8.如权利要求7所述的方法,其中该金属氧化层包含氧化铝。
CN201910419208.XA 2019-05-20 2019-05-20 半导体元件及其制作方法 Active CN111969104B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910419208.XA CN111969104B (zh) 2019-05-20 2019-05-20 半导体元件及其制作方法
US16/439,712 US10847709B1 (en) 2019-05-20 2019-06-13 Semiconductor device and method for fabricating the same
US17/064,614 US11283007B2 (en) 2019-05-20 2020-10-07 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910419208.XA CN111969104B (zh) 2019-05-20 2019-05-20 半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN111969104A CN111969104A (zh) 2020-11-20
CN111969104B true CN111969104B (zh) 2023-09-12

Family

ID=73358270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910419208.XA Active CN111969104B (zh) 2019-05-20 2019-05-20 半导体元件及其制作方法

Country Status (2)

Country Link
US (2) US10847709B1 (zh)
CN (1) CN111969104B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
CN114597167B (zh) * 2022-05-10 2022-08-02 合肥晶合集成电路股份有限公司 一种金属互连结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190260B1 (en) * 2014-11-13 2015-11-17 Globalfoundries Inc. Topological method to build self-aligned MTJ without a mask
CN108231670A (zh) * 2016-12-15 2018-06-29 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720249B1 (en) 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6818250B2 (en) * 2000-06-29 2004-11-16 The Regents Of The University Of Colorado Method for forming SIO2 by chemical vapor deposition at room temperature
US6638871B2 (en) 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
KR102264601B1 (ko) * 2014-07-21 2021-06-14 삼성전자주식회사 자기 메모리 소자 및 이의 제조 방법
US9976111B2 (en) * 2015-05-01 2018-05-22 Versum Materials Us, Llc TiN hard mask and etch residual removal
US10804138B2 (en) * 2017-09-22 2020-10-13 United Microelectronics Corp. Method for fabricating a semiconductor device
US10388862B1 (en) * 2018-04-12 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Highly selective ion beam etch hard mask for sub 60nm MRAM devices
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190260B1 (en) * 2014-11-13 2015-11-17 Globalfoundries Inc. Topological method to build self-aligned MTJ without a mask
CN108231670A (zh) * 2016-12-15 2018-06-29 联华电子股份有限公司 半导体元件及其制作方法

Also Published As

Publication number Publication date
US10847709B1 (en) 2020-11-24
US20200373479A1 (en) 2020-11-26
CN111969104A (zh) 2020-11-20
US11283007B2 (en) 2022-03-22
US20210028352A1 (en) 2021-01-28

Similar Documents

Publication Publication Date Title
CN112447788B (zh) 磁阻式随机存取存储器
CN111969103B (zh) 半导体元件及其制作方法
CN112968036B (zh) 半导体元件及其制作方法
CN110890460B (zh) 半导体元件及其制作方法
CN111564468B (zh) 半导体元件及其制作方法
CN111916472B (zh) 磁阻式随机存取存储器
CN112466901A (zh) 半导体元件及其制作方法
CN112018146B (zh) 磁阻式随机存取存储器
CN114447023A (zh) 半导体元件及其制作方法
CN111009606B (zh) 半导体元件及其制作方法
CN111969104B (zh) 半导体元件及其制作方法
TWI815948B (zh) 半導體元件及其製作方法
CN111384237B (zh) 半导体元件及其制作方法
TWI797357B (zh) 半導體元件及其製作方法
TW202123501A (zh) 半導體元件及其製作方法
CN112420918B (zh) 半导体元件及其制作方法
CN113471244B (zh) 半导体元件及其制作方法
CN116249357A (zh) 半导体元件及其制作方法
CN111477738B (zh) 一种制作半导体元件的方法
CN113539943B (zh) 半导体元件及其制作方法
CN116133510A (zh) 一种制作半导体元件的方法
TW202329494A (zh) 半導體元件及其製作方法
CN116867349A (zh) 半导体元件及其制作方法
CN114335331A (zh) 半导体元件及其制作方法
CN116709891A (zh) 一种制作半导体元件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant